JPS61161470A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路において、特にテストモー
ドの状態を起動し維持制御する手段を改良した半導体集
積回路装置に関する。

［背景技術〕 半導体回路装置において、１チツプに集積される回路機
能数は非常に増加する状態にある。したがって、このよ
うな集積回路にあっては、上記の設定された叶路機・能
を設定されたテストパターンによって、その回路動作状
態を評価する必要がある。

すなわち、マイクロコンピュータ等の集積回路にあって
は、論理演算等を実行する通常の動作モードに加えて、
この集積回路自身の機能の良否を判定するためのテスト
モード′を備えているものである。このようなテストモ
ードを起動しまた停止する手段としては、従来にあって
はこの集積回路に対してテストモード専用の端子を設定
し、この端子に対してテストモード設定の指令信号を供
給するようにしている。しかし、内部機能素子の増加と
共に、チップサイズの縮小も要求されて、端子数も必要
最小限に制限することが要求されているのが現状である
。したがって、上記テストモードを設定するための専用
端子を、例えば一般的に使用される入力端子等の他の端
子と兼用させるようにすることが一般的な状態となって
いる。

［発明が解決しようとする問題点］ この発明は上記のような点に鑑みなされたちので、集積
回路に対して設定されている通常に使用される信号入力
端子を兼用して、テストモードの起動゛設定を効果的に
実行できるようにするものであり、またこのテストモー
ド状態を効果的に維持′　設定し、この集積回路の回路
機能のテストが容易且つ確実に実行できるようにする半
導体集積回路装置を提供しようとするものである。

［問題点を解決するための手段］ すなわち、この発明に係る半導体集積回路装置にあって
は、通常の演算等に使用される入力端子に対して、テス
トモードを設定指令する通常の信号電圧より高い状態の
指令信号を供給設定させるようにするものであり、この
入力端子に対しては、上記指令信号を検出する電圧検出
手段を接続設定する。そして、この手段によって上記テ
ストモード指令信号の入力が検出されたならば、これを
記憶手段に対して記憶設定し、このテストモードが効果
的に維持設定されるようにするものであり、この記憶手
段のテストモード設定記憶状態は、上記テストモード終
了に対応してリセット制御されるようにするものである
。

［作用］ 上記のように構成される半導体集積回路装置にあっては
、通常に使用される信号入力端子を兼用して確実にテス
トモードが設定制御され、且つこのテストモード状態が
確実に維持設定されるものである。したがって、このよ
うなテストモードの設定された状態では、上記入力端子
は回路機能のテストパターン信号等の入力端子として継
続的に使用されるようになるものであり、回路の通常動
作状態で使用される端子を兼用して使用する状態で、テ
ストモードの起動、維持制御が実行され、またこの端子
を用いてテストパターン等のテスト用の信号を取込むこ
とができるようになり、数の制限される端子によって回
路機能の状態を効果的に評価できるようになるものであ
る。

［実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はその構成を示すもので、この図では特にテスト
モードで使用される端子部分に対応する部分をのみを取
出して示している。この入力端子１１は、通常の使用状
態では、この集積回路の回路機能素子に対しての入力信
号が供４給設定されるようになるものであり、テスト用
の端子として共用されるものである。そして、この兼用
入力端子１１に対しては、テストモード指令信号が供給
設定されるものである。

この入力端子１１に対して供給されるテストモード指令
信号は、例えば通常の入力信号のレベルが例えばＶｒで
あるとした場合、このＶｒより高い（絶対値）電圧信号
によって表現される。

兼用入力端子１１からの入力信号は、入力回路１２に対
して供給設定され、内部回路素子部分に対しての入力信
号として用いられるようになる。また、上記入力端子１
１に対しては、電圧比較検出回路１３が接続設定されて
いる。この電圧比較検出回路１３は、設定された基準電
圧Ｖｒと入力信号電圧とを比較するものであり、入力信
号電圧が上記設定電圧■ｒよりも高い状態であるとき、
出力信号を発生する。そして、この検出出力信号は、記
憶手段を構成するフリツプフロツプ回路で４に対してセ
ット指令として供給するもので、入力端子１１に対して
Ｖ「より高い電圧状態のテストモード指令信号が供給さ
れた場合には、上記フリップフロップ回路１４がセット
状態に設定されるものである。すなわち、このフリツプ
フロツプ回路１４は、そのセット状態のときにテストモ
ード信号を発生し、この集積回路の内部回路をテストモ
ード状態に設定制御するものである。そして、このテス
トモードを終了させたいときは、上記フリップフロップ
回路１４のリセット端子に対して、リセット指令信号を
供給設定させるようにする。

すなわち、入力端子１１に対して通常の信号電圧Ｖｒよ
りも高い電圧状態のテストモード指令信号が供給される
と、この電圧信号は電圧比較検出回路１３によって検出
され、フリツプフロツプ回路１４がセットされてテスト
モードが起動設定される。

そして、このフリップフロップ回路１４のセット制−に
よって、テストモードが記憶設定され、このテストモー
ドが維持設定されるようになる。このようなテストモー
ドの設定状態で、上記入力端子に対してテストパターン
等の入力信号を供給するようにすれば、この入力信号は
入力回路１２を介して内部回路に対して供給され、所定
の機能テスト答が実行されるようになるものである。も
ちろん、この入力回路１２は、通常の動作状態において
も、信号入力回路として動作するものである。

このようなテストモードの停止制御は、上記フリップフ
ロップ回路１４をリセットすることによって行われるも
のであるが、このリセット指令信号は、例えば外部リセ
ット端子部分からの一リセット指令入力、または少なく
とも１つ以上の端子から入力される予め定めら礼だ入力
論理状態の組合わせ等によって実行されるようにする。

ここで、上記電圧Ｖ「は上記説明では通常の信号電圧の
ように説明したが、これはこの集積回路の電源電圧範囲
、すなわちＶｄｄ端子およびＶｓｓ端子に対して印加設
定される２つの基準電圧間の電位差を越える電圧に設定
されるようにすればよいもので、要するに通常の入力信
号電圧を越える状態にあるテストモード指令信号を検出
できるような電圧値に設定されるものである。

第２図は上記のようにテストモードの設定された状態を
解除する、フリツプフロツプ回路１４のリセット指令信
号発生手段の例を示すもので、単数あるいは複数の入力
端子からの入力論理状態と、予め設定された暗号とを比
較して、その一致状態でリセット指令信号を発生する手
段の例を示している。すなわち、入力端子１１からの入
力信号を、例えば４ビツトのデータを記憶設定できるシ
フトレジスタ１５に対して供給設定する。そして、この
シフトレジスタ１５を構成する４１ｍの記憶素子１５１
〜１５４に対して記憶設定される４ビツトのデータを並
列的に読み出し、比較回路１６に対して供給するように
設定する。この比較回路１６に対しては、予めリセット
指令となる４ビツトのパターンが記憶設定されているも
ので、このパターンと上記シフトレジスタ１５に記憶さ
れた４ピツトデータのパターンとを比較し、その一致状
態で上記フリップフロップ回路１４に対するリセット指
令信号を発生するように構成するものである。

第３図はこの発明の他の実施例を示すもので、この実施
例では特に負論理の状態で示している。

したがって、入力端子１１に対して供給される入力信号
電圧が、設定電圧ＶＣよりも低い状態、すなわち絶対値
で高い状態となった信号がテストモード指令信号となる
もので、この指令信号が供給設定される状態で、電圧比
較検出回路１３の出力信号はローレベル（Ｌ）となる。

そして、テストモード指令信号の存在しない状態で、電
圧比較検出回路１３の出力信号（ナハイレベル（）−１
＞となる。

この電圧比較検出回路１３の出力信号は、フリツプフロ
ツプ回路１４に対してセット指令として供給すると共に
、カウンタ１７に対してクリア指令信号として供給する
。このカウンタ１７は、例えばシステムクロック信号に
よって計数駆動されるようになっているもので、最大計
数１１Ｑｎでキャリー信号を出力するようになり、この
キャリー信号は上記フリップフロップ回路１４に対して
リセット指令信号として供給する。そして、このフリツ
プフ０ツブ回路１４からは、′そのリセット状態でロー
レベル（し）のテストモード信号を出力するようになる
もの′であ゛る。

この実゛施例は、例えば入力端子１１に対してテストモ
ード指令信号に゛対応する電圧状態のノイズ信号が入力
された′ように゛場合に、このノイズ信号によってテス
トモードになることを防止できるようにしたものであ・
る。

この場合、電圧比較検出回路１３に設定される基準電圧
Ｖ「は、信号電圧Ｖｓｓより負側の電圧状態に設定され
る。このような状態で、入力端子１１からの入力信号電
圧ｖａが上記電圧■ｒよりも正側にある゛とすると、電
圧比較検出回路１３の出力はＨレベルとなり、フリップ
プロップ回路１４はセツ′トされ“でその出力がＨレベ
ルとなって通常モードとが４’　ｏ”　Ｊ　（７）場合
、カウンタ１７はクリア設定されてｑ（るもめであるた
め、このカウンタ１７からキサ９１ｍ褥が発生されるこ
とが゛なく、フリツブフロ辷ブ回路１４がセット状態に
保持され、通常モードが鱒持設定される。

これに対して、入力端子１１に対する入力信号Ｖａが電
圧’Ｖｒよりも負側の状態となると、電圧比較検出回路
１３の出力信号はＬレベルとなり、フリップフロップ回
路１４のセット指令が解除されると共に、カウンタ１７
に対するクリア指令も解除され、このカウンタ′１７が
計数を開始するようになる。

そして、この′状態が継続されカウンタ１７の計数値が
Ｑｎを越える状態となるまで時間が経過すると、このカ
ウンタ１７からの出力信号によってフリップフロップ回
路１４がリセットされる。すなわち、フリップフロップ
回路１４の出力信号がＬレベルとなって、テストモード
が起動されるようになるものそ６る。　　　・ 第４図は上記のように構成される装置の動作状態を説明
するためのもので、入力端子１１に対して入力される電
圧■ａの変化に対応して、電圧比較検出回路１３の出力
信号ｖｂが変化設定されるようになる。しかし、入力電
圧■ａがｔＯ〜ｔ１で示すようにｖｒより負側の状態と
なったとしても、その期間が力゛ウンタ１７のＱｎまで
の計数時間Ｔｌｌ１より小さい状態であるときは、カウ
ンタ１１からキャリー信号が出力されず、フリップフロ
ップ回路１７はセット状態の維持される。

しかし、時間ｔ２以降で示すように入力電圧ＶａがＶｒ
より負側にある状態が継続して、その状態が時間Ｔｒａ
を経過すると、カウンタ１７のキャリー信号でフリップ
７０ツブｉ路１７がリセットされ、その出力信号Ｖｃは
Ｌレベルとなって、テストモード信号が発生されるよう
になる。

゛ごこで、時間Ｔｍはカウンタ１７がクリア状態から解
除され、クロック信号を計数してその計数値がＱｎとな
るまでの時間であり、第°４図において、ｔｌ　−ｔｏ
　　＜Ｔｍ ｔ３−ｔ２　≧Ｔｍ である。

第５図は２相のクロックφαおよびφβによって、兼用
の入力端子１１を時分割的に使用する場合の実施例を示
している。すなわち、第６図に示すように互いに位相が
相違する状態にクロックφαおよびφβが設定されるも
のであり、入力信号はクロックφβに同期する状態でＶ
ｒより負側の状態のテストモード指令信号を含む状態で
構成される。そして、このテストモード指令信号の相互
間にＶｒより正側のレベルの入力データ信号が設定され
るもので、この入力データ信号とテストモード指令信号
とが時分割的に設定されるようになるものである。

すなわち、入力端子１１に対して、上記のような入力信
号′が結合される状態となると、圧比較検出回路１３か
らの出力信号は、第６図にａ点電位として示すようにな
る。この信号は、クロックφβに同期する状態で読み込
み設定されるインバータ１８に対して読取られるように
なるもので、このインバータ１８の出力信号は°餉６図
にｂ点電位として示すようになる。したがって、クロッ
クφαによって制御されるインバータ１９の出力信号は
、第６図にａ点電位として示すように、上記テストモー
ド指令が存在する状態でローレベルに設定される状態と
なり、この信号がカウンタ１７およびフリップフロップ
回路１４を制御するようになるものである。

このようにすれば、入力端子をｖｒよりも負電位の状態
から開放しても、テストモードは継続設定されるもので
、この負電位状態を開放する間に、入力端子部分のテス
トも実行できるような状態となる。

第７図は、テストモードのリセット手段のさらに他の例
を示しているもので、テストモード指令に対応してセッ
ト制御されるフリップフロップ回路１４のリセット端子
部に対して、テストリセット指令をオア回路２０を介し
て供給する。また、上記リセット指令信号は、他のリセ
ット指令信号と共にオア回路２１に対して供給するもの
で、このオア回路２１からの出力信号は、集積回路の内
部に対するリセット指令として用いるようにする。すな
わち、テストモードから通常モードに復帰したときに、
集積回路内部でリセット動作が実行され、初期状態から
通常動作が開始されるようにする。

このような集積回路において、ノイズ等による誤動作に
よってテストモードが起動されたような場合、このよう
な誤ったテストモード起動がされた漫に通常モードに復
帰したときには、内部データが破壊されている可能性が
あｉ。このような状態では、正常な作動を期待すること
ができない。

この点、上記実施例のように構成すれば、テストモード
から通常動作モードへの復帰時に、４すなわちテストリ
セット指令が発生され、あるいはリセット指令が入力さ
れたような場合に、集積回路の内部に対してリセット指
令が発生されるものであるため、ノイズ等による突発的
なテストモード起動からの復帰後に、この集積回路の動
作状態が保証されるようになる。

第８図は上記の内部リセット動作の状態を示すタイムチ
ャートであり、内部リセット指令によって、テストモー
ド期間中に破壊されたプログラムカウンタ、ポート出力
等の内部状態を初期状態に復帰させるようになる。した
がって、テストモードから通常モードに復帰したときは
、集積回路内部はリセット状態から動作が開始され、正
常動作状態が回復されるようになる。すなわち、突発的
なテストモードが設定されても、通常モードに復帰した
場合には、確実に初期状態から正常動作開始されるよう
らなるものである。

［発明の効果］ 以上のようにこ発明に係る半導体集積回路装置にあって
は、通常動作状態で使用される端子を兼用して、この集
積回路のテストモードを効果的に起動制御できるもので
あり、またこのテストモード状態が確実に維持設定制御
されるものでせある。

したがって、制限される状態にある端子を効率的に利用
して任意テストモード設定できるものであり、集積回路
の集積度の向上等に対しても大きな効果が発揮される。

特に、このテストモード設定状態の維持が安定して設定
されるものであるため、この集積回路の評価が効果的に
実行できるものであり、またこのテストモード設定記憶
状態のリセット制御に対応する集積回路内部の制御も同
時に効果的に実行されるようになるものである。

【図面の簡単な説明】

回路装置の特にテストモード指令制御部分を取り出して
示す回路構成図、第２図は上記実施例におけるリセット
指令信号発生回路の例を示す図、第３図はこの発明の第
２の実施例を示す回路構成図、第４図は上記実施例の動
作状態を説明する信号波形図、第５図はこの発明の第３
の実施例を説明する回路構成図、第６図は上記実施例の
動作状態を説明するタイムチャート、第７図は特にテス
トモードのリセット制御に関連する部分の例を説明する
回路構成図、第８図は上記リセット制御状態を説明する
タイムチャートである。 １１・・・入力端子（兼用）、１２・・・入力回路、１
３・・・電圧比較検出回路、１４・・・フリップフロッ
プ回路（記憶手段）。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第　３　図 第　４　図 第５図

Claims (3)

【特許請求の範囲】
1. （１）内部に論理演算処理手段等を収納しこの演算処理
   手段等をテストするテスト端子を兼用する入力端子を備
   えた半導体集積回路と、この半導体回路に内蔵されて上
   記入力端子に対して接続設定された特定される高電圧状
   態のテストモード設定指令信号を判別する電圧比較検出
   手段と、この検出手段の検出信号によつて特定されるテ
   ストモード信号発生状態に設定される記憶手段と、この
   記憶手段の設定状態で発生されるテストモード信号によ
   つて上記演算処理回路等をテストモードに設定する手段
   とを具備したことを特徴とする半導体集積回路装置。
2. （２）上記電圧比較検出手段は、上記入力端子に結合さ
   れる高電圧信号を判別する電圧比較手段と、この比較手
   段からの検出信号の立上がり状態の継続時間を計測する
   手段と、この手段での計測時間が特定される時間を越え
   る状態を検出する手段とを備え、この手段からの検出出
   力信号によって上記記憶手段を設定し、テストモード信
   号が発生されるようにした特許請求の範囲第１項記載の
   半導体集積回路装置。
3. （３）上記記憶手段は、上記テストモードの終了に対応
   してリセットされる手段を含み構成されるものであり、
   このリセット動作に対応して集積回路内部を初期状態に
   設定するリセット指令が発生されるようにした特許請求
   の範囲第１項記載の半導体集積回路装置。