JPS6361495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6361495A JPS6361495A JP61204509A JP20450986A JPS6361495A JP S6361495 A JPS6361495 A JP S6361495A JP 61204509 A JP61204509 A JP 61204509A JP 20450986 A JP20450986 A JP 20450986A JP S6361495 A JPS6361495 A JP S6361495A
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- voltage
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 230000003213 activating effect Effects 0.000 claims abstract description 5
- 238000001514 detection method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 3
- 230000004913 activation Effects 0.000 claims 6
- 238000012423 maintenance Methods 0.000 claims 1
- 230000006386 memory function Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 2
- 210000002445 nipple Anatomy 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、半導体記憶装置に関し、特に、単一チップ
上で選択的に実現可能な複数のモードのうちの特定のモ
ードの切換えを特定の外部信号を利用して行なうことが
できる半導体記憶装置に関する。
上で選択的に実現可能な複数のモードのうちの特定のモ
ードの切換えを特定の外部信号を利用して行なうことが
できる半導体記憶装置に関する。
［従来の技術］
第３図は、単一チップ上で複数のモードが選択的に実現
可能な半導体記憶装置において、モード切換専用パッド
を用いて特定モードの切換えを実行するモード切換回路
の一例を示す概略プロ・ツク図であり、たとえば、Ｍａ
ＳｌｌｉｋＯＱｔ ａｌ、による１９８４年１０月（７
） ”ＩＥＥＢ Ｊｏｔ！ＲＮＡＬ ＯＦ ５ＯＬＩＤ
−８ＴＡＴＥＣＩＲＣＵＩＴ、、 ５Ｃ−１９，ＮＯ，
５°の第５９１頁に示されている。
可能な半導体記憶装置において、モード切換専用パッド
を用いて特定モードの切換えを実行するモード切換回路
の一例を示す概略プロ・ツク図であり、たとえば、Ｍａ
ＳｌｌｉｋＯＱｔ ａｌ、による１９８４年１０月（７
） ”ＩＥＥＢ Ｊｏｔ！ＲＮＡＬ ＯＦ ５ＯＬＩＤ
−８ＴＡＴＥＣＩＲＣＵＩＴ、、 ５Ｃ−１９，ＮＯ，
５°の第５９１頁に示されている。
まず、第３図に示した従来の半導体記憶装置のモード切
換回路の構成について説明する。第３図において、当該
半導体記憶装置は、ダイナミックランダムアクセスメモ
リ（以下、ダイナミックＲＡＭ）であり、単一チップ上
でページモードとニブルモードとを選択的に実現可能な
ものとする。
換回路の構成について説明する。第３図において、当該
半導体記憶装置は、ダイナミックランダムアクセスメモ
リ（以下、ダイナミックＲＡＭ）であり、単一チップ上
でページモードとニブルモードとを選択的に実現可能な
ものとする。
第３図において、モード切換用パッド１は、ｎチャネル
トランジスタ２のゲルトに接続されており、このパッド
ｌは、たとえばニブルモードのダイナミックＲＡＭを実
現しようとするときにはボンディング時にオーブン状態
にされ、一方ページモードのダイナミックＲＡＭを実現
しようとするときにはボンディング時に接地されるもの
である。さらに、ｎチャネルトランジスタ２のゲートは
、抵抗３を介して電源線Ｖ。Ｃに接続され、ドレインは
、抵抗４を介して同じく電源線ＶＣＣに接続されるとと
もにバッファ回路５の制御入力に接続され、さらにｎチ
ャネルトランジスタ２のソースは接地されている。次に
、パッド６は、外部信号Ｅｘｔ、ＣＡＳのためのパッド
であり、バッファ回路７の入力に接続されている。また
、パッド８は、外部信号Ｅｘｔ、ＲＡＳのためのパッド
であり、バッファ回路９の入力に接続されている。この
バッファ回路９は、外部信号Ｅｘｔ、ＲＡＳを受けて、
内部信号１ｎｔ、ＲＡＳを発生する回路であり、バッフ
ァ回路７は、外部信号Ｅｘｔ、ＣＡＳと、内部信号１ｎ
ｔ、ＲＡＳとを受けて、内部信号Ｉｎｔ、ＣＡＳを発生
する回路である。さらに、このバッファ回路７の出力で
ある内部信号Ｉｎｔ。
トランジスタ２のゲルトに接続されており、このパッド
ｌは、たとえばニブルモードのダイナミックＲＡＭを実
現しようとするときにはボンディング時にオーブン状態
にされ、一方ページモードのダイナミックＲＡＭを実現
しようとするときにはボンディング時に接地されるもの
である。さらに、ｎチャネルトランジスタ２のゲートは
、抵抗３を介して電源線Ｖ。Ｃに接続され、ドレインは
、抵抗４を介して同じく電源線ＶＣＣに接続されるとと
もにバッファ回路５の制御入力に接続され、さらにｎチ
ャネルトランジスタ２のソースは接地されている。次に
、パッド６は、外部信号Ｅｘｔ、ＣＡＳのためのパッド
であり、バッファ回路７の入力に接続されている。また
、パッド８は、外部信号Ｅｘｔ、ＲＡＳのためのパッド
であり、バッファ回路９の入力に接続されている。この
バッファ回路９は、外部信号Ｅｘｔ、ＲＡＳを受けて、
内部信号１ｎｔ、ＲＡＳを発生する回路であり、バッフ
ァ回路７は、外部信号Ｅｘｔ、ＣＡＳと、内部信号１ｎ
ｔ、ＲＡＳとを受けて、内部信号Ｉｎｔ、ＣＡＳを発生
する回路である。さらに、このバッファ回路７の出力で
ある内部信号Ｉｎｔ。
ＣＡＳは、バッファ回路５に与えられるが、このバッフ
ァ回路５は、前述の制御入力に応じて、当該ダイナミッ
クＲＡ Ｍをニブルモードにするニブルイネーブル信号
を発生する回路である。
ァ回路５は、前述の制御入力に応じて、当該ダイナミッ
クＲＡ Ｍをニブルモードにするニブルイネーブル信号
を発生する回路である。
次に、第３図に示した従来の半導体記憶装置のモード切
換回路の動作について説明する。まず、ニブルモードを
備えたダイナミックＲＡＭを実現する場合には、チップ
をパッケージに封止し、ボンディングする際に、モード
切換用パッド１をオープン状態にしておく。このとき、
ｎチャネルトランジスタ２のゲートは、抵抗３を介して
電源線ＶＣＣに接続されているため、ｎチャネルトラン
ジスタ２はオン状態となる。この結果、バッファ回路５
は活性化されてニブルイネーブル信号を発生し、ニブル
モードのダイナミックＲＡＭが実現される。
換回路の動作について説明する。まず、ニブルモードを
備えたダイナミックＲＡＭを実現する場合には、チップ
をパッケージに封止し、ボンディングする際に、モード
切換用パッド１をオープン状態にしておく。このとき、
ｎチャネルトランジスタ２のゲートは、抵抗３を介して
電源線ＶＣＣに接続されているため、ｎチャネルトラン
ジスタ２はオン状態となる。この結果、バッファ回路５
は活性化されてニブルイネーブル信号を発生し、ニブル
モードのダイナミックＲＡＭが実現される。
一方、ページモードを備えたダイナミックＲＡＭを実現
する場合には、チップをパッケージに封止し、ボンディ
ングする際に、モード切換用パッド１を接地す°るよう
に接続しておく。この場合には、ｎチャネルトランジス
タ２はオフ状態となるため、バッファ回路５は非活性化
されて、ニブルイネーブル信号は発生せず、したがって
ページモードのダイナミックＲＡＭが実現されることに
なる。
する場合には、チップをパッケージに封止し、ボンディ
ングする際に、モード切換用パッド１を接地す°るよう
に接続しておく。この場合には、ｎチャネルトランジス
タ２はオフ状態となるため、バッファ回路５は非活性化
されて、ニブルイネーブル信号は発生せず、したがって
ページモードのダイナミックＲＡＭが実現されることに
なる。
［発明が解決しようとする問題点コ
従来の半導体記憶装置は、以トのように構成されている
ので、複数のモードを単一チップ上で選択的に実現する
場合にはモード切換専用のパッドが必要となり、その結
果パッド数すなわちチップ面積が増大し、さらにＡ店配
線によるマスクスライスが必要となるなど組立時の工程
数が増大するという問題点があった。
ので、複数のモードを単一チップ上で選択的に実現する
場合にはモード切換専用のパッドが必要となり、その結
果パッド数すなわちチップ面積が増大し、さらにＡ店配
線によるマスクスライスが必要となるなど組立時の工程
数が増大するという問題点があった。
この発明は、上述のような問題点を解消するためになさ
れもので、モード切換専用のパッドを設けることなく、
実現可能な複数のモードのうちの特定のモードを選択す
ることができる半導体記憶装置を提供することを目的と
する。
れもので、モード切換専用のパッドを設けることなく、
実現可能な複数のモードのうちの特定のモードを選択す
ることができる半導体記憶装置を提供することを目的と
する。
［問題点を解決するための手段］
この発明に係る半導体記憶装置は、半導体記憶装置を作
動するために与えられる複数の外部信号のうち特定の信
号の電圧を、電源投入時に通常の電源電圧と異なる値に
し、この電圧の相違を検出してダイナミックメモリを対
応する特定モードに能動化する検出手段および能動化手
段を設け、ダイナミックメモリの特定モードの実現後に
は、電源電圧が供給されている限り当該特定モードを維
持するように構成したものである。
動するために与えられる複数の外部信号のうち特定の信
号の電圧を、電源投入時に通常の電源電圧と異なる値に
し、この電圧の相違を検出してダイナミックメモリを対
応する特定モードに能動化する検出手段および能動化手
段を設け、ダイナミックメモリの特定モードの実現後に
は、電源電圧が供給されている限り当該特定モードを維
持するように構成したものである。
［作用コ
この発明における半導体記憶装置は、電源投入時におけ
る特定の外部信号の電圧を、通常の電源電圧とは異なる
値にすることによって、特定のモードを選択することが
でき、モード切換専用のパッドを別途設ける必要がない
。なお、本発明によれば、内部信号の電圧検出手段を設
ける必要があるが、このために必要なチップ面積は、専
用パッドを設けるために必要なチップ面積に比べて非常
に小さい。
る特定の外部信号の電圧を、通常の電源電圧とは異なる
値にすることによって、特定のモードを選択することが
でき、モード切換専用のパッドを別途設ける必要がない
。なお、本発明によれば、内部信号の電圧検出手段を設
ける必要があるが、このために必要なチップ面積は、専
用パッドを設けるために必要なチップ面積に比べて非常
に小さい。
［発明の実施例］
第１図は、この発明の一実施例である半導体記憶装置を
示す概略ブロック図である。
示す概略ブロック図である。
まず、第１図に示したこの発明の一実施例の構成につい
て説明する。第１図において、パッド１０は、通常は５
Ｖの電圧値を有する外部信号Ｅｘｔ、φＥを受取るため
のパッドであり、所定のしきい値ＶＴＨ（たとえばＩＶ
）を有するｎチャネルトランジスタ１１のゲートおよび
ドレインに接続されている。このｎチャネルトランジス
タ１１は、同様のｎチャネルトランジスタ１２および１
３とともに、パッド１０に与えられた入力電圧の降下手
段を構成しており、たとえば入力された外部信号Ｅｘｔ
、 φＥが５Ｖのときには、トランジスタ１３のソース
には２ｖの信号が出力されることになる。そして、この
降下された電圧は、高抵抗ｎチャネルトランジスタ１４
のドレインと、インバータ１５の入力とに与えられる。
て説明する。第１図において、パッド１０は、通常は５
Ｖの電圧値を有する外部信号Ｅｘｔ、φＥを受取るため
のパッドであり、所定のしきい値ＶＴＨ（たとえばＩＶ
）を有するｎチャネルトランジスタ１１のゲートおよび
ドレインに接続されている。このｎチャネルトランジス
タ１１は、同様のｎチャネルトランジスタ１２および１
３とともに、パッド１０に与えられた入力電圧の降下手
段を構成しており、たとえば入力された外部信号Ｅｘｔ
、 φＥが５Ｖのときには、トランジスタ１３のソース
には２ｖの信号が出力されることになる。そして、この
降下された電圧は、高抵抗ｎチャネルトランジスタ１４
のドレインと、インバータ１５の入力とに与えられる。
さらに、高抵抗ｎチャネルトランジスタ１４のゲートは
通常の電源線Ｖ。０に接続され、ソースは接地されてい
る。なお、本実施例において、通常の電源電圧ＶＣＣは
５ｖとする。インバータ１５の出力は、ｐチャネルトラ
ンジスタ１６のゲートと、ｎチャネルトランジスタ１７
のゲートとに与えられる。
通常の電源線Ｖ。０に接続され、ソースは接地されてい
る。なお、本実施例において、通常の電源電圧ＶＣＣは
５ｖとする。インバータ１５の出力は、ｐチャネルトラ
ンジスタ１６のゲートと、ｎチャネルトランジスタ１７
のゲートとに与えられる。
また、信号発生回路（図示せず）は、電源投入時に後述
する所定の信号ＦＯＲを発生し、この信号は、ｎチャネ
ルトランジスタ１８のゲートに与えられるとともに、イ
ンバータ１９によって反転された後、ｎチャネルトラン
ジスタ２０のゲートに与えられる。ｎチャネルトランジ
スタ１８のソースは、電源線Ｖｃｃ （＝５Ｖ）に接
続されており、そのドレインは、ｐチャネルトランジス
タ１６のソースに接続されている。また、ｎチャネルト
ランジスタ２０のソースは接地されており、そのドレイ
ンは、ｎチャネルトランジスタ１７のソースに接続され
ている。さらに、ｐチャネルトランジスタ１６およびｎ
チャネルトランジスタ１７のドレインは、インバータ２
１および２２で構成されるラッチ回路２３に与えられる
。そして、このラッチ回路２３の出力は、バッファ回路
２４に与えられるが、このバッファ回路２４は、入力に
応じてダイナミックＲＡＭを特定モードに能動化する信
号を発生する回路である。
する所定の信号ＦＯＲを発生し、この信号は、ｎチャネ
ルトランジスタ１８のゲートに与えられるとともに、イ
ンバータ１９によって反転された後、ｎチャネルトラン
ジスタ２０のゲートに与えられる。ｎチャネルトランジ
スタ１８のソースは、電源線Ｖｃｃ （＝５Ｖ）に接
続されており、そのドレインは、ｐチャネルトランジス
タ１６のソースに接続されている。また、ｎチャネルト
ランジスタ２０のソースは接地されており、そのドレイ
ンは、ｎチャネルトランジスタ１７のソースに接続され
ている。さらに、ｐチャネルトランジスタ１６およびｎ
チャネルトランジスタ１７のドレインは、インバータ２
１および２２で構成されるラッチ回路２３に与えられる
。そして、このラッチ回路２３の出力は、バッファ回路
２４に与えられるが、このバッファ回路２４は、入力に
応じてダイナミックＲＡＭを特定モードに能動化する信
号を発生する回路である。
次に、第２図は、第１図に示したこの発明の一実施例の
動作を説明するための波形図である。
動作を説明するための波形図である。
次に、第１図および第２図を参照して、この発明の一実
施例の動作について説明する。
施例の動作について説明する。
第２図（ａ）を参照すると、電源投入後（ｔＱ後）、半
導体記憶装置に供給される電源電圧ｖｃ。はＯＶから５
ｖに立上がる。また、この電源投入によって、前述のよ
うに、信号発生回路（図示せず）では、信号ＦＯＲが発
生してｎチャネルトランジスタ１８のゲートに与えられ
るとともに、インバータ１９によって反転されてｎチャ
ネルトランジスタ２０のゲートに与えられるか、この信
号ＦＯＲは、第２図（ｂ）に示すように、電源投入後時
刻ｔ１までは０■であり、ｔ、経過後は５Ｖに立−１−
かり、さらにその後は５ｖの値を維持するような信号で
ある。したがって、電源投入時（１０）から時刻ｔ１ま
での期間においては、ｎチャネルトランジスタ１８はオ
ン状態となっており、ｎチャネルトランジスタ２０もま
たオン状態となっている。ここで、パッド１０に印加さ
れる外部信号Ｅｘｔ、 φＥか通常の電源電圧と同じ
５Ｖであれば、インバータ１５の入力は２ｖはどの値と
なり、第１図のノード２５のレベルは”Ｈ”となって、
ｎチャネルトランジスタ１６はオフ状態となり、ｎチャ
ネルトランジスタ１７はオン状態となる。したがって、
ランチ回路２３には、Ｈ”レベルの信号はラッチされず
、この結果バッファ回路２４は能動化されない。
導体記憶装置に供給される電源電圧ｖｃ。はＯＶから５
ｖに立上がる。また、この電源投入によって、前述のよ
うに、信号発生回路（図示せず）では、信号ＦＯＲが発
生してｎチャネルトランジスタ１８のゲートに与えられ
るとともに、インバータ１９によって反転されてｎチャ
ネルトランジスタ２０のゲートに与えられるか、この信
号ＦＯＲは、第２図（ｂ）に示すように、電源投入後時
刻ｔ１までは０■であり、ｔ、経過後は５Ｖに立−１−
かり、さらにその後は５ｖの値を維持するような信号で
ある。したがって、電源投入時（１０）から時刻ｔ１ま
での期間においては、ｎチャネルトランジスタ１８はオ
ン状態となっており、ｎチャネルトランジスタ２０もま
たオン状態となっている。ここで、パッド１０に印加さ
れる外部信号Ｅｘｔ、 φＥか通常の電源電圧と同じ
５Ｖであれば、インバータ１５の入力は２ｖはどの値と
なり、第１図のノード２５のレベルは”Ｈ”となって、
ｎチャネルトランジスタ１６はオフ状態となり、ｎチャ
ネルトランジスタ１７はオン状態となる。したがって、
ランチ回路２３には、Ｈ”レベルの信号はラッチされず
、この結果バッファ回路２４は能動化されない。
ところが、第２図（Ｃ）に示すように、電源投入時（ｔ
ｏ ）に、Ｅｘｔ、 φεが通常の電源電圧Ｖｃｃ−
５Ｖより大きい７Ｖてあったとすると、インバータ１５
の入力は４Ｖはどの値となり、第１図のノード２５のレ
ベルは“Ｌ”となって、ｎチャネルトランジスタ１６は
オン状態となり、ｎチャネルトランジスタ１７はオフ状
態となり、したがってラッチ回路２３には、“Ｈ″レベ
ル信号がラッチされる。この結果、バッファ回路２４が
能動化され、対応する特定モードのダイナミックＲＡＭ
が実現される。
ｏ ）に、Ｅｘｔ、 φεが通常の電源電圧Ｖｃｃ−
５Ｖより大きい７Ｖてあったとすると、インバータ１５
の入力は４Ｖはどの値となり、第１図のノード２５のレ
ベルは“Ｌ”となって、ｎチャネルトランジスタ１６は
オン状態となり、ｎチャネルトランジスタ１７はオフ状
態となり、したがってラッチ回路２３には、“Ｈ″レベ
ル信号がラッチされる。この結果、バッファ回路２４が
能動化され、対応する特定モードのダイナミックＲＡＭ
が実現される。
さらに、−旦この特定モードか実現されると、第２図（
ｂ）に示すように信号ＰＯＲは時刻ｔ２以後は“Ｈ”レ
ベルに立上がるので、ｎチャネルトランジスタ１８はオ
フ状態となり、ｎチャネルトランジスタ２０もオフ状態
となり、ラッチ回路２３に記憶された信号レベルは″Ｈ
″レベルのまま保持される。この結果、電源が切られる
まで、当該ダイナミックＲＡＭの特定モードは維持され
ることになる。
ｂ）に示すように信号ＰＯＲは時刻ｔ２以後は“Ｈ”レ
ベルに立上がるので、ｎチャネルトランジスタ１８はオ
フ状態となり、ｎチャネルトランジスタ２０もオフ状態
となり、ラッチ回路２３に記憶された信号レベルは″Ｈ
″レベルのまま保持される。この結果、電源が切られる
まで、当該ダイナミックＲＡＭの特定モードは維持され
ることになる。
なお、上述の実施例では、２種類のモード切換えのため
に１つの外部信号を使用する場合を示したが、複数個（
ｎ個）の外部信号をモード切換え用に使用すれば、２°
個のモードを選択することか可能となる。
に１つの外部信号を使用する場合を示したが、複数個（
ｎ個）の外部信号をモード切換え用に使用すれば、２°
個のモードを選択することか可能となる。
また、これらの２“個のモードのうち、モード切換用バ
ッファ回路の後段に適当なスイッチ回路を設けることに
より、電源投入後途中で適宜モード切換えができるよう
にすることも可能である。
ッファ回路の後段に適当なスイッチ回路を設けることに
より、電源投入後途中で適宜モード切換えができるよう
にすることも可能である。
［発明の効果］
以上のように、この発明によれば、ダイナミックメモリ
の動作に必要な複数の外部信号のうちの特定のものの電
圧値を、電源投入時に通常の電源電圧値と異なる値に設
定しておくことにより、特定モードのダイナミックメモ
リを実現し、電源が供給される限りこのモードを維持す
るように（ｊ４成したので、モード選択のために専用の
パッドを設ける必要がなく、チップ面積の増大や、組立
時の工程数の増加を防止することができる。
の動作に必要な複数の外部信号のうちの特定のものの電
圧値を、電源投入時に通常の電源電圧値と異なる値に設
定しておくことにより、特定モードのダイナミックメモ
リを実現し、電源が供給される限りこのモードを維持す
るように（ｊ４成したので、モード選択のために専用の
パッドを設ける必要がなく、チップ面積の増大や、組立
時の工程数の増加を防止することができる。
第１図は、この発明の一実施例である半導体記憶装置を
示す概略ブロック図である。 第２図は、第１図に示したこの発明の一実施例の動作を
説明するための波形図である。 第３図は、従来の半導体記憶装置の一例を示す概略ブロ
ック図である。 図において、１はモード切換用パッド、２，１１．１２
，１３．１４，１７．２０はｎチャネルトランジスタ、
５，７，９．２４はバッファ回路、６．８．１０は外部
信号用パッド、１５．１９゜２１．２２はインバータ、
１６．１８はｐチャネルトランジスタ、２３はラッチ回
路を示す。
示す概略ブロック図である。 第２図は、第１図に示したこの発明の一実施例の動作を
説明するための波形図である。 第３図は、従来の半導体記憶装置の一例を示す概略ブロ
ック図である。 図において、１はモード切換用パッド、２，１１．１２
，１３．１４，１７．２０はｎチャネルトランジスタ、
５，７，９．２４はバッファ回路、６．８．１０は外部
信号用パッド、１５．１９゜２１．２２はインバータ、
１６．１８はｐチャネルトランジスタ、２３はラッチ回
路を示す。
Claims (5)
- （１）複数のモードが単一チップ上で選択的に実現可能
なダイナミックメモリと、 前記ダイナミックメモリの動作に必要な第１の定電圧を
供給する電源手段と、 前記ダイナミックメモリを機能させる複数の外部信号を
供給する外部信号供給手段と、 前記複数の外部信号のうち特定の外部信号を受取って、
当該外部信号の電圧が前記電源手段の投入時に前記第１
の定電圧とは異なる第２の定電圧であることを検出する
検出手段と、 前記検出手段出力に応答して、前記複数のモードのうち
の特定のモードを能動化する能動化手段と、 前記能動化手段による特定モードの能動化後、前記電源
手段から前記第１の定電圧が供給されている限り前記特
定モードの能動化を維持するモード維持手段とを備えた
、半導体記憶装置。 - （２）前記検出手段は、 前記電源手段と前記能動化手段との間に接続されたスイ
ッチング手段と、 前記受取った特定の外部信号が前記第２の定電圧である
場合に前記スイッチング手段を導通させて前記第１の定
電圧を前記検出手段出力として前記能動化手段に与える
駆動手段とを含み、 前記モード維持手段は、 前記検出手段出力を保持するラッチ回路と、前記能動化
手段による特定モードの能動化後一定時間経過後に前記
スイッチング手段を非導通状態にする信号を発生する信
号発生手段とを含む、特許請求の範囲第１項記載の半導
体記憶装置。 - （３）前記駆動手段は、 前記受取った特定の外部信号を所定の電圧だけ低下させ
る電圧降下手段と、 前記電圧降下手段出力が所定のしきい値を越える場合に
のみ前記スイッチング手段を導通させる信号を発生する
インバータ手段とを含む、特許請求の範囲第２項記載の
半導体記憶装置。 - （４）前記電圧降下手段は、所定のしきい値を有するＭ
ＯＳトランジスタを含む、特許請求の範囲第３項記載の
半導体記憶装置。 - （５）前記第１の定電圧は５Ｖであり、かつ前記第２の
定電圧は７Ｖである、特許請求の範囲第１項ないし第４
項のいずれかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204509A JPS6361495A (ja) | 1986-08-29 | 1986-08-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204509A JPS6361495A (ja) | 1986-08-29 | 1986-08-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6361495A true JPS6361495A (ja) | 1988-03-17 |
Family
ID=16491705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204509A Pending JPS6361495A (ja) | 1986-08-29 | 1986-08-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6361495A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258294A (ja) * | 1988-04-07 | 1989-10-16 | Nec Corp | ダイナミック・ランダム・アクセス・メモリ |
| JPH02216698A (ja) * | 1988-07-13 | 1990-08-29 | Samsung Electron Co Ltd | 半導体メモリ素子のモード選択回路 |
| JPH03116598A (ja) * | 1989-09-29 | 1991-05-17 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5652730A (en) * | 1995-07-24 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having hierarchical boosted power-line scheme |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578355A (en) * | 1978-12-08 | 1980-06-12 | Nec Corp | Semiconductor integrated circuit |
| JPS61161470A (ja) * | 1985-01-10 | 1986-07-22 | Nippon Denso Co Ltd | 半導体集積回路装置 |
-
1986
- 1986-08-29 JP JP61204509A patent/JPS6361495A/ja active Pending
Patent Citations (2)
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