JPH02216698A - 半導体メモリ素子のモード選択回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体メモリ素子のモード選択回路に係るも
ので、特に製造工程段階でメモリ素子の動作モードをオ
プション処理して基本動作モード外の各種のモードで変
更１選択を多様にすることができる半導体メモリ素子の
モード選択回路に係るものである。

半導体メモリ素子、たとえば、ＤＲＡＭは１メガ又は４
メガビツトにメモリ容量が増加される程、基本動作モー
ド以外の多様な新たな動作モードの開発がなされている
。

現在の１メガ又は４メガＤＲＡＭにおいては、出力され
るデータの数により×１モード、ｘ４モード等で分類さ
れ、入力される制御信号により、たとえば、ページモー
ド（Ｐａｇｅ　Ｍｏｄｅ）、　　＝プルモード（Ｎｉｂ
ｂｌｅ　Ｍｏｄｅ）、　　スタチックコラム（Ｓｔａｔ
ｉｃＣｏｌｕｍｎ）　　モード、ライトパービット（Ｗ
ｒｉｔｅ　ｐｅｒｂｉｔ）モード及びその他等々で分類
される。

従って、ＤＲＡＭ供給者は使用者の多様な要求に応答す
るために、ＤＲＡＭの基本的な動作モード以外の動作モ
ードを製造工程段階でオプション処理することにより選
択された動作モードが遂行されるようにし、各種の選択
された動作モードにより、相互に異なる機能を持つ多様
なりＲＡＭを提供している。

従来には、製造工程段階で特別な動作モードを選択する
ために、工程の終わりの段階でメタルマスクを各々異な
るように使用するとか、ワイヤボンディングを異ならる
ようにするとか、又はヒユーズを切るとかすることによ
り所定モードをオプション処理した。

しかし、このようなメタルマスク、ワイヤボンディング
又はヒユーズ等を別々に利用する従来のモードオプショ
ン装置においては、多様なオプションの余裕を持つこと
ができないようになるので、開発初期に各々のモードを
多数設計しなければならない問題があった。このような
点はメモリ素子のターンアラウンド時間を長（し、コス
トを上昇させてしまう原因になる。

本発明の目的は、上記のような従来技術の問題点を解決
するために一つの単位の回路設計を反復使用して製造す
ることができる半導体メモリ素子のモード選択回路を提
供することにある。

本発明の他の目的は、メモリｓ子のターンアラウンド時
間を短縮させるのに助けになる半導体メモリ素子のモー
ド選択回路を提供することにある。

上記目的を達成するために、本発明は入力されるリセッ
ト信号を反転させるインバータ手段；上記インバータ手
段の出力端が結合されるインバータ出力ノードと第１電
源供給端子の連結をチップの製造工程処理によって決定
するモード選択手段； 上記ノードに第１電源供給端子が連結される時にはロー
信号を、連結されていない時には最初に供給される上記
反転されたリセット信号によってハイ信号をラッチする
第１ラッチ手段；そして、第１ラッチ手段の出力をバッ
ファリングする出力バッファ手段で構成され、上記イン
バータ手段の出力抵抗が上記モード選択手段の出力抵抗
に対して十分に大きな値を持つように構成された少なく
とも一つ以上のモード選択信号発生手段とを具備してな
ることを特徴とする。

また、本発明による半導体メモリ素子のモード選択回路
は、上記リセット信号を供給するために入力されるチッ
プイネーブル信号の前縁に同期してリセット信号を発生
して、上記のモード選択信号発生手段に供給するリセッ
ト信号発生手段を付加的に具備してなることを特徴とす
る。

上記インバータ手段は、遅延手段を通じて上記リセット
信号と結合されるゲート、第２電源供給端子に結合され
るソース及び上記インバータ出力モードに結合されるド
レインを持つ第１　ＮＭＯＳトランジスタで構成し、上
記モード選択手段は、上記第１電源供給端子と上記イン
バータ出力ノードとの間にスイッチング手段を間におい
て相互に直列に連結されるようにした金属配線及びヒｓ
−ズと、第２電源供給端子連結用リードフレームにワイ
ヤボンディングで連結されるボンディングパッドを具備
し、上記スイッチング手段は、上記ボンディングパッド
に第２電源電圧が供給されない時には最初に供給される
上記リセット信号によって継続的にターンオン維持され
、供給される時には上記リセット信号に相関なしに継続
的にターンオフ維持されるようにしたことを特徴とする
。

上記スイッチング手段は、上記金属配線を通じて第１電
源供給端子と連結されるソース、上記ヒユーズを通じて
上記インバータ出力ノードに連結されるドレイン及び第
２ラッチ手段を通じて上記ボンディングパッドが連結さ
れるゲートを持ち、上記インバータ手段の第１ＮＭＯＳ
トランジスタの幾何学的な大きさより十分に大きな幾何
学的な大きさを持つ第２ＰＭＯＳトランジスタで構成し
、上記第２ＰＭＯＳトランジスタのゲートにはまた上記
リセット信号を供給されるゲート及び第２電源供給端子
に連結されるソースを持つ第３　ＮＭＯＳトランジスタ
のドレインが連結されるようにしたことを特徴とする。

上記第２ラッチ手段は、第１電源供給端子に連結される
ドレイン、上記ボンディングパッドと連結される入力ノ
ードに連結されるソース及びインバータを通じて出力ノ
ードに連結されるゲートを持ツ第４　ＮＭＯＳ　トラン
ジスタ、上記入力ノードに連結されるドレインの第２電
流供給端子に連結されるソース及び出力ノードに連結さ
れるゲートを持つ第５ＮＭＯＳトランジスタ、上記第１
電源供給端子に連結されるソース、出力ノードに連結さ
れるドレイン及び入力ノードに連結されるゲートヲ持つ
１５ＰＭＯＳトランジスタ、そして、上記出力ノードに
連結されるドレイン、第２電源供給端子に連結されるソ
ース及び入力ノードに連結されるゲートを持つ第７ＮＭ
ＯＳトランジスタで構成し、上記第６　ＰＭＯＳトラン
ジスタの幾何学的な大きさが上記第３及び第７ＮＭＯＳ
トランジスタの幾何学的な大きさの和よりも大きくなる
ように構成される。

上記第１ラッチ手段は、上記インバータ出力ノードに結
合される入力ノードに連結されるドレイン、第２電源供
給端子に連結されるソース及び出力ノードに連結される
ゲートを持つ第８ＮＭＯＳトランジスタ、上記電源供給
端子に連結されるソース、上記出力ノードに連結される
ドレイン及び上記入力ノードに連結されるゲートを持つ
第９ＰＭＯＳトランジスタ、そして上記出力ノードに連
結されるドレイン第２電源供給端子に連結されるソース
及び上記入力ノードに連結されるゲートを持つ第１ＯＮ
ＭＯＳトランジスタで構成されたことを特徴とする。

本発明の他の実施例で、上記モード選択手段は、上記第
１電源供給端子と上記インバータ出力ノードとの間に相
互に直列に連結されるヒユーズ及び／又は金属配線で構
成されるようにすることもできる。

本発明のまた他の実施例で、上記インバータ手段は、遅
延手段を通じてリセット信号と結合されるソース及び上
記インバータ出力ノードに結合されるドレインを持ち、
第１ＮＭＯＳトランジスタで構成し、上記モード選択手
段は上記第１電源供給端子に連結されるソース、上記イ
ンバータ出力ノードに連結されるドレイン及び第２電源
供給端子連結用のフレームとワイヤボンディングで連結
されるボンディングパッドに第２ラッチ手段を通じて連
結されるゲートを持ち、上記インバータ手段の第１ＮＭ
ＯＳトランジスタの幾何学的な大きさより十分に大きな
幾何学的な大きさをもつ第２ＰＭＯＳトランジスタで構
成し、上記第２ＰＭＯＳトランジスタのゲートには、ま
た上記リセット信号が供給されるゲート及び第２電源供
給端子に連結されるソースを持つ第３ＮＭＯＳトランジ
スタのドレインが連結されるように構成し、上記スイツ
チング手段は、上記ボンディングパッドに第２電源電圧
が供給されていない時には、最初に供給される上記リセ
ット信号によって継続的にターンオン維持され、供給さ
れる時には上記リセット信号に相関なしに継続的にタン
オフ維持されるように構成することもできる。

以下、添付されている図面に基づいて、本発明をより詳
細に説明する。

第１図は、本発明のブロック図である。

第１図において、多数のモード選択信号発生手段１０ａ
〜１０ｂはリセット手段２０と共通連結される。

上記モード選択信号発生手段１０ａ、　１０ｂ、　１０
ｃ、　１０ｄは各々ニブルモード選択信号φＮＢＢスタ
チックコラムモード選択信号φ５ＣＢＸ４モード選択信
号φｘ４Ｂ　ライトパービットモード選択信号φＷＰＢ
ｇとを発生する。上記リセット手段２０は、外部チップ
イネーブル信号の前縁（ｌｅａｄｉｎｇ　ｅｄｇｅ）に
同期されたリセット信号を発生する。上記多数のモード
選択信号発生手段は、同一な回路構成を持つ。モード選
択信号発生手段１０ａは、入力されるリセット信号を反
転させるインバータ手段１１、このインバータ手段のイ
ンバータ出力ノード１２と第１電源供給端子１３との間
に連結されるモード選択手段１４、上記インバータ出力
ノード１２に加えられる信号をラッチする第１ラッチ手
段１５及び上記第１ラッチ手段１５の出力をバッファリ
ングするバッファ手段１６とで構成する。上記モード選
択手段１４は、メモリ素子の製造過程で工程処理を通じ
てインバータ出力ノード１２に第１電源供給端子を連結
するかどうかにより動作モードの選択可否が決定される
ようにしたものである。

上記第１ラッチ手段１５は上記インバータ出力ノードに
第１電源電圧が加えられていない状態で、最初に入力さ
れるリセット信号によってモード選択信号をラッチする
ようにしたものである。

第２図は本発明による望ましい一実施例の回路図である
。

第２図において、インバータ手段１１は遅延手段１１ａ
を通じてリセット信号と結合されるゲート、第２電源供
給端子１７に結合されるソース及び上記インバータ出力
ノード１２に結合されるドレインをもつ第１ＮＭＯＳト
ランジスタＭ＋　　で構成し、上記モード選択手段１４
は上記第１電源供給端子１３と上記インバータ出力ノー
ド１２との間にスイッチング手段１４ａを間において直
列に連結されるようにした金属配線１４ｂ及びヒューズ
１４Ｃと、第２電源供給端子１７連結用のリードフレー
ム３０にワイヤボンディングで連結されるボンディング
パッド１４ｂに第２電源電圧が供給されていない時には
最初に供給される上記リセット信号によって継続的にタ
ーンオン維持され、供給される時には上記リセット信号
に相関なしに継続的にターンオフ維持されるようにした
ものである。

上記スイッチング手段１４Ｍは、上記金属配線１４１１
を通じて第１電源供給端子１３と連結されるソース、上
記ヒコーズ１４ｃを通じて上記インバータ出力ノード１
２に連結されるドレイン及び第２ラッチ手段１４ｅを通
じて上記ボンディングパッド１４ｄが連結されるゲート
を持ち、上記インバータ手段１１の第１ＮＭＯＳトラン
ジスタＭ１　の幾何学的な大きさより十分に大きな幾何
学的な大きさを持つ第２ＰＭＯＳトランジスタＭ２で構
成し、上記第２ＰＭＯＳトランジスタＭ、のゲートには
また、上記リセット信号が供給されるゲート及び第２電
源供給端子に連結されるソースを持つ第３ＮＭＯＳトラ
ンジスタＭ、のドレインが連結されるようにしたもので
ある。

上記第２ラッチ手段ｔ４ｅは、第１電源供給端子１３に
連結されるドレイン、上記ボンディングパッド１４ｄと
結合される入力ノードに連結されるソース及びインバー
タＩＮ＋　　とを通じて出力ノードに連結されるゲート
を持つ第４ＮＭＯＳトランジスタＭ４　、上記入力ノー
ドに連結されるドレイン、第２電源供給端子１７に連結
されるソース及び出力ノードに連結されるゲートを持つ
第５ＮＭＯＳトランジスタＭｓ１上記第１電源供給端子
１３に連結されるソース、出力ノードに連結されるドレ
イン及び入力ノードに連結されるゲートを持つ第６ＰＭ
ＯＳトランジスタＭ６、上記出力ノードに連結されるド
レイン、第２電源供給端子１７に連結されるソース及び
出力ノードに連結されるゲートを持つ第７ＮＭＯＳトラ
ンジスタＭ、で構成し、上記第５ＰＭＯＳトランジスタ
Ｍ、の幾何学的な大きさが上記第３及び第７ＮＭＯＳト
ランジスタＭｓ、Ｍ７の幾何学的な大きさの和より十分
に大きくなるように構成されたものである。

上記第１ラッチ手段１５は、上記インバータ出力ノード
１２と結合される入力ノードに連結されるドレイン、第
２電源供給端子１７に連結されるソース及び出力ノード
に連結されるゲートを持つ第８ＮＭＯＳトランジスタＭ
ｓ　、上記第１電源供給端子１３に連結されるソース、
上記出力ノードに連結されるドレイン及び入力ノードに
連結されるゲートを持つ第９ＰＭＯＳトランジスタＭ！
　、そして上記出力ノードに連結されるドレイン、第２
電源供給端子１７に連結されるソース及び上記入力端子
に連結されるゲートを持つ第１ＯＮＭＯＳトランジスタ
ＭＩ０とから構成される。

上記第１ラッチ手段１５の出力ノードは、３個の直列連
結インバータＩＮ、〜ＩＮ３を通じて出力端子１８に連
結される。

上記リセット手段２０は、接受されたチップセレクター
信号φＲをインバータ［Ｎｓ　を通じて反転させ、その
反転された信号７１をＮＯＲゲートＮ０Ｒ１の−側の入
力端に供給しまた上記インバータＩＮｓ　の出力を３つ
の直列連結インバータＩＮｅ〜ＩＮ。

を経て遅延させ、その遅延された信号７ηを上記ＮＯＲ
ゲー）ＮＯＲ，の他側の入力端に供給してチップセレク
ト信号φＲの前縁に同期されたリセット信号へを発生す
るように構成される。

このような本発明の１実施例の作用及び効果は次のよう
である。

第３図は第２図の各部の波形図を図示したものである。

まず、ノンオプションの場合、すなわちモード選択信号
発生手段１０ａの金属配線１４ｂ及びヒ５−ズ１４ｃが
連結された状態で、ボンディングパッド１４ｄをリード
フレームに連結しない場合には、メモリ素子、たとえば
ＤＲＡＭの行アドレスロープ信号ＲＡＳ前縁、すなわち
下降端で接受されたチップセレクト信号φＲはロー状態
でハイ状態に変わるようになる。このチップセレクト信
号φＲはリセット手段２０に供給され、リセット手段２
０においてはインバータＩＮ８〜ＩＮ、によって所定の
パルス幅を持つリセット信号Ａを発生する。

このリセット信号の上昇端に第３ＮＭＯＳトランジスタ
Ｍ、がターンオンされるので、ドレイン出力Ｃの下降端
で第２ラッチ手段１４ｅの出力ノードがロー状態に変わ
ることになる。従ってこのロー状態がインバータＩＮ、
を通じて第４ＮＭＯＳトランジスタＭ４をターンオンさ
せ、この第４ＮＭＯＳトランジスタＭ、のドレイン出力
が第７ＮＭＯＳトランジスタＭ、をターンオンさせるの
で、第２ラッチ手段１４ｅの出力ノードは継続的にロー
状態に維持される。

従って、スイッチング手段１４ａ１すなわち第２ＰＭＯ
ＳトランジスタＭ２がターンオン状態に維持されるので
、インバータ出力ノード１２の状態はインバータ手段１
１に供給される遅延されたリセット信号已に相関なしに
継続的にハイ状態になる。

このハイ信号によって第１ラッチ手段１５の第１ＯＮＭ
ＯＳトランジスタＭ１゜が継続的にターンオンされて出
力端子１８はハイ状態に維持される。すなわち上記ボン
ディングパツド１４ｄにワイヤボンディング処理をしな
い場合にチップセレクト信号に同期されてモード選択信
号発生手段１０ａの出力がハイ状態になるので、設定さ
れたモード選択信号すなわち、ニブルモード選択信号−
＜６　ＮＢＩＥが発生されない。

オプションの場合は、ワイヤボンディング工程。

メタルマスク又はヒユーズ切断工程等で遂行される。

まず、ワイヤボンディング工程の場合には、所定にボン
ディングパッドでワイヤボンディング過程でリードフレ
ーム３０に連結してモード選択を設定する。すなわち、
第２電源供給端子１７が連結されるリードフレーム３０
がボンディングパッド１４ｄに連結されるため、第２ラ
ッチ手段１４ｅの入力ノードにロー信号が印加されるの
で、第６ＰＭＯＳトランジスタのターンオンによって出
力ノードはハイ状態にラッチされる。第６ＰＭＯＳトラ
ンジスタＭ６　の幾何学的な大きさが第３及び第７ＮＭ
ＯＳトランジスタＭ　ｓ　、　Ｍ　？　の幾何学的な大
きさの和より十分に大きく形成されるので、リセット信
号による第３ＮＭＯＳトランジスタＭ、のターンオンに
相関なしに第２ＰＭＯＳトランジスタＭ２はＯＦＦ状態
を維持する。従って、インバータ出力ノード１２に第１
電源電圧の供給が遮断される。

よって、遅延されたリセット信号Ｂの上昇端で第１ラッ
チ手段１５の入力ノードにロー信号Ｅが供給され、その
出力ノードは第９ＰＭＯＳトランジスタＭ９　のターン
オンによってハイ状態Ｆに変わることになる。従って、
出力バッファ手段１６を経て出力端子１８にローレベル
のモード選択信号、すなわちニブルモード選択信号１Ｔ
■が発生される。

メタルマスクを適用して金属配線１４ｂを形成したワイ
ヤボンディングをした場合と同様の作用でリセット信号
によってモード選択信号が発生される。

本発明において、モード選択手段１４は、インバータ１
１のインバータ出力ノード１２と第１電源供給端子１３
との間にヒユーズ１４Ｃ又は金属配線１４ｂのみの連結
又は遮断でモードを選択することもできる。また、イン
バータ出力ノード１２と第１電源供給端子１３との間に
金属配線１４ｂ及びヒユーズ１４ｃの連結なしに第２Ｐ
ＭＯＳトランジスタのみを連結して、このトランジスタ
のターンオン、ターンオフでモードを選択することもで
きる。

以上のように、本発明においてはメモリ素子の基本動作
モード以外の動作モードを各動作モード別に具備し、こ
れらは全て同一回路設計によって反復して形成すること
ができるので、回路設計が簡単化、単純化されてメモリ
素子のターンアラウンド時間を減少させ得る。また、チ
ップセレクト信号に同期してモード選択がリセットされ
るため、より正確な回路動作を期待することができる。

また、回路設計の単純化及び簡単化によってコストを低
減させることができ、供給者の方ではオプション選択に
より余裕をもって各種の機能別に容易にオプション処理
することにより、購買者の多様な要求に対応し得るもの
である。

【図面の簡単な説明】

第１図は本発明のブロック図、第２図は本発明の１実施
例の回路図、第３図はノンオプションモード（ＮＯＰ）
　及びオプションモード（ＯＰ）下での第２図に図示さ
れた主要部の動作を説明するための入出力波形図である
。 第３図において、（１）はＤＲＡＭの行アドレスストロ
ーブ信号ＲＡＳ、（２）はチップセレクト信号φＲ１（
３）はその反転信号７１、（４）は遅延された内部チッ
プセレクト信号φＲｄ　、　（５）はリセット信号Ａ、
（６）は遅延されたリセット信号Ｂである。 第３図（７）〜（社）はノンオプション時の信号を示し
ており、（７）は第２ラッチ手段の出力ノード信号Ｃ１
（８）は第２ラッチ手段の入力ノード信号り、（９）は
インバータ出力ノード信号Ｅ１σ１は第１ラッチ手段の
出力ノード信号ＦＳＱｌ）はモード選択信号発生手段の
出力端子信号−＜１１　ＮＢＢである。 第３図ω〜αつはオプション時の信号を示しており、（
支）はインバータ出力ノード信号Ｅ％０は第１ラッチ手
段の出力ノード信号Ｆ、Ｑ４）はモード選択信号発生手
段の出力端子信号−Ｔ■Ｅである。 特許出願人　　三重電子　株式會社 代　　理　　人　　　小　　堀　　　益第 図

Claims (1)

1. 【特許請求の範囲】 １、入力されるリセット信号を反転させるインバータ手
   段； 上記インバータ手段の出力端が結合されるインバータ出
   力ノードと第１電源供給端子との連結をチップの製造工
   程処理によって決定するモード選択手段； 上記ノードに第１電源供給端子が連結される時にはロー
   信号を、連結されなかった時には最初に供給される上記
   反転されたリセット信号によってハイ信号をラッチする
   第１ラッチ手段；そして、 上記第１ラッチ手段の出力をバッファリングする出力バ
   ッファ手段とから構成され、上記インバータ手段の出力
   抵抗が上記モード選択手段の出力抵抗に対して十分に大
   きな値を持つように構成された少なくとも１つ以上のモ
   ード選択信号発生手段とを具備してなることを特徴とす
   る半導体メモリ素子のモード選択回路。 ２、入力されるチップイネーブル信号の前縁に同期して
   リセット信号を発生して、上記各モード選択信号発生手
   段に供給するリセット信号手段を付加的に具備してなる
   ことを特徴とする請求項１記載の半導体メモリ素子のモ
   ード選択回路。 ３、上記インバータ手段は、遅延手段を通じて上記リセ
   ット信号と結合されるゲート、第２電源供給端子に結合
   されるソース及び上記インバータ出力ノードに結合され
   るドレインを持つ第１ＭＯＳトランジスタとで構成し、
   上記モード選択手段は上記第１電源供給端子と上記イン
   バータ出力ノードとの間にスイッチング手段を間におい
   て相互に直列に連結されるようにした金属配線及びヒュ
   ーズと、第２電源供給端子連結用リードフレームワイヤ
   ボンディングで連結されるボンディングパッドを具備し
   、上記ボンディングパッドに第２電源電圧が供給されな
   い時には最初に供給される上記リセット信号によって継
   続的にターンオン維持され、供給される時には上記リセ
   ット信号に相関なしに継続的にターンオフ維持されるよ
   うにしたことを特徴とする請求項２記載の半導体メモリ
   素子のモード選択回路。 ４、上記スイッチング手段は、上記金属配線を通じて第
   １電源供給端子と連結されるソース、上記ヒューズを通
   じて上記インバータ出力ノードに連結されるドレイン及
   び第２ラッチ手段を通じて上記ボンディングパッドが連
   結されるゲートを持ち、上記インバータ手段の第１ＮＭ
   ＯＳトランジスタの幾何学的な大きさより十分に大きな
   幾何学的な大きさを持つ第２ＰＭＯＳトランジスタで構
   成し、上記第２ＰＭＯＳトランジスタのゲートにはまた
   、上記リセット信号を供給されるゲート及び第２電源供
   給端子に連結されるソースを持つ第３ＮＭＯＳトランジ
   スタのドレインが連結されるようにしたことを特徴とす
   る請求項３記載の半導体メモリ素子のモード選択回路。 ５、上記第２ラッチ手段は、第１電源供給端子に連結さ
   れるドレイン、上記ボンディングパッドと連結される入
   力ノードに連結されるソース及びインバータを通じて出
   力ノードに連結されるゲートを持つ第４ＮＭＯＳトラン
   ジスタ、上記入力ノードに連結されるドレインの第２電
   流供給端子に連結されるソース及び出力ノードに連結さ
   れるゲートを持つ第５ＮＭＯＳトランジスタ、上記第１
   電源供給端子に連結されるソース、出力ノードに連結さ
   れるドレイン及び入力ノードに連結されるゲートを持つ
   第６ＰＭＯＳトランジスタ、そして、上記出力ノードに
   連結されるドレイン、第２電源供給端子に連結されるソ
   ース及び入力ノードに連結されるゲートを持つ第７ＮＭ
   ＯＳトランジスタで構成し、上記第６ＰＭＯＳトランジ
   スタの幾何学的な大きさが上記第３及び第７ＮＭＯＳト
   ランジスタの幾何学的な大きさの和よりも大きくなるよ
   うに構成されたことを特徴とする請求項４記載の半導体
   メモリ素子のモード選択回路。 ６、上記第１ラッチ手段は、上記インバータ出力ノード
   に結合される入力ノードに連結されるドレイン、第２電
   源供給端子に連結されるソース及び出力ノードに連結さ
   れるゲートを持つ第８ＮＭＯＳトランジスタ、上記電源
   供給端子に連結されるソース、上記出力ノードに連結さ
   れるドレイン及び上記入力ノードに連結されるゲートを
   持つ第９ＰＭＯＳトランジスタ、そして上記出力ノード
   に連結されるドレイン第２電源供給端子に連結されるソ
   ース及び上記入力ノードに連結されるゲートを持つ第１
   ０ＮＭＯＳトランジスタで構成されたことを特徴とする
   請求項１記載の半導体メモリ素子のモード選択回路。 ７、上記モード選択手段は、上記第１電源供給端子と上
   記インバータ出力ノードとの間に相互に直列に連結され
   るヒューズ及びメタルマスクによって形成される金属配
   線で構成されたことを特徴とする請求項６記載の半導体
   メモリ素子のモード選択回路。 ８、上記モード選択手段は、上記第１電源供給端子と上
   記インバータ出力ノードとの間に連結されるヒューズ又
   はメタルマスクによって形成される金属配線で構成され
   たことを特徴とする請求項６記載の半導体メモリ素子の
   モード選択回路。 ９、上記インバータ手段は、遅延手段を通じてリセット
   信号と結合されるゲート、第２電源供給端子に結合され
   るソース及び上記インバータ出力ノードに結合されるド
   レインを持ち、第１ＮＭＯＳトランジスタで構成し、上
   記モード選択手段は、上記第１電源供給端子に連結され
   るソース、上記インバータ出力ノードの連結されるドレ
   イン及び第２ラッチ手段を通じて第２電源供給端子連結
   用リードフレームにワイヤボンディングで連結されるボ
   ンディングパッドに結合されるゲートを持ち上記インバ
   ータ手段の第１ＮＭＯＳトランジスタの幾何学的な大き
   さより十分に大きな幾何学的な大きさを持つ第２ＰＭＯ
   Ｓトランジスタで構成し、上記の第２ＰＭＯＳトランジ
   スタのゲートには、また上記リセット信号が供給される
   ゲート及び第２電源供給端子に連結されるソースを持つ
   第３ＮＭＯＳトランジスタのドレインが連結されるよう
   に構成し、上記ボンディングパッドに第２電源電圧が供
   給されない時には、最初に供給される上記リセット信号
   によって断続的にターンオン維持され、供給される時に
   は、上記リセット信号に相関なしに継続的にターンオフ
   維持されるようにしたことを特徴とする請求項６記載の
   半導体メモリ素子のモード選択回路。