JPH04128670A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04128670A JPH04128670A JP2250860A JP25086090A JPH04128670A JP H04128670 A JPH04128670 A JP H04128670A JP 2250860 A JP2250860 A JP 2250860A JP 25086090 A JP25086090 A JP 25086090A JP H04128670 A JPH04128670 A JP H04128670A
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- JP
- Japan
- Prior art keywords
- circuit
- input terminal
- mode setting
- test mode
- signal
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000012360 testing method Methods 0.000 claims abstract description 43
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 238000011990 functional testing Methods 0.000 claims description 2
- 206010011878 Deafness Diseases 0.000 abstract 1
- 101100424617 Escherichia coli (strain K12) tauC gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に内部回路のテスト
・モード設定回路を有する半導体集積回路に関する。
・モード設定回路を有する半導体集積回路に関する。
半導体集積回路においては、内部回路が正常に動作して
いるかどうかを試験するため、半導体集積回路の内部に
テスト・モード設定回路を備え、外部からのテスト・モ
ード設定信号を入力してこのテスト・モード設定回路を
動作させて内部回路の動作モードを変えてテストするこ
とが一般に行なわれている。
いるかどうかを試験するため、半導体集積回路の内部に
テスト・モード設定回路を備え、外部からのテスト・モ
ード設定信号を入力してこのテスト・モード設定回路を
動作させて内部回路の動作モードを変えてテストするこ
とが一般に行なわれている。
このような半導体集積回路では、コープが使用する通常
の動作時（ノーマル・モードという）にこのテスト・モ
ード状態になると半導体集積回路の誤動作を引起す。
の動作時（ノーマル・モードという）にこのテスト・モ
ード状態になると半導体集積回路の誤動作を引起す。
このため、テスト・モード設定回路はテスト時以外には
動作しない構造になっていることが必要である。
動作しない構造になっていることが必要である。
そこで従来の半導体集積回路１ａは、第３図に示すよう
にテスト・モード設定回路２に専用の外部テスト・モー
ド設定端子ＴＴＭを設け、テスト・モード設定回路２の
状態をこの端子ＴＴＭから入力するテスト・モード設定
信号ＳＴＭにより制御するという方法が取られていた。
にテスト・モード設定回路２に専用の外部テスト・モー
ド設定端子ＴＴＭを設け、テスト・モード設定回路２の
状態をこの端子ＴＴＭから入力するテスト・モード設定
信号ＳＴＭにより制御するという方法が取られていた。
上述した従来の半導体集積回路のテスト・モード設定回
路の場合は、外部からテスト・モード設定信号を入力す
るためにそれ専用の独立したテスト・モード設定信号入
力端子が必要になる。
路の場合は、外部からテスト・モード設定信号を入力す
るためにそれ専用の独立したテスト・モード設定信号入
力端子が必要になる。
このために、機能を削減または圧縮してテストモード設
定信号入力端子を設置した場合は、結果として付加価値
の低下をまねくという欠点があり、逆に端子を追加した
場合は、ＩＣチップサイズの増大、ビン数の増加を招き
コストアップになるという欠点があった。
定信号入力端子を設置した場合は、結果として付加価値
の低下をまねくという欠点があり、逆に端子を追加した
場合は、ＩＣチップサイズの増大、ビン数の増加を招き
コストアップになるという欠点があった。
本発明の半導体集積回路は、外部データ入力端子に入力
端が接続する内部回路と、前記外部データ入力端子にソ
ース及びゲートが接続しバック・ゲートが接地されドレ
インがプルアップトランジスタを介して高圧電源に接続
されテスト・モードを開始する場合には前記外部データ
入力端子から通常モードよりも低いデータ電圧を入力し
てドレイン電圧が低レベルになるＰチャネルトランジス
タと、前記ドレイン電圧を入力してリセット信号で保持
・復帰しテストモード設定信号を出力するラッチ回路と
を有するテスト信号発生回路と、前記テスト・モード設
定信号を入力して前記内部回路の機能試験を可能とする
テスト・モード設定回路とを有して構成されている。
端が接続する内部回路と、前記外部データ入力端子にソ
ース及びゲートが接続しバック・ゲートが接地されドレ
インがプルアップトランジスタを介して高圧電源に接続
されテスト・モードを開始する場合には前記外部データ
入力端子から通常モードよりも低いデータ電圧を入力し
てドレイン電圧が低レベルになるＰチャネルトランジス
タと、前記ドレイン電圧を入力してリセット信号で保持
・復帰しテストモード設定信号を出力するラッチ回路と
を有するテスト信号発生回路と、前記テスト・モード設
定信号を入力して前記内部回路の機能試験を可能とする
テスト・モード設定回路とを有して構成されている。
次に本発明について図面を参照して説明する。
第１図及び第２図は本発明の一実施例を示す回路図及び
各信号のタイミング図である。
各信号のタイミング図である。
半導体集積回路１は第３図に示した半導体集積回路１ａ
の外部データ入力端子ＴＤとテスト・モード設定回路２
との間にテスト信号発生回路４を挿入したものである。
の外部データ入力端子ＴＤとテスト・モード設定回路２
との間にテスト信号発生回路４を挿入したものである。
バックゲート端子８が接地レベルであるＰチャネルトラ
ンジスタロ１はゲート端子５及びソース端子６が外部デ
ータ入力端子ＴＤに接続されており、そのドレイン端子
りにはプルアップトランジスタＱ２のソース及びラッチ
回路３の入力端とが接続され、このラッチ回路３の出力
するテスト・モード設定信号ＳＴＭを従来のテスト・モ
ード設定回路２に入力してその状態を制御するという回
路構成になっている。
ンジスタロ１はゲート端子５及びソース端子６が外部デ
ータ入力端子ＴＤに接続されており、そのドレイン端子
りにはプルアップトランジスタＱ２のソース及びラッチ
回路３の入力端とが接続され、このラッチ回路３の出力
するテスト・モード設定信号ＳＴＭを従来のテスト・モ
ード設定回路２に入力してその状態を制御するという回
路構成になっている。
テスト信号発生回路４は、第２図に示すように外部デー
タ入力端子ＴＤに通常の“Ｌ″レベルら″Ｈ”レベルの
間のデータ信号ＴＤが印加されている間τＡではＰチャ
ネルトランジスタロ１は非導通状態であるため、ドレイ
ン電圧ＶＤはプルアップトランジスタＱ２により”Ｈ”
レベルに保たれてラッチ回路３の出力のテスト・モード
設定信号ＳＴＭも“°Ｌ″レベルとなっている。
タ入力端子ＴＤに通常の“Ｌ″レベルら″Ｈ”レベルの
間のデータ信号ＴＤが印加されている間τＡではＰチャ
ネルトランジスタロ１は非導通状態であるため、ドレイ
ン電圧ＶＤはプルアップトランジスタＱ２により”Ｈ”
レベルに保たれてラッチ回路３の出力のテスト・モード
設定信号ＳＴＭも“°Ｌ″レベルとなっている。
データ端子ＴＤに″Ｌ″レベル以下のレベルの信号゛Ｖ
Ｌ ”を入力すると、Ｐチャネルトランジスタロ１は
バックゲート端子８に対しゲート端子５の電位が相対的
に低くなり、導通状態となる。
Ｌ ”を入力すると、Ｐチャネルトランジスタロ１は
バックゲート端子８に対しゲート端子５の電位が相対的
に低くなり、導通状態となる。
その結果プルアップトランジスタＱ２から外部データ入
力端子ＴＤに電流が流れ、Ｐチャネルトランジスタロ１
のドレイン電圧ＶＤは、Ｐチャネルトランジスタロ１と
プルアップトランジスタＱ２との抵抗分圧及び外部デー
タ入力端子ＴＤの電圧ＳＤにより決定されることになる
。
力端子ＴＤに電流が流れ、Ｐチャネルトランジスタロ１
のドレイン電圧ＶＤは、Ｐチャネルトランジスタロ１と
プルアップトランジスタＱ２との抵抗分圧及び外部デー
タ入力端子ＴＤの電圧ＳＤにより決定されることになる
。
従って、外部データ入力端子ＴＤに、Ｐチャネルトラン
ジスタロ１のドレイン電圧ＶＤがラッチ回路３の回路し
きい値電圧以下になるような電圧ＳＤを印加し、かつリ
セット信号ＳＲが゛Ｈ″レベルとなる期間τＢにテスト
モード設定信号ＳＴＭが“Ｈ″レベルなり、再びリセッ
ト信号ＳＲが入力するτＣまでの間テスト・モード設定
口＃Ｉ２が動作可能となる。
ジスタロ１のドレイン電圧ＶＤがラッチ回路３の回路し
きい値電圧以下になるような電圧ＳＤを印加し、かつリ
セット信号ＳＲが゛Ｈ″レベルとなる期間τＢにテスト
モード設定信号ＳＴＭが“Ｈ″レベルなり、再びリセッ
ト信号ＳＲが入力するτＣまでの間テスト・モード設定
口＃Ｉ２が動作可能となる。
また、テスト・モード設定信号ＳＴＭをインアクティブ
にするには、外部データ入力端子ＴＤに“Ｈ”及びＬ″
の通常電圧が印加されている状態で、リセット信号ＳＲ
を“Ｈ”レベルにすることにより行なわれる。
にするには、外部データ入力端子ＴＤに“Ｈ”及びＬ″
の通常電圧が印加されている状態で、リセット信号ＳＲ
を“Ｈ”レベルにすることにより行なわれる。
以上説明したように本発明によれば、半導体集積回路内
のテスト・モード設定回路を制御する信号を入力する端
子を、一般のデータ入力端子と共用することができるの
で、端子数の少ない半導体累積回路を得ることができる
。
のテスト・モード設定回路を制御する信号を入力する端
子を、一般のデータ入力端子と共用することができるの
で、端子数の少ない半導体累積回路を得ることができる
。
第１図は本発明の一実施例の回路図、第２図は第１図の
回路の動作を示すための各信号のタイミング図、第３図
は従来の半導体集積回路のブロック図である。 １・・・半導体集積回路、２・・・テスト・モード設定
回路、３・・・ラッチ回路、４・・・テスト信号発生回
路、５・・・ゲート端子、６・・・ソース端子、８・・
・バックゲート端子、ＶＤ・・・ドレイン電圧、ＴＤ・
・・外部データ入力端子、Ｑｌ・・・Ｐチャネルトラン
ジスタ、Ｑ２・・・プルアップトランジスタ、ＳＤ・・
・データ信号、ＳＲ・・・リセット信号、ＳＴＭ・・・
テスト・モード設定信号。
回路の動作を示すための各信号のタイミング図、第３図
は従来の半導体集積回路のブロック図である。 １・・・半導体集積回路、２・・・テスト・モード設定
回路、３・・・ラッチ回路、４・・・テスト信号発生回
路、５・・・ゲート端子、６・・・ソース端子、８・・
・バックゲート端子、ＶＤ・・・ドレイン電圧、ＴＤ・
・・外部データ入力端子、Ｑｌ・・・Ｐチャネルトラン
ジスタ、Ｑ２・・・プルアップトランジスタ、ＳＤ・・
・データ信号、ＳＲ・・・リセット信号、ＳＴＭ・・・
テスト・モード設定信号。
Claims (1)
- 外部データ入力端子に入力端が接続する内部回路と、前
記外部データ入力端子にソース及びゲートが接続しバッ
ク・ゲートが接地されドレインがプルアップトランジス
タを介して高圧電源に接続されテスト・モードを開始す
る場合には前記外部データ入力端子から通常モードより
も低いデータ電圧を入力してドレイン電圧が低レベルに
なるＰチャネルトランジスタと、前記ドレイン電圧を入
力してリセット信号で保持・復帰しテストモード設定信
号を出力するラッチ回路とを有するテスト信号発生回路
と、前記テスト・モード設定信号を入力して前記内部回
路の機能試験を可能とするテスト・モード設定回路とを
有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250860A JPH04128670A (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250860A JPH04128670A (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04128670A true JPH04128670A (ja) | 1992-04-30 |
Family
ID=17214089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250860A Pending JPH04128670A (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04128670A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133656A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor integrated circuit incorporated with test circuit |
| JPS6190066A (ja) * | 1984-10-11 | 1986-05-08 | Nec Corp | 入力回路 |
| JPS61161470A (ja) * | 1985-01-10 | 1986-07-22 | Nippon Denso Co Ltd | 半導体集積回路装置 |
-
1990
- 1990-09-20 JP JP2250860A patent/JPH04128670A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133656A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor integrated circuit incorporated with test circuit |
| JPS6190066A (ja) * | 1984-10-11 | 1986-05-08 | Nec Corp | 入力回路 |
| JPS61161470A (ja) * | 1985-01-10 | 1986-07-22 | Nippon Denso Co Ltd | 半導体集積回路装置 |
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