JPS6190066A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS6190066A JPS6190066A JP59212855A JP21285584A JPS6190066A JP S6190066 A JPS6190066 A JP S6190066A JP 59212855 A JP59212855 A JP 59212855A JP 21285584 A JP21285584 A JP 21285584A JP S6190066 A JPS6190066 A JP S6190066A
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- Japan
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- transistor
- terminal
- input
- voltage
- output
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は０ＭＯ８−ＬＳＩの入力回路に関し、特に入力
電圧の範囲により、Ｌ８Ｉｉ機能せしめる普通の入力信
号かテス）−モードの入力信号かを判断できる入力回路
に関する。
電圧の範囲により、Ｌ８Ｉｉ機能せしめる普通の入力信
号かテス）−モードの入力信号かを判断できる入力回路
に関する。
従来よｐｌ、３Ｉ’ｉ効率よくテストするために、ＬＳ
Ｉに指示信号を与えてＬＳＩの機能をテスト−モードに
して、テス）ｔ−行なうことがよく行われている。たと
えば、そのＬＳＩが１チツプ・マイクロコンビーータで
ある場合、外部より命令を入力できる命令テスト・モー
ドと、内部のＲＯＭを出力端子に出力するＲＯＭダンプ
・モードの２つのテスト・モードを指示信号により設定
できると、効率よくテストを行なうことができる。
Ｉに指示信号を与えてＬＳＩの機能をテスト−モードに
して、テス）ｔ−行なうことがよく行われている。たと
えば、そのＬＳＩが１チツプ・マイクロコンビーータで
ある場合、外部より命令を入力できる命令テスト・モー
ドと、内部のＲＯＭを出力端子に出力するＲＯＭダンプ
・モードの２つのテスト・モードを指示信号により設定
できると、効率よくテストを行なうことができる。
このテスト・モードにＬ８１’ｉ設定する方法としては
、テスト・モード設定専用端子を使い、その端子の入力
レベルによって非テスト・モードとテスト・モードを切
り換える方法と、通常は他の機能を持つ入力端子を特定
の電圧を印加することＫよシ、テスト・モードに設定す
る方法が考えられる。
、テスト・モード設定専用端子を使い、その端子の入力
レベルによって非テスト・モードとテスト・モードを切
り換える方法と、通常は他の機能を持つ入力端子を特定
の電圧を印加することＫよシ、テスト・モードに設定す
る方法が考えられる。
これら２つのテスト・モードに設定する方法を比べて見
ると、前者は回路的にはもっとも実現が容易であるが、
テスト専用端子は非テスト時には何の機能も持九ないの
で、ＬＳＩの端子数が増え、チップ・サイズ、パッケー
ジ・サイズ共大となってコスト・アップとなる。一方、
後者は端子数の増加がなく好ましいものであるが、通常
時に誤ってテスト・モードになることがあシ、安定して
ＬＳＩ本来の機能を働かせることができない。
ると、前者は回路的にはもっとも実現が容易であるが、
テスト専用端子は非テスト時には何の機能も持九ないの
で、ＬＳＩの端子数が増え、チップ・サイズ、パッケー
ジ・サイズ共大となってコスト・アップとなる。一方、
後者は端子数の増加がなく好ましいものであるが、通常
時に誤ってテスト・モードになることがあシ、安定して
ＬＳＩ本来の機能を働かせることができない。
後者の実現の方法としては従来よシ寄生ＭＯＳトランジ
スタを使った回路がよく使われている。
スタを使った回路がよく使われている。
その回路を説明する前に寄生ＭＯＳトランジスタについ
て図面を用いながら簡単に説明をしておく。
て図面を用いながら簡単に説明をしておく。
！ 第３図はＭＯＳ）う・ジ〜りの簡略化
した断面図である。図中でＰ＋はＰ型の不純物ヲ濃く添
加したシリコン領域、Ｎ−はＮ型の不純物を薄く添加し
たシリコン基板である。シリコン基板７にＰ十凰のソー
スおよびドレイン領域５．６と他の素子領域４とが隣接
している。ソースおよびドレイン領域５．６の間にはチ
ャンネル領域３を有し、その上に薄い酸化膜２を介して
配線１がゲート電極とじて配されている。
した断面図である。図中でＰ＋はＰ型の不純物ヲ濃く添
加したシリコン領域、Ｎ−はＮ型の不純物を薄く添加し
たシリコン基板である。シリコン基板７にＰ十凰のソー
スおよびドレイン領域５．６と他の素子領域４とが隣接
している。ソースおよびドレイン領域５．６の間にはチ
ャンネル領域３を有し、その上に薄い酸化膜２を介して
配線１がゲート電極とじて配されている。
ＭＯＳトランジスタの原理からゲート電極につらなる配
線１に負の電圧が８口わった場合、他の素子領域４と５
の間とソース領域５との間の基板７の表面が反転して、
これらの領域でもってＰチャンネル寄生トランジスタを
形成してしまう。この中でトランジスタを形成している
ソース、ドレイン領域５と６の間の酸化膜２は薄く形成
されており、さらにゲート・イオン注入によってＭＯＳ
トランジスタしきい値電圧ＶＴは一０６４ｖ〜−１，０
Ｖ程度と絶対値が十分小さくなる様チャンネル領域３が
調整されている。一方、トランジスタを形成したくない
場所である他の素子領域４とソース領域５との間の酸化
膜２は厚く形成されており、この寄生ＭＯ８トランジス
タのしきい値電圧ＶＴは一１０ｖ以下でちゃ、電源電圧
５ｖ程度で使用する限シ反転せず、トランジスタとして
動作することがない。ところが配線１に一１０ｖを越え
る雑音電圧が加わるとトランジスタとして動作してしま
い、これが寄生ＭＯ８トランジスタといわれるものであ
る。
線１に負の電圧が８口わった場合、他の素子領域４と５
の間とソース領域５との間の基板７の表面が反転して、
これらの領域でもってＰチャンネル寄生トランジスタを
形成してしまう。この中でトランジスタを形成している
ソース、ドレイン領域５と６の間の酸化膜２は薄く形成
されており、さらにゲート・イオン注入によってＭＯＳ
トランジスタしきい値電圧ＶＴは一０６４ｖ〜−１，０
Ｖ程度と絶対値が十分小さくなる様チャンネル領域３が
調整されている。一方、トランジスタを形成したくない
場所である他の素子領域４とソース領域５との間の酸化
膜２は厚く形成されており、この寄生ＭＯ８トランジス
タのしきい値電圧ＶＴは一１０ｖ以下でちゃ、電源電圧
５ｖ程度で使用する限シ反転せず、トランジスタとして
動作することがない。ところが配線１に一１０ｖを越え
る雑音電圧が加わるとトランジスタとして動作してしま
い、これが寄生ＭＯ８トランジスタといわれるものであ
る。
この寄生ＭＯ８トランジスタをトランジスタとして積極
的に利用して、通常モードの状態とテストモードの状態
とを切シ換えるようにした従来の入力回路の回路図を第
２図に示す。
的に利用して、通常モードの状態とテストモードの状態
とを切シ換えるようにした従来の入力回路の回路図を第
２図に示す。
入力端子８はダイオード９を介して正の電源端子１１に
接続されるとともに、Ｐ−Ｍ（ＪＳトランジスタ１４と
Ｎ−ＭＯＳトランジスタ１５のゲートに接続され、更に
配線によって寄生Ｐ−ＭＯＳトランジスタ１２のゲート
部に接続されている。
接続されるとともに、Ｐ−Ｍ（ＪＳトランジスタ１４と
Ｎ−ＭＯＳトランジスタ１５のゲートに接続され、更に
配線によって寄生Ｐ−ＭＯＳトランジスタ１２のゲート
部に接続されている。
Ｐ−ＭＯＳトランジスタ１４とＮ−ＭＯＳトランジスタ
１５とはソース・ドレイン間が電源端子１０と１１間で
直列に接続されていわゆるＣ−ＭＯＳインバータを形成
している。出力は出力配線２１から得られる。寄生Ｐ−
ＭＯ８トランジスタ１２とは直列にＮ−Ｍｏ５トランジ
スタ１３が接続されてＣ−ＭＯＳインバータを形成し、
その出力がＰ−ＭＯＳトランジスタ１６とＮ−ＭＯＳト
ランジスタ１７との０ＭＯ８インバータに入力され出力
が出力信号線２０からテストモード信号として取シ出さ
れる。寄生Ｐ−ＭＯ８トランジスタはＮ−ＭＯＳトラン
ジスタ１３のドレイン領域と正の電源１１につらなる拡
散領域との間の厚い酸化膜上に入力端子８につらなる配
線を延長することによって形成している。
１５とはソース・ドレイン間が電源端子１０と１１間で
直列に接続されていわゆるＣ−ＭＯＳインバータを形成
している。出力は出力配線２１から得られる。寄生Ｐ−
ＭＯ８トランジスタ１２とは直列にＮ−Ｍｏ５トランジ
スタ１３が接続されてＣ−ＭＯＳインバータを形成し、
その出力がＰ−ＭＯＳトランジスタ１６とＮ−ＭＯＳト
ランジスタ１７との０ＭＯ８インバータに入力され出力
が出力信号線２０からテストモード信号として取シ出さ
れる。寄生Ｐ−ＭＯ８トランジスタはＮ−ＭＯＳトラン
ジスタ１３のドレイン領域と正の電源１１につらなる拡
散領域との間の厚い酸化膜上に入力端子８につらなる配
線を延長することによって形成している。
次に、動作を説明する。まず、入力端子８に加わる入力
電圧が通常の使用条件つまり圧電圧電源１１の電圧以下
でちゃ、負電圧電源１０の電圧以上である場合、寄生Ｐ
−ＭＯ８トランジスタ１２はオフとなる。一方、Ｎ−Ｍ
ＯＳトランジスタ１３は常時オン状態であるので、Ｐ−
ＭＯＳトランジスタ１６ 、 Ｎ−ＭＯＳ トランジス
タ１７の入力はロー・レベルとな、ｊ、Ｐ−ＭＯＳ ト
ランジスタ１６はオン、Ｎ−ＭＯＳトランジスタ１７は
オフとなって出力信号線２０にはハイ・レベルの非テス
ト・モード信号を出力するこのとき、入力端子８のハイ
、ローの入力レベルはＰ−Ｍｏ８トランジスタ１４ 、
Ｎ−Ｍｏ８ トランジスタ１５によって反転し、出力
信号線２１に入力信号に応じた出力を生じ、これによっ
て、入力端子８は通常の入力端子として機能する。
電圧が通常の使用条件つまり圧電圧電源１１の電圧以下
でちゃ、負電圧電源１０の電圧以上である場合、寄生Ｐ
−ＭＯ８トランジスタ１２はオフとなる。一方、Ｎ−Ｍ
ＯＳトランジスタ１３は常時オン状態であるので、Ｐ−
ＭＯＳトランジスタ１６ 、 Ｎ−ＭＯＳ トランジス
タ１７の入力はロー・レベルとな、ｊ、Ｐ−ＭＯＳ ト
ランジスタ１６はオン、Ｎ−ＭＯＳトランジスタ１７は
オフとなって出力信号線２０にはハイ・レベルの非テス
ト・モード信号を出力するこのとき、入力端子８のハイ
、ローの入力レベルはＰ−Ｍｏ８トランジスタ１４ 、
Ｎ−Ｍｏ８ トランジスタ１５によって反転し、出力
信号線２１に入力信号に応じた出力を生じ、これによっ
て、入力端子８は通常の入力端子として機能する。
次に、入力端子８よ多負電圧通源１０に対し一５ｖ以上
、正電圧電源１１に対し一１０Ｖ以上の負電圧、すなわ
ち寄生Ｐ−ＭＯＳトランジスタのしきい値電圧ＶＴ’ｆ
−越える電圧を入力させると寄生Ｐ−ＭＯＳトランジス
タ１２はオンする。このと＠Ｎ−ＭＯ８トランジスタ１
３もオン状態にあるが寄生Ｐ −Ｍ ０８ トランジス
タ１２のオン抵抗をＮ−ＭＯＳトランジスタ１３のオン
抵抗より十分小さく設計しておけば寄生Ｐ−ＭＯ８トラ
ンジスタ１２．！：Ｎ−ＭＯ８トランジスタ１３の出力
は正電圧電源１１の電圧に近い電圧が出力され、Ｐ−Ｍ
ｏ８トランジスタ１６はオフし、Ｎ−ＭＯＳトランジス
タ１７はオンして出力信号線２０にロー・レベルのテス
ト・モード信号を出力する。
、正電圧電源１１に対し一１０Ｖ以上の負電圧、すなわ
ち寄生Ｐ−ＭＯＳトランジスタのしきい値電圧ＶＴ’ｆ
−越える電圧を入力させると寄生Ｐ−ＭＯＳトランジス
タ１２はオンする。このと＠Ｎ−ＭＯ８トランジスタ１
３もオン状態にあるが寄生Ｐ −Ｍ ０８ トランジス
タ１２のオン抵抗をＮ−ＭＯＳトランジスタ１３のオン
抵抗より十分小さく設計しておけば寄生Ｐ−ＭＯ８トラ
ンジスタ１２．！：Ｎ−ＭＯ８トランジスタ１３の出力
は正電圧電源１１の電圧に近い電圧が出力され、Ｐ−Ｍ
ｏ８トランジスタ１６はオフし、Ｎ−ＭＯＳトランジス
タ１７はオンして出力信号線２０にロー・レベルのテス
ト・モード信号を出力する。
ＬＳＩの動作電圧範囲を広く取って、弱反転によるリー
ク電流を防ぐ意味から、寄生ＭＯ８トランジスタのしき
い値電圧ｖＴの絶対値は大きい方が望ましい。しかし、
第２図の場合、寄生Ｐ−ＭＯＳトランジスタ１２のしき
い値電圧ｖＴの絶対値が入力保護ダイオード９のブレー
ク・ダウン電圧より高い場合、無理に入力保護ダイオー
ド９のブレーク・ダウン電圧以上の電圧を入力端子８に
印加することは入力保護ダイオード９を破壊させるので
不可能である。
ク電流を防ぐ意味から、寄生ＭＯ８トランジスタのしき
い値電圧ｖＴの絶対値は大きい方が望ましい。しかし、
第２図の場合、寄生Ｐ−ＭＯＳトランジスタ１２のしき
い値電圧ｖＴの絶対値が入力保護ダイオード９のブレー
ク・ダウン電圧より高い場合、無理に入力保護ダイオー
ド９のブレーク・ダウン電圧以上の電圧を入力端子８に
印加することは入力保護ダイオード９を破壊させるので
不可能である。
また、寄生Ｍｏ８ト２：ｙジスタのしきい値ｖＴをある
一定の電圧範囲内にすることはデバイスの構造、製造法
に制限を受け、それだけ製造しにくいものとなる欠点を
有する。
一定の電圧範囲内にすることはデバイスの構造、製造法
に制限を受け、それだけ製造しにくいものとなる欠点を
有する。
本発明の目的は寄生ＭＯＳト？ンジスタを使わないテス
ト入力の判定可能な入力回路を提供することにある。
ト入力の判定可能な入力回路を提供することにある。
本発明によれば、入力端子と、第１の導電型の第１のＭ
ｏ８トランジスタと、第２の導電製の第２０Ｍ０Ｓトラ
ンジスタと、第一の電源端子と、第二の電源端子とを含
み、第１のＭＯＳトランジスタのソースは入力端子に、
同ゲートは第１の電源に、同ドレインは第２のトランジ
スタのドレインに、第２のトランジスタのソースは第２
の電源に、同ゲートは第１の電源に接続され、第１およ
び第２のトランジスタのドレイン共通接続点から出力を
得る入力回路を得る。
ｏ８トランジスタと、第２の導電製の第２０Ｍ０Ｓトラ
ンジスタと、第一の電源端子と、第二の電源端子とを含
み、第１のＭＯＳトランジスタのソースは入力端子に、
同ゲートは第１の電源に、同ドレインは第２のトランジ
スタのドレインに、第２のトランジスタのソースは第２
の電源に、同ゲートは第１の電源に接続され、第１およ
び第２のトランジスタのドレイン共通接続点から出力を
得る入力回路を得る。
次に、図面を参照して本発明をよ＃）詳細に説明する。
第１図は本発明の一実施例を示す回路図である。
入力端子８は保護ダイオード９を介して正の電源端子に
接続され、かつＰ−Ｍｏ８トランジスタ１４とＮ−Ｍｏ
８トランジスタ１５とのゲートに接続されている。Ｐ−
Ｍｏ８トランジスタ１４とＮ−ＭＯＳトランジスタ１５
とはＣ−ＭＯＳインバータを構成しており、通常の入力
に対してはインバータ動作をしてその出力を出力線２１
に出力する。
接続され、かつＰ−Ｍｏ８トランジスタ１４とＮ−Ｍｏ
８トランジスタ１５とのゲートに接続されている。Ｐ−
Ｍｏ８トランジスタ１４とＮ−ＭＯＳトランジスタ１５
とはＣ−ＭＯＳインバータを構成しており、通常の入力
に対してはインバータ動作をしてその出力を出力線２１
に出力する。
入力端子８は更にＮ−Ｍｏ８トランジスタ１８のソース
に接続されている。Ｎ−ＭＯＳト９ンジスタ１８のドレ
インはＰ−ＭＯＢトランジスタ１９のドレインに接続さ
れ、このＰ−Ｍｏ８トランジスタ１９のソースが正の電
源端子１１に接続されている。Ｐ−Ｍｏ８）ジンジスタ
１９もＮ−ＭＯＳトランジスタ１８もＬＳＩ中の他のＭ
ｏ８トランジスタと同じ構成をし、同じしきい値電圧を
もつように構成されている。Ｐ−ＭＯＳトランジスタ１
９とＮ−Ｍｏ８ トランジスタ１８とのゲートは共に負
又は接地レベルの電源端子１０に接続されてお９、ドレ
イン共通接続点からテストモード信号を出力線２０に出
力する。
に接続されている。Ｎ−ＭＯＳト９ンジスタ１８のドレ
インはＰ−ＭＯＢトランジスタ１９のドレインに接続さ
れ、このＰ−Ｍｏ８トランジスタ１９のソースが正の電
源端子１１に接続されている。Ｐ−Ｍｏ８）ジンジスタ
１９もＮ−ＭＯＳトランジスタ１８もＬＳＩ中の他のＭ
ｏ８トランジスタと同じ構成をし、同じしきい値電圧を
もつように構成されている。Ｐ−ＭＯＳトランジスタ１
９とＮ−Ｍｏ８ トランジスタ１８とのゲートは共に負
又は接地レベルの電源端子１０に接続されてお９、ドレ
イン共通接続点からテストモード信号を出力線２０に出
力する。
次に、動作を説明する。
入力端子８０入力電圧が通常の使用条件つまυ正電圧電
源１１の電圧以下でかつ、負電圧電源１０の電圧以上で
ある場合、Ｎ−ＭＯＳトランジスタ１８はオフとなる。
源１１の電圧以下でかつ、負電圧電源１０の電圧以上で
ある場合、Ｎ−ＭＯＳトランジスタ１８はオフとなる。
一方、Ｐ−Ｍｏ、８トランジスタ１９は常時オン状態で
あるので、出力線２０にはハイ・レベルの非テスト・モ
ード信号を出力する。このとき、入力端子８の入力レベ
ルはＰ −ＭＯ８トランジスタｌ ４ 、 Ｎ−ＭＯ８
トランジスタ１５によって反転し、出力線２１に入力信
号に応じた信号を出力し、入力端子８は通常の入力端子
として機能する。
あるので、出力線２０にはハイ・レベルの非テスト・モ
ード信号を出力する。このとき、入力端子８の入力レベ
ルはＰ −ＭＯ８トランジスタｌ ４ 、 Ｎ−ＭＯ８
トランジスタ１５によって反転し、出力線２１に入力信
号に応じた信号を出力し、入力端子８は通常の入力端子
として機能する。
次に入力端子８から負電源１０よりＮ −ＭＯ８トラン
ジスタ１８のしきい値電圧Ｖ、以上低い電圧を入力する
と、Ｎ−ＭＯＳトランジスタ１８はオンする。このとき
、Ｎ−ＭＯ８トランジスタので入力端子８０入力電圧を
下げるにつれ、Ｎ−ＭＯＳトランジスタ１８に流れる電
流は増え、出力線２０の出力電圧レベルは除々に下がる
０入力端子８０入力電圧を十分下げると、出力線２０に
は負電圧電源１０の電圧レベルより低いテスト隼モード
信号を出力する。
ジスタ１８のしきい値電圧Ｖ、以上低い電圧を入力する
と、Ｎ−ＭＯＳトランジスタ１８はオンする。このとき
、Ｎ−ＭＯ８トランジスタので入力端子８０入力電圧を
下げるにつれ、Ｎ−ＭＯＳトランジスタ１８に流れる電
流は増え、出力線２０の出力電圧レベルは除々に下がる
０入力端子８０入力電圧を十分下げると、出力線２０に
は負電圧電源１０の電圧レベルより低いテスト隼モード
信号を出力する。
以上述べた様に、本発明によれば寄生ＭＯ８）１
ランジスタを使わなくても非テスト時には普通の
入力端子として機能し、テスト時にはテスト・モード切
換え端子として機能する様な入力回路を構成することが
できる。
ランジスタを使わなくても非テスト時には普通の
入力端子として機能し、テスト時にはテスト・モード切
換え端子として機能する様な入力回路を構成することが
できる。
なお、実施例では構成要素として第１の導電型のＭＯＳ
トランジスタをＮ型、第２の導電型のＭＯ８トランジス
タ’ｔ−Ｐ型、第１の電源を負電源。
トランジスタをＮ型、第２の導電型のＭＯ８トランジス
タ’ｔ−Ｐ型、第１の電源を負電源。
第２の電源を正電源として説明したが、第１のＭＯ８ト
ランジスタをＰ型、第２のＭＯ８トランジスタをＮ型、
第１の電源を正電源、第２の電源を負電源としても同様
の効果が得られることは言うまでもない。
ランジスタをＰ型、第２のＭＯ８トランジスタをＮ型、
第１の電源を正電源、第２の電源を負電源としても同様
の効果が得られることは言うまでもない。
第１図は本発明の一実施例を示す回路図、第２図は従来
の入力回路金示す回路図、第３図は一般のＭＯ８集積回
路の構造を示す部分断面図である。 １・・・・・・配線、２・・・・・・酸化膜、３・・・
・・・チャンネル領域、４・・・・・・他の素子領域、
５，６・・・・・・ソース。 ドレイン領域、７・・・・・・シリコン基板、８・・・
・・・入力端子、９・・・・・入力保護ダイオード、１
０・・・・・・負の電源端子、１１・・・・・・正の電
源端子、１２・・・・・・寄生ＭＯ８トランジスタ、１
３，１５，１７．１８・・・・・・Ｎ−ＭＯ８トランジ
スタ、１４，１６，１９・・・・・・Ｐ−ＭＯ８トラン
ジスタ、２０．２１・・・・・・出力線。 第 ３ 図
の入力回路金示す回路図、第３図は一般のＭＯ８集積回
路の構造を示す部分断面図である。 １・・・・・・配線、２・・・・・・酸化膜、３・・・
・・・チャンネル領域、４・・・・・・他の素子領域、
５，６・・・・・・ソース。 ドレイン領域、７・・・・・・シリコン基板、８・・・
・・・入力端子、９・・・・・入力保護ダイオード、１
０・・・・・・負の電源端子、１１・・・・・・正の電
源端子、１２・・・・・・寄生ＭＯ８トランジスタ、１
３，１５，１７．１８・・・・・・Ｎ−ＭＯ８トランジ
スタ、１４，１６，１９・・・・・・Ｐ−ＭＯ８トラン
ジスタ、２０．２１・・・・・・出力線。 第 ３ 図
Claims (1)
- 入力端子と、第１の導電型の第１のＭＯＳトランジスタ
と、第２の導電量の第２のＭＯＳトランジスタと、第１
の電源端子と第２の電源端子とを含み、前記第１のＭＯ
Ｓトランジスタのソースは前記入力端子に、該第１のＭ
ＯＳトランジスタのゲートは前記第１の電源端子に、該
第１のＭＯＳトランジスタのドレインは前記第２のＭＯ
Ｓトランジスタのドレインに、該第２のＭＯＳトランジ
スタのソースは前記第２の電源端子に、該第２のＭＯＳ
トランジスタのゲートは前記第１の電源端子にそれぞれ
接続され、前記第１および第２のＭＯＳトランジスタの
ドレイン共通接続点を出力導出部としたことを特徴とす
る入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212855A JPS6190066A (ja) | 1984-10-11 | 1984-10-11 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212855A JPS6190066A (ja) | 1984-10-11 | 1984-10-11 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190066A true JPS6190066A (ja) | 1986-05-08 |
| JPH0462350B2 JPH0462350B2 (ja) | 1992-10-06 |
Family
ID=16629427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59212855A Granted JPS6190066A (ja) | 1984-10-11 | 1984-10-11 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190066A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04128670A (ja) * | 1990-09-20 | 1992-04-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1984
- 1984-10-11 JP JP59212855A patent/JPS6190066A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04128670A (ja) * | 1990-09-20 | 1992-04-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0462350B2 (ja) | 1992-10-06 |
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