JPH07181230A - 半導体装置 - Google Patents

半導体装置

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JPH07181230A
JPH07181230A JP5327632A JP32763293A JPH07181230A JP H07181230 A JPH07181230 A JP H07181230A JP 5327632 A JP5327632 A JP 5327632A JP 32763293 A JP32763293 A JP 32763293A JP H07181230 A JPH07181230 A JP H07181230A
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power supply
supply terminal
terminal
circuit
potential
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JP5327632A
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Kazuhiko Okawa
和彦 大川
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Seiko Epson Corp
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Abstract

(57)【要約】 【目的】多電源系を有する半導体装置に於て、出力バッ
ファ回路の状態設定およびプルアップ、プルダウントラ
ンジスタの切り放しを容易に行う。 【構成】複数の電源系が互いに分離された半導体装置に
於て、出力回路と出力回路を駆動する回路の電源系を分
け、状態設定用トランジスタを付加する。また、入力回
路においては、入力バッファの電源系とは異なる電源系
にプルアップ、プルダウントランジスタのソ−ス電極、
ゲ−ト電極を接続する。 【効果】電源電位を変更することのみで容易に出力バッ
ファ回路の状態設定が可能となる。複雑なテストパタ−
ンを必要とせず、かつ、状態設定用の信号入力端子を増
加させる必要もなく、容易に出力バッファ回路の能力試
験を行うことができる。さらに入力回路においても、わ
ずかなトランジスタを付加するのみで、入力リ−クの測
定が可能となり、テスト端子の増加を招くこともない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
多電源対応が可能な半導体装置のテスト回路およびテス
ト方法に関する。
【０００２】
【従来の技術】従来の出力バッファ回路は出力インバ−
タあるいはバッファ論理の回路に出力バッファ駆動回路
としての役割を果たすインバ−タあるいはバッファ回路
が接続された構成となっていた。出力バッファ回路がこ
のような構成となっている場合には、出力バッファ回路
のドライブ能力試験を行なうため、入力端子から複雑な
テスト信号を入力することによって、出力バッファ回路
の状態設定を行なう必要があった。そのため、１つの出
力端子の状態設定を行なうためには、非常に多くのテス
トパタ−ンが必要となり、試験時間が長くなる等の欠点
があった。
【０００３】そこでこの出力バッファ回路の状態設定を
容易化するために、特開昭６２−２６５５８１に開示さ
れるごとく、図８に示す様に、内部論理回路からの信号
とテスト信号とを切り替えるセレクタを挿入し、外部か
ら出力インバ−タの状態設定を行うテスト信号とテスト
モ−ド切り替え信号をセレクタに与えることで、出力バ
ッファ回路の論理切り替えを内部論理に関係なく行なっ
ていた。
【０００４】また、入力バッファ回路では、図９に示す
様に、入力端子を高電位（以下、Ｖｄｄ）、あるいは基
板電位（以下、Ｖｓｓ）に固定するために、プルアップ
トランジスタ９０３、プルダウントランジスタ９０４を
入力端子とＶｄｄあるいはＶｓｓ間に接続し、プルアッ
プあるいはプルダウントランジスタのゲ−ト端子はそれ
ぞれＶｓｓ、Ｖｄｄ電位に固定されていた。しかしこの
ような状態では、入力端子とＶｄｄ間、あるいは入力端
子とＶｓｓ間のリ−ク電流（以下、入力リ−ク電流）を
測定を試みた場合、入力端子にプルアップトランジスタ
が接続されていれば、入力端子にＶｓｓ電位を与える
と、入力端子とＶｄｄ電源間にプルアップトランジスタ
のオン抵抗を介した電流が流れるためリ−ク電流として
の電流値を測定することができないという問題が発生す
る。逆に入力端子にプルダウントランジスタが接続され
てれば、入力端子にＶｄｄ電位を与えた場合、Ｖｓｓ電
源と入力端子間にプルダウントランジスタのオン抵抗を
介した電流が流れてしまい、やはり入力リ−クを測定す
ることができない。
【０００５】そこでこの様な問題を解決するために図１
０に示す様に、従来の入力、出力、入出力端子に加え、
テスト端子１００１を新たに追加し、プルアップ、プル
ダウントランジスタのゲ−ト端子をそれぞれテスト入力
信号配線、反転テスト入力信号配線に接続することによ
って、必要に応じてプルアップ、プルダウントランジス
タをオフ状態とし、入力リ−クテストを行なうことが可
能となる様にしていた。
【０００６】
【発明が解決しようとする課題】通常、半導体装置はウ
エハ−状態での製造工程終了後およびプラスチックパッ
ケ−ジ等に実装された後には半導体装置が設計者の希望
した論理をなす事を確認する機能テスト、希望した動作
速度が得られていることを確認するＡＣテスト、出力バ
ッファ回路が希望した駆動能力を有するか、入力・出力
端子のオフ状態でのリ−クがないかなどのＤＣテスト等
が行われる。
【０００７】これらのテストを行なう際の所要時間の短
縮あるいは状態設定の容易化等をはかるために出力バッ
ファ回路の能力試験では特開昭６２−２６５５８１に示
されるごとく出力バッファ回路の状態設定を行なうため
にテスト信号入力端子およびテストモ−ド切り替え信号
入力端子を設けていた。また入力回路では、入力端子状
態を固定とするために入力端子に接続された、プルアッ
プ、プルダウントランジスタを制御するためのテスト状
態設定信号入力端子を設け、入力リ−クの測定を可能と
していた。
【０００８】しかしこの様にテスト信号入力端子、テス
トモ−ド切り替え信号入力端子、テスト状態設定信号入
力回路等のテスト専用端子を必要とするテスト回路で
は、入出力端子数の増大を招く。さらに出力回路におい
ては、各出力セルごとにセレクタ−を配置する必要があ
り、出力セル面積が増加してしまうという欠点があっ
た。
【０００９】そこで本発明はこのような問題を解決する
ものであり、その目的とするところは、集積度の低下お
よび入出力端子数の増大を招くことなく出力バッファ回
路および、入力端子のＤＣテスト時間を短縮せしめるも
のである。
【００１０】
【課題を解決するための手段】本発明による半導体装置
は、第１の電源端子と第２の電源端子との間に接続され
た出力バッファ回路と、前記出力バッファ回路の入力端
子に論理信号を与える第３の電源端子と第４の電源端子
との間に接続された出力バッファ駆動回路を同一半導体
基板上に形成した半導体装置において、前記第３の電源
端子と前記出力バッファ回路の前記入力端子との間に挿
入接続され、かつゲ−ト端子に前記第１の電源端子の電
位が与えられる第１導電型の第１のトランジスタと、前
記出力バッファ駆動回路と前記第４の電源端子との間に
挿入接続され、かつゲ−ト端子に前記第１の電源端子の
電位が与えられる第２導電型の第２のトランジスタと、
前記第１の電源端子と第２の電源端子との間に接続され
その入力端子に前記第３の電源端子の電位が与えられる
反転回路と、第４の電源端子と前記出力バッファ回路の
前記入力端子との間に挿入接続され、かつゲ−ト端子に
前記反転回路の出力電位が与えられる前記第２導電型の
第３のトランジスタとを有し、前記第１、第２、第３、
第４の電源端子間は電気的に分離されていることを特徴
とする。
【００１１】さらに、第１の電源端子と第２の電源端子
との間に接続された出力バッファ回路と、前記出力バッ
ファ回路の入力端子に論理信号を与える第３の電源端子
と第４の電源端子との間に接続された出力バッファ駆動
回路を同一絶縁基板上に形成した半導体装置において、
前記第３の電源端子と前記出力バッファ回路の前記入力
端子との間に挿入接続され、かつゲ−ト端子に前記第１
の電源端子の電位が与えられる第１導電型の第１のトラ
ンジスタと、前記第４の電源端子と前記出力バッファ回
路の前記入力端子との間に挿入接続され、かつゲ−ト端
子に前記第２の電源端子の電位が与えられる第２導電型
の第２のトランジスタと、前記出力バッファ駆動回路と
前記第３の電源端子との間に挿入接続され、かつゲ−ト
端子に前記第２の電源端子の電位が与えられる第１導電
型の第３のトランジスタと、前記出力バッファ駆動回路
と前記第４の電源端子との間に挿入接続され、かつゲ−
ト端子に前記第１の電源端子の電位が与えられる第２導
電型の第４のトランジスタとを有し、前記第１、第２、
第３、第４の電源端子間は前記半導体装置内部に於て電
気的に分離されていることを特徴とする。
【００１２】また、第１の電源端子と第２の電源端子と
の間に接続された入力バッファ回路を、第２の電源端子
の電位を基板電位とする半導体基板上に形成した半導体
装置において、前記入力バッファ回路の入力端子と第２
の電源端子の間に挿入接続され、かつゲ−ト端子に第３
の電源端子の電位が与えられる第１導電型のトランジス
タを有し、前記第１、第２、第３の電源端子は前記半導
体装置内部に於て電気的に分離されていることを特徴と
する。
【００１３】同様に、第１の電源端子と第２の電源端子
との間に接続された入力バッファ回路を、第２の電源端
子の電位を基板電位とする半導体基板上に形成した半導
体装置において、前記第１の電源端子と第２の電源端子
との間に接続されその入力端子が第３の電源端子に接続
された反転回路と、前記第１の電源端子と前記入力バッ
ファ回路の入力端子との間に挿入接続され、かつゲ−ト
端子に前記反転回路の出力電位が与えられる第１導電型
のトランジスタとを有し、前記第１、第２、第３の電源
端子は前記半導体装置内で電気的に分離されていること
を特徴とする。
【００１４】さらに、第１の電源端子と第２の電源端子
との間に接続された入力バッファ回路を、絶縁基板上に
形成した半導体装置において、前記入力バッファ回路の
入力端子と第２の電源端子の間に挿入接続され、かつゲ
−ト端子に第３の電源端子の電位が与えられる第１導電
型のトランジスタを有し、前記第１、第２、第３の電源
端子は前記半導体装置内部において電気的に分離されて
いることを特徴とする。
【００１５】
【実施例】以下本発明における実施例を図１から図７を
用いて説明する。
【００１６】図１は本発明による半導体装置の全体の回
路構成および電源系を表すブロック図である。図１
（ａ）は全体の回路構成を示しており、装置外部からの
信号を受け、論理レベルの変更等を行い、内部論理回路
に伝達する入力回路部と、入出力回路からの信号の処理
を行う内部論理回路部と、内部論理回路部からの信号を
装置外部に伝達するための出力回路部から構成されてい
る。
【００１７】図１（ｂ）は半導体基板上において、各回
路ごとに与えられる電源電位別にブロック化した図であ
る。この半導体装置では、出力回路部をドライバ部と出
力バッファ駆動回路部に分離し、各々に与える電源電位
（Ｖｄｄ電位）、接地電位（Ｖｓｓ電位）の電源系が異
なり、同様に入力回路についても２つの電源系により動
作している場合を示している。
【００１８】ここではＶｄｄ電位、Ｖｓｓ電位ともに２
つの電源系に分離されているが、基板は、半導体基板で
あるため、Ｖｄｄ電位あるいはＶｓｓ電位のどちらか一
方は共通の電位となる。
【００１９】図２（ａ）は、本発明による半導体装置の
出力バッファ回路部および出力バッファ駆動回路部の一
実施例のトランジスタレベルでの回路図であり、内部論
理回路部からの出力信号は信号線２０６によって出力バ
ッファ駆動回路を形成するＰチャネル型トランジスタ２
０４およびＮチャネル型トランジスタ２０５のゲ−ト電
極に接続されている。２０４および２０５のドレイン電
極は短絡され、出力インバ−タを形成するＰチャネル型
トランジスタ２０２およびＮチャネル型トランジスタ２
０３のゲ−ト電極に接続されている。これらのドレイン
電極についても出力バッファ駆動回路と同様に短絡さ
れ、装置外部に接続されるボンディングパッド２０１に
接続されて、出力バッファ駆動回路と出力バッファ回路
を併せてバッファ論理を成している。
【００２０】出力バッファ回路のＰチャネル型トランジ
スタ２０２のソ−ス電極は第１の電源電位を供給するＶ
ｄｄ１に接続され、出力バッファ回路のＮチャネル型ト
ランジスタ２０３のソ−ス電極は第１の接地電位を供給
するＶｓｓ１に接続されている。同様に出力バッファ駆
動回路のＰチャネル型トランジスタ２０４のソ−ス電極
は第２の電源電位を供給するＶｄｄ２に接続され、Ｎチ
ャネル型トランジスタ２０５のソ−ス電極は、第２の接
地電位を供給するＶｓｓ２にソ−ス電極を接続されたＮ
チャネル型トランジスタ２０７のドレイン電極に接続さ
れている。
【００２１】さらに出力バッファ駆動回路の出力ノ−ド
２１１にはソ−ス電極をＶｓｓ２に接続したＮチャネル
型トランジスタ２０８および同じくソ−ス電極をＶｄｄ
２に接続したＰチャネル型トランジスタ２０９のドレイ
ン電極が接続されている。このとき、Ｎチャネル型トラ
ンジスタ２０７およびＰチャネル型トランジスタ２０９
のゲ−ト電極はＶｄｄ１へ、Ｎチャネル型トランジスタ
２０８のゲ−ト電極は、入力端子をＶｄｄ２へ接続さ
れ、電源電位をＶｄｄ１およびＶｓｓ１とする反転論理
回路２１３の出力端子に接続されている。
【００２２】このとき各々の接地電位は、トランジスタ
等が形成される基板が図２（ｂ）に示すようにＰ型半導
体基板の場合、Ｖｓｓ１とＶｓｓ２は半導体基板を介し
て等電位となっているため、実質的にはＶｓｓ１＝Ｖｓ
ｓ２となっている。したがってここではＶｓｓ１とＶｓ
ｓ２は分離して表わされているが、特に分離しなくとも
よい。以後の説明においては簡略下のためＶｓｓ１＝Ｖ
ｓｓ２＝Ｖｓｓとする。
【００２３】Ｖｄｄ１、Ｖｄｄ２各電源電位がソ−ス電
極に供給されるトランジスタが形成されるＰウエル領域
は、互いに接することなくＮウエル領域によって分離さ
れている。通常、論理回路部と入出力回路部の電源電位
が異なるような場合は、内部回路部と入力回路部、出力
回路部は必要に応じて電源系およびその電源が供給され
る回路を構成するウエルは分離される。また、単一電源
で動作する場合についても、出力バッファ部の動作ノイ
ズが論理回路部に伝播することを避けるために、出力バ
ッファ部の電源系及びウエルは、装置内部に於て分離さ
れる。
【００２４】この様な回路構成において、Ｖｄｄ１とＶ
ｄｄ２を等電位として使用した場合には、Ｎチャネル型
トランジスタ２０７はオン状態、Ｎチャネル型トランジ
スタ２０８およびＰチャネル型トランジスタ２０９はオ
フ状態となり、通常の出力バッファ回路となんら変わり
はない。
【００２５】しかし、Ｖｄｄ２なる電源電位をＶｓｓと
共通電位とした場合には、出力バッファ駆動回路の入力
端子２０６がどの様な電位であろうとも、反転論理回路
の出力端子２１２の電位がＶｄｄ１の電位となりＮチャ
ネル型トランジスタ２０８がオン状態となって出力バッ
ファ回路の入力端子２１１の電位はＶｓｓと等しい電位
となり、出力バッファ回路はＰチャネル型トランジスタ
２０２がオン状態、Ｎチャネル型トランジスタ２０３が
オフ状態となり、出力バッファ回路のＰチャネル型トラ
ンジスタのＤＣ試験が可能な状態となる。
【００２６】これとは逆に、Ｖｄｄ１をＶｓｓと等電位
とした場合には、出力バッファ駆動回路の入力端子２０
６がどの様な電位であろうとも、出力バッファ駆動回路
内のＮチャネル型トランジスタ２０７がオフ状態とな
り、かつＰチャネル型トランジスタ２０９がオン状態と
なることから、出力バッファ回路の入力端子２１１の電
位がＶｄｄ２と等しくなる。これによって出力バッファ
回路のＮチャネル型トランジスタ２０３がオン状態とな
り、ＤＣ試験が可能な状態となる。
【００２７】図３は、本発明の半導体装置がＮ型半導体
基板上に形成されている場合の実施例である。
【００２８】図３（ａ）は、本発明による半導体装置の
出力バッファ回路部および出力バッファ駆動回路部の一
実施例のトランジスタレベルでの回路図であり、内部論
理回路部からの出力信号は信号線２０６によって出力バ
ッファ駆動回路を形成するＰチャネル型トランジスタ２
０４およびＮチャネル型トランジスタ２０５のゲ−ト電
極に接続されている。２０４および２０５のドレイン電
極は短絡され、出力インバ−タを形成するＰチャネル型
トランジスタ２０２およびＮチャネル型トランジスタ２
０３のゲ−ト電極に接続されている。これらのドレイン
電極についても出力バッファ駆動回路と同様に短絡さ
れ、装置外部に接続されるボンディングパッド２０１に
接続されて、出力バッファ駆動回路と出力バッファ回路
を併せてバッファ論理を成している。
【００２９】出力バッファ回路のＰチャネル型トランジ
スタ２０２のソ−ス電極はＶｄｄ１に接続され、出力バ
ッファ回路のＮチャネル型トランジスタ２０３のソ−ス
電極は接続されている。同様に出力バッファ駆動回路の
Ｎチャネル型トランジスタ２０５のソ−ス電極はＶｓｓ
２に接続され、Ｐチャネル型トランジスタ２０４のソ−
ス電極は、Ｖｄｄ２にソ−ス電極を接続されたＰチャネ
ル型トランジスタ３０１のドレイン電極に接続されてい
る。
【００３０】さらに出力バッファ駆動回路の出力ノ−ド
２１１にはソ−ス電極をＶｓｓ２に接続したＮチャネル
型トランジスタ３０３および同じくソ−ス電極をＶｄｄ
２に接続したＰチャネル型トランジスタ３０２のドレイ
ン電極が接続されている。このとき、Ｐチャネル型トラ
ンジスタ３０１およびＮチャネル型トランジスタ３０３
のゲ−ト電極はＶｓｓ１へ、Ｐチャネル型トランジスタ
３０２のゲ−ト電極は、入力端子をＶｓｓ２へ接続さ
れ、電源電位をＶｄｄ１およびＶｓｓ１とする反転論理
回路２１３の出力端子に接続されている。
【００３１】このとき各々の接地電位は、トランジスタ
等が形成される基板が図３（ｂ）に示すようにＮ型半導
体基板の場合、Ｖｄｄ１とＶｄｄ２は半導体基板を介し
て等電位となっているため、実質的にはＶｄｄ１＝Ｖｄ
ｄ２となっている。したがってここではＶｄｄ１とＶｄ
ｄ２は分離して表わされているが、特に分離しなくとも
よい。以後の説明においては簡略下のためＶｄｄ１＝Ｖ
ｄｄ２＝Ｖｄｄとする。
【００３２】この様な回路構成において、Ｖｓｓ１とＶ
ｓｓ２を等電位として使用した場合には、Ｎチャネル型
トランジスタ２０７はオン状態、Ｎチャネル型トランジ
スタ２０８およびＰチャネル型トランジスタ２０９はオ
フ状態となり、通常の出力バッファ回路となんら変わり
はない。
【００３３】しかし、Ｖｓｓ２なる電源電位をＶｄｄと
共通電位とした場合には、出力バッファ駆動回路の入力
端子２０６がどの様な電位であろうとも、反転論理回路
の出力端子２１２の電位がＶｄｄ１の電位となり、Ｎチ
ャネル型トランジスタ３０２がオン状態となって出力バ
ッファ回路の入力端子２１１の電位はＶｓｓと等しい電
位となり、出力バッファ回路はＰチャネル型トランジス
タ２０２がオン状態、Ｎチャネル型トランジスタ２０３
がオフ状態となり、出力バッファ回路のＰチャネル型ト
ランジスタのＤＣ試験が可能な状態となる。
【００３４】これとは逆に、Ｖｓｓ１をＶｄｄと等電位
とした場合には、出力バッファ駆動回路の入力端子２０
６がどの様な電位であろうとも、出力バッファ駆動回路
内のＰチャネル型トランジスタ３０１がオフ状態とな
り、かつＮチャネル型トランジスタ３０３がオン状態と
なることから、出力バッファ回路の入力端子２１１の電
位がＶｄｄ２と等しくなる。これによって出力バッファ
回路のＮチャネル型トランジスタ２０３がオン状態とな
り、ＤＣ試験が可能な状態となる。
【００３５】さらに図４に示すように、基板が半導体基
板ではなくサファイア等の絶縁性の高い材質の場合は、
各ウエルは電気的に完全に分離することが可能となる。
【００３６】このとき図４（ａ）に示す様に、出力バッ
ファ駆動回路は内部論理回路部からの出力信号２０６を
ゲ−ト入力とするＰチャネル型トランジスタ２０４およ
びＮチャネル型トランジスタ２０５のドレイン電極は短
絡され、出力回路の入力端子に接続されている。Ｐチャ
ネル型トランジスタ２０４のソ−ス電極は、ソ−ス電極
をＶｄｄ２に接続されたＰチャネル型トランジスタ４０
１のドレイン電極に接続され、同様にＮチャネル型トラ
ンジスタ２０５のソ−ス電極はソ−ス電極をＶｓｓ２に
接続されたＮチャネル型トランジスタ４０２のドレイン
電極に接続されている。
【００３７】また、出力バッファ駆動回路の出力ノ−ド
２１１には、ソ−ス電極をそれぞれＶｄｄ２、Ｖｓｓ２
に接続されたＰチャネル型トランジスタ４０３およびＮ
チャネル型トランジスタ４０４のドレイン電極が接続さ
れている。
【００３８】このとき、Ｐチャネル型トランジスタ４０
１およびＮチャネル型トランジスタ４０４のゲ−ト電極
はＶｓｓ２に、Ｎチャネル型トランジスタ４０２および
Ｐチャネル型トランジスタ４０３のゲ−ト電極はＶｄｄ
２にそれぞれ接続される構成となる。
【００３９】この様な回路構成において、Ｖｄｄ１とＶ
ｄｄ２、Ｖｓｓ１とＶｓｓ２とをそれぞれ等電位として
使用した場合には、出力バッファ駆動回路内の４０１お
よび４０２のトランジスタはオン状態、Ｐチャネル型ト
ランジスタ４０３およびＰチャネル型トランジスタ４０
４はオフ状態となり、通常の出力バッファ回路となんら
変わりはない。
【００４０】しかし、Ｖｄｄ１をＶｓｓ１に等しい電位
とすると、出力バッファ駆動回路の入力端子２０６の信
号に関わらず、ＰＮチャネル型トランジスタ４０３がオ
ン状態となるため、出力バッファのＮチャネル型トラン
ジスタ２０３がオン状態となり、ＤＣ測定が可能な状態
に設定される。
【００４１】同様に、Ｖｓｓ１をＶｄｄ１に等しい電位
とすると、出力バッファ駆動回路の入力端子２０６の信
号に関わらず、Ｎチャネル型トランジスタ４０４がオン
状態となるため、出力バッファ回路のＰチャネル型トラ
ンジスタ２０２がオン状態となり、Ｐチャネルトランジ
スタが設計通りの電流を流すことができるかどうかを測
定可能な状態に設定される。
【００４２】図５は本発明による入力回路のトランジス
タレベルの回路図である。図５（ａ）はプルダウン付
き、図５（ｂ）はプルアップ付きの入力回路がともにＮ
型半導体基板上に形成された場合である。このとき、Ｖ
ｓｓ１とＶｓｓ２は基板を介して等電位となりＶｓｓ１
＝Ｖｓｓ２＝Ｖｓｓとなる。
【００４３】プルダウン付きの入力回路には、ボンディ
ングパッド５０１から初段入力反転回路５０６の入力端
子に至る経路５０２に、ゲ−ト電極をＶｄｄ１、ソ−ス
電極をＶｓｓ１に接続したプルダウントランジスタ５０
７が接続されている。
【００４４】この回路において、Ｖｄｄ１の電位をＶｓ
ｓに等しくすると、プルダウントランジスタ５０７がオ
フ状態となり、入力セルのリ−ク測定が可能な状態とな
る。
【００４５】同様にプルアップ付きの入力回路には、ボ
ンディングパッド５０１から初段入力反転回路５０６の
入力端子に至る経路５０２に、ソ−ス電極をＶｄｄ１、
ゲ−ト電極を入力端子をＶｄｄ１に接続した反転論理回
路５０９の出力端子に接続したプルアップトランジスタ
５０８が接続されている。
【００４６】この回路において、Ｖｄｄ１の電位をＶｓ
ｓに等しくすると、プルアップトランジスタ５０８がオ
フ状態となり、入力セルのリ−ク測定が可能な状態とな
る。
【００４７】図６は図５と同様の入力回路をＰ型半導体
基板上に形成した場合の回路図である。この場合はＶｄ
ｄ１＝Ｖｄｄ２＝Ｖｄｄとなり、Ｖｓｓ１の電位をＶｄ
ｄと等しくすることでプルアップ・プルダウントランジ
スタがオフ状態となり、入力リ−クが測定が可能な状態
となる。
【００４８】さらに図７は上述の入力回路が絶縁基板上
に形成された場合の回路図であり、図７（ａ）プルアッ
プ付き、図７（ｂ）プルダウン付きともに、入力端子の
電位を固定するためのトランジスタ７０１、７０２のゲ
−ト電極は入力バッファ回路に使用されている電源とは
異なる電源配線に接続されており、プルアップ付きの場
合にはＶｓｓ１の電位をＶｄｄ１と等しく、プルダウン
付きの場合にはＶｄｄ１の電位をＶｓｓ１と等しくする
ことによって、同様にプルアップ・プルダウントランジ
スタがオフ状態となり入力リ−ク電流の測定が可能とな
る。
【００４９】
【発明の効果】以上に示したように本発明によれば、電
源系が複数に分離されている半導体装置において、出力
バッファ回路を構成するトランジスタ群に供給される電
源と出力バッファ駆動回路を構成するトランジスタ群に
供給される電源とを装置内部で分離し、出力トランジス
タの状態設定用トランジスタを数個付加するのみで、テ
スト端子は一切不要であり、電源電位を変更することの
みで容易に出力バッファ回路の状態設定が可能となる。
これによって、出力バッファ回路の能力試験をテスタ等
で行う場合、複雑なテストパタ−ンを必要とせず、か
つ、状態設定用の信号入力端子を増加させる必要もな
く、容易に出力バッファ回路の試験を行うことができ
る。また、本発明によるテスト回路はゲ−ト電位を固定
するためのみを目的とするため、その面積は非常に小さ
くなり、チップ面積には影響しない。
【００５０】さらに入力回路においても、わずかなトラ
ンジスタを付加するのみで、入力リ−クの測定が可能と
なり、テスト端子の増加を招くこともない。
【図面の簡単な説明】
【図１】本発明による半導体装置の回路構成および電源
系を示す図である。
【図２】本発明による出力回路の１つめの実施例のテス
ト回路の回路図とその断面図である。
【図３】本発明による出力回路の２つめの実施例のテス
ト回路の回路図とその断面図である。
【図４】本発明による出力回路の３つめの実施例のテス
ト回路の回路図とその断面図である。
【図５】本発明による入力回路の１つめの実施例のテス
ト回路の回路図である。
【図６】本発明による入力回路の２つめの実施例のテス
ト回路の回路図である。
【図７】本発明による入力回路の３つめの実施例のテス
ト回路の回路図である。
【図８】従来のテスト回路付きの出力回路の回路図であ
る。
【図９】従来のプルアップ、プルダウン付き入力回路の
回路図である。
【図１０】従来のプルアップ、プルダウン付き入力回路
のテスト回路の回路図である。
【符号の説明】
２０１：ボンディングパッド ２０２：出力バッファ回路を構成するＰチャネル型トラ
ンジスタ ２０３：出力バッファ回路を構成するＮチャネル型トラ
ンジスタ ２０４：出力バッファ駆動回路を構成するＰチャネル型
トランジスタ ２０５：出力バッファ駆動回路を構成するＮチャネル型
トランジスタ ２０６：内部論理回路からの信号配線 ２０７：出力バッファ駆動回路の出力コントロ−ル用Ｎ
チャネル型トランジスタ ２０８：出力バッファ回路の状態設定用Ｎチャネル型ト
ランジスタ ２０９：出力バッファ回路の状態設定用Ｐチャネル型ト
ランジスタ ２１０：出力バッファ回路の状態設定用トランジスタの
ゲ−ト電極に電位を与える信号配線 ２１１：出力バッファ駆動回路の出力を出力バッファ回
路に伝達する信号配線 ２１２：出力バッファ回路の状態設定用トランジスタの
ゲ−ト電極に電位を与える信号配線 ２１３：反転論理回路 ２１４：ＭＩＳＦＥＴのゲ−ト電極 ２１５：ＭＩＳＦＥＴのドレイン領域 ２１６：ストッパ−領域 ２１７：ＭＩＳＦＥＴのソ−ス領域 ３０１：出力バッファ駆動回路の出力コントロ−ル用Ｐ
チャネル型トランジスタ ３０２：出力バッファ回路の状態設定用Ｐチャネル型ト
ランジスタ ３０３：出力バッファ回路の状態設定用Ｎチャネル型ト
ランジスタ ４０１：出力バッファ駆動回路の出力コントロ−ル用Ｐ
チャネル型トランジスタ ４０２：出力バッファ駆動回路の出力コントロ−ル用Ｎ
チャネル型トランジスタ ４０３：出力バッファ回路の状態設定用Ｐチャネル型ト
ランジスタ ４０４：出力バッファ回路の状態設定用Ｎチャネル型ト
ランジスタ ４０５：出力バッファ回路の状態設定用トランジスタの
ゲ−ト電極に電位を与える信号配線 ４０６：出力バッファ回路の状態設定用トランジスタの
ゲ−ト電極に電位を与える信号配線 ５０１：ボンディングパッド ５０２：ボンディングパッドと入力バッファ回路を接続
する信号配線 ５０３：入力バッファ回路を構成するＰチャネル型トラ
ンジスタ ５０５：入力バッファ回路を構成するＮチャネル型トラ
ンジスタ ５０６：内部論理回路への信号配線 ５０７：プルダウントランジスタ ５０８：プルアップトランジスタ ５０９：反転論理回路 ６０１：プルアップトランジスタ ６０２：プルアップトランジスタのゲ−ト電極を電源に
接続する配線 ６０３：プルダウントランジスタ ６０４：反転論理回路 ６０５：反転論理回路の入力端子を電源に接続する配線 ７０１：プルアップトランジスタ ７０２：プルダウントランジスタ ９０１：ボンディングパッド ９０２：入力セル初段反転回路 ９０３：プルアップトランジスタ ９０４：プルダウントランジスタ １００１：テスト信号入力端子 １００２：プルアップトランジスタの制御信号配線 １００３：プルダウントランジスタの制御信号配線

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１の電源端子と第２の電源端子との間
    に接続された出力バッファ回路と、前記出力バッファ回
    路の入力端子に論理信号を与える第３の電源端子と第４
    の電源端子との間に接続された出力バッファ駆動回路を
    同一半導体基板上に形成した半導体装置において、 前記第３の電源端子と前記出力バッファ回路の前記入力
    端子との間に挿入接続され、かつゲ−ト端子に前記第１
    の電源端子の電位が与えられる第１導電型の第１のトラ
    ンジスタと、前記出力バッファ駆動回路と前記第４の電
    源端子との間に挿入接続され、かつゲ−ト端子に前記第
    １の電源端子の電位が与えられる第２導電型の第２のト
    ランジスタと、前記第１の電源端子と第２の電源端子と
    の間に接続されその入力端子に前記第３の電源端子の電
    位が与えられる反転回路と、第４の電源端子と前記出力
    バッファ回路の前記入力端子との間に挿入接続され、か
    つゲ−ト端子に前記反転回路の出力電位が与えられる前
    記第２導電型の第３のトランジスタとを有し、 前記第１、第２、第３、第４の電源端子間は電気的に分
    離されていることを特徴とする半導体装置。
  2. 【請求項２】 請求項第１項記載の半導体装置におい
    て、前記第１の電源端子と前記第３の電源端子に供給さ
    れる電位は等しいことを特徴とする半導体装置。
  3. 【請求項３】 請求項第１項記載の半導体装置におい
    て、前記第２の電源端子と前記第４の電源端子に供給さ
    れる電位は等しいことを特徴とする半導体装置。
  4. 【請求項４】 請求項第１項記載の半導体装置におい
    て、前記第１の電源端子と前記第３の電源端子に供給さ
    れる電位は等しく、かつ前記第２の電源端子と前記第４
    の電源端子に供給される電位は等しいことを特徴とする
    半導体装置。
  5. 【請求項５】 第１の電源端子と第２の電源端子との間
    に接続された出力バッファ回路と、前記出力バッファ回
    路の入力端子に論理信号を与える第３の電源端子と第４
    の電源端子との間に接続された出力バッファ駆動回路を
    同一絶縁基板上に形成した半導体装置において、 前記第３の電源端子と前記出力バッファ回路の前記入力
    端子との間に挿入接続され、かつゲ−ト端子に前記第１
    の電源端子の電位が与えられる第１導電型の第１のトラ
    ンジスタと、 前記第４の電源端子と前記出力バッファ回路の前記入力
    端子との間に挿入接続され、かつゲ−ト端子に前記第２
    の電源端子の電位が与えられる第２導電型の第２のトラ
    ンジスタと、 前記出力バッファ駆動回路と前記第３の電源端子との間
    に挿入接続され、かつゲ−ト端子に前記第２の電源端子
    の電位が与えられる第１導電型の第３のトランジスタ
    と、 前記出力バッファ駆動回路と前記第４の電源端子との間
    に挿入接続され、かつゲ−ト端子に前記第１の電源端子
    の電位が与えられる第２導電型の第４のトランジスタと
    を有し、 前記第１、第２、第３、第４の電源端子間は前記半導体
    装置内部に於て電気的に分離されていることを特徴とす
    る半導体装置。
  6. 【請求項６】 請求項第５項記載の半導体装置におい
    て、前記第１の電源端子と前記第３の電源端子に供給さ
    れる電位は等しいことを特徴とする半導体装置。
  7. 【請求項７】 請求項第５項記載の半導体装置におい
    て、前記第２の電源端子と前記第４の電源端子に供給さ
    れる電位は等しいことを特徴とする半導体装置。
  8. 【請求項８】 請求項第５項記載の半導体装置におい
    て、前記第１の電源端子と前記第３の電源端子に供給さ
    れる電位は等しく、かつ前記第２の電源端子と前記第４
    の電源端子に供給される電位は等しいことを特徴とする
    半導体装置。
  9. 【請求項９】 第１の電源端子と第２の電源端子との間
    に接続された入力バッファ回路を、第２の電源端子の電
    位を基板電位とする半導体基板上に形成した半導体装置
    において、 前記入力バッファ回路の入力端子と第２の電源端子の間
    に挿入接続され、かつゲ−ト端子に第３の電源端子の電
    位が与えられる第１導電型のトランジスタを有し、前記
    第１、第２、第３の電源端子は前記半導体装置内部に於
    て電気的に分離されていることを特徴とする半導体装
    置。
  10. 【請求項１０】 請求項第９項記載の半導体装置におい
    て、第１の電位と第３の電位は等しいことを特徴とする
    半導体装置。
  11. 【請求項１１】 第１の電源端子と第２の電源端子との
    間に接続された入力バッファ回路を、第２の電源端子の
    電位を基板電位とする半導体基板上に形成した半導体装
    置において、 前記第１の電源端子と第２の電源端子との間に接続され
    その入力端子が第３の電源端子に接続された反転回路
    と、前記第１の電源端子と前記入力バッファ回路の入力
    端子との間に挿入接続され、かつゲ−ト端子に前記反転
    回路の出力電位が与えられる第１導電型のトランジスタ
    とを有し、前記第１、第２、第３の電源端子は前記半導
    体装置内で電気的に分離されていることを特徴とする半
    導体装置。
  12. 【請求項１２】 請求項第９項記載の半導体装置におい
    て、第１の電位と第３の電位は等しいことを特徴とする
    半導体装置。
  13. 【請求項１３】 第１の電源端子と第２の電源端子との
    間に接続された入力バッファ回路を、絶縁基板上に形成
    した半導体装置において、 前記入力バッファ回路の入力端子と第２の電源端子の間
    に挿入接続され、かつゲ−ト端子に第３の電源端子の電
    位が与えられる第１導電型のトランジスタを有し、前記
    第１、第２、第３の電源端子は前記半導体装置内部にお
    いて電気的に分離されていることを特徴とする半導体装
    置。
  14. 【請求項１４】 請求項第１３項記載の半導体装置にお
    いて、第１の電位と第３の電位は等しいことを特徴とす
    る半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456656B2 (en) 2005-04-22 2008-11-25 Nec Electronics Corporation Semiconductor device and method of manufacturing the same

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