SU1624368A1 - Устройство дл контрол КМОП-логических схем - Google Patents

Устройство дл контрол КМОП-логических схем Download PDF

Info

Publication number
SU1624368A1
SU1624368A1 SU874375942A SU4375942A SU1624368A1 SU 1624368 A1 SU1624368 A1 SU 1624368A1 SU 874375942 A SU874375942 A SU 874375942A SU 4375942 A SU4375942 A SU 4375942A SU 1624368 A1 SU1624368 A1 SU 1624368A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
display unit
output
generator
counter
Prior art date
Application number
SU874375942A
Other languages
English (en)
Inventor
Юрий Владимирович Ашмаров
Геннадий Сергеевич Афонин
Владимир Сергеевич Коробков
Original Assignee
Предприятие П/Я Ю-9270
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Ю-9270 filed Critical Предприятие П/Я Ю-9270
Priority to SU874375942A priority Critical patent/SU1624368A1/ru
Application granted granted Critical
Publication of SU1624368A1 publication Critical patent/SU1624368A1/ru

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

Изобретение относитс  к контрольно- измерительной технике и может быть использовано дл  контрол  КМОП-логических схем. Цель изобретени  - расширение области применени  за счет расширени  номенклатуры контролируемых изделий - достигаетс  введением элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и запоминающего устройства 3. Устройство также содержит генератор 1, счетчик 2, блок 4 резисторов, клеммы 5, блок 6 сравнени , блок 8 индикации . 1 ил,

Description

о
го N
СА О 00
Изобретение относитс  к контрольно-измерительной технике поможет быть использовано дл  контрол  КМОП-логических схем.
Целью изобретени   вл етс  расширение области применени  за счет расшире- ни  номенклатуры контролируемых изделий.
На чертеже представлена функциональна  схема предлагаемого устройства.
Устройство содержит генератор 1, счетчик 2, запоминающее устройство (ЗУ) 3, блок 4 резисторов, клеммы 5 дл  подключени  объекта контрол , блок 6 сравнени , элемент ИС- КЛЮЧАЮЩЕЕ ИЛИ 7, блок 8 индикации с соответствующими св з ми.
Устройство работает следующим образом .
Генератор 1 по импульсу внешнего запуска формирует тактовую последовательность , поступающую на вход счетчика 2. Одновременно этим же импульсом обнул ютс  счетчик 2 и блок 8 индикации. После окончани  импульса внешнего запуска на выходах счетчика 2 формируетс  адрес N+2  чеек запоминающего устройства 3 (ЗУ), с которых считываетс  тестова  последовательность и управл ющие сигналы, тестова  последовательность с N выходов (ЗУ) 3 поступает на вход блока резисторов 4 и на входы А блока 6 сравнени . На входы В блока сравнени  поступает информаци  через контактное устройство с клемм дл  под- ключени  объекта контрол . На бпбк сравнени  подаетс  тестова  последовательность через ограничительные резисторы блока 4. Если оба слова равны, то на выходе блока 6 сравнени  присутствует сигнал 1, который поступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7. На второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 поступает информаци  об использовании тестового слова дл  контрол  контактировани  с N+2-м разр дом ЗУ. Если в N+2-м разр де присутствует О, то контроль контактировани  не происходит и 1 с выхода блока сравнени  через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7 проходит на первый вход блока 8 индикации. В N+1-ой  чейке ЗУ находитс  информаци  о конце теста. Если тест не окончен, то на выходе блока 8 индикации отсутствует сигнал запрещени  работы генератора 1 и тест продолжаетс . Если в N+1-й  чейке ЗУ содержитс  информаци  о конце теста, то блок индикации выдает сигнал запрещени  работы генератора и индицирует сигнал Годен. Если в N+2-й  чейке ЗУ присутствует 1, то это означает наличие контрол  контактировани  с испытуемой схемой. В этом случае в  чейку ЗУ, соответствующую одному из выходов испытуемой
схемы, занос т инверсную, по отношению к истинной, информацию. В этом случае, при контактировании испытуемой схемы с устройством , на выходе блока 6 сравнени  по вл етс  О, который инвертируетс  в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и поступает на вход блока 8 индикации. Если контактировани  с испытуемой схемой нет, то на выходе блока 6 сравнени  1 (тестовое
0 слово и отклик ИС одинаковы), а тот сигнал инвертируетс  в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и поступает на вход блока индикации . При наличии О на первом входе и 1 на четвертом входе, блок 8 индикации
5 индицирует сигнал Обрыв и выдает сигнал запрета работы генератора 1. Если N+1-й и N+2-й разр ды ЗУ содержат О, а тестовые слова и отклик не равны, то блок. 6 сравнени  выдает сигнал О, который поступает
0 на блок 8 индикации. В результате он индицирует сигнал Врак и запрещает работу генератора 1. Анализ состо ни  первого входа блока 8 индикации происходит в середине периода тактового импульса, когда все
5 переходные процессы в устройстве и испытуемой схеме закончены. Дл  этой цели на второй вход блока индикации поступает синхронизирующий сигнал с генератора 1.

Claims (1)

  1. 0 Формула изобретени 
    Устройство дл  контрол  КМОП-логических схем, содержащее генератор, счетчик, блок разделительных схем, блок сравнени , блок индикации, причем выход генератора
    5 соединен со счетным входом счетчика и вторым входом блока индикации, выход которого соединен с входом запрещени  работы
    генератора, отличающеес  тем, что, с целью расширени  области применени , в
    0 него введены элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и запоминающее устройство, адресные входы которого соединены с информационными выходами счетчика, а N информационных выходов соединены с вхо5 дами блока разделительных схем и входами А блока сравнени , входы В которого присоединены к выходам блока разделительных схем и выводам испытуемой схемы через контактное устройство, первый вход
    0 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом блока сравнени , а второй вход соединен с N+2-м выходом запомийающего устройства и четвертым входом блока индикации , третий вход которого соединен с
    5 N+1-м выходом запоминающего устройства, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом блока индикации а шина сброса устройства соединена с входом запуска генератора и входами сброса счетчика и блока индикации.
SU874375942A 1987-12-15 1987-12-15 Устройство дл контрол КМОП-логических схем SU1624368A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874375942A SU1624368A1 (ru) 1987-12-15 1987-12-15 Устройство дл контрол КМОП-логических схем

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874375942A SU1624368A1 (ru) 1987-12-15 1987-12-15 Устройство дл контрол КМОП-логических схем

Publications (1)

Publication Number Publication Date
SU1624368A1 true SU1624368A1 (ru) 1991-01-30

Family

ID=21354649

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874375942A SU1624368A1 (ru) 1987-12-15 1987-12-15 Устройство дл контрол КМОП-логических схем

Country Status (1)

Country Link
SU (1) SU1624368A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1430914. кл. G 01 R 31/28, 1987. Авторское свидетельство СССР № 1150590,кл. G 01 R 31/28,1982. *

Similar Documents

Publication Publication Date Title
US5452253A (en) Burn-in test circuit for semiconductor memory device
KR930022383A (ko) 메모리칩의 리프레시 어드레스 테스트 회로
KR960024421A (ko) 반도체 메모리장치의 테스트 제어회로 및 방법
KR950020707A (ko) 반도체 메모리장치의 셀프리프레시방법 및 그 회로
SU1624368A1 (ru) Устройство дл контрол КМОП-логических схем
US20010047500A1 (en) Semiconductor device testing apparatus
EP1605334A2 (en) Interface circuit for a single logic input pin of an electronic system
JPS61161470A (ja) 半導体集積回路装置
SU1705876A1 (ru) Устройство дл контрол блоков оперативной пам ти
JPH0639350Y2 (ja) Ic試験装置
KR940022580A (ko) 반도체기억장치
SU1647867A1 (ru) Устройство дл защиты от дребезга контактов в измерительных цеп х
JPS63184989A (ja) 半導体記憶装置
SU1183972A1 (ru) Устройство дл имитации отказов дискретной аппаратуры
JPS5814989B2 (ja) ロジック素子あるいはロジック回路の動作速度試験回路
RU1805471C (ru) Устройство дл контрол логических блоков
RU1809398C (ru) Устройство дл функционального контрол больших интегральных схем
SU1691841A1 (ru) Устройство дл контрол цифровых объектов
SU1377784A1 (ru) Устройство функционального контрол логических блоков
US6115783A (en) Integrated circuit
SU1337838A1 (ru) Устройство дл функционального контрол цифровых интегральных схем
SU1168951A1 (ru) Устройство дл задани тестов
SU1605281A1 (ru) Устройство дл обнаружени ошибок в блоках интегральной оперативной пам ти
SU497640A1 (ru) Устройство дл контрол оперативных накопителей
SU708423A1 (ru) Оперативное запоминающее устройство с самоконтролем