KR960024421A - 반도체 메모리장치의 테스트 제어회로 및 방법 - Google Patents

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Abstract

표준화된 병렬 테스트 모드가 정의되지 않은 반도체 메모리의 병렬 테스트 제어회로는 상기 반도체 메모리에 대한 병렬 테스트를 위해 전기적으로 퓨징가능한 퓨즈를 가지며, 상기 테스트 모드시에 제1논리레벨을 가지며 통상동작 모드시에 제2논리레벨을 가지는 블럭킹 신호를 생성하는 블럭킹 신호 발생부와; 상기 발생부내의 상기 퓨즈를 상기 통상동작 모드로의 진입시에 절단하는 퓨징신호를 제공하기 위해 인가되는 어드레스 신호와 상기 통상동작 모드에 대한 모드신호를 수신하는 퓨징신호 발생부와; 상기 퓨징신호 발생부에 상기 모드신호를 제공하기 위해 외부 입력신호들을 수신하여 조합하는 모드신호 발생부와; 상기 제1논리 레벨을 가지는 블럭킹 신호와 상기 외부 입력신호들을 논리 조합하여 병렬 테스트 인에이블 신호를 생성함에 의해 상기 병렬 테스트를 진행시키며, 상기 병렬 테스트가 종료된 후 상기 퓨즈가 퓨징됨에 따라 생성되는 상기 제2논리 레벨을 가지는 상기 블럭킹 신호에 응답하여 상기 병렬 테스트 인에이블 신호를 디스에이블함에 의해 더 이상의 병렬 테스트가 정지되게 하는 테스트 신호 발생부를 가짐을 특징으로 한다.

Description

반도체 메모리장치의 테스트 제어회로 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 테스트 제어회로의 블럭 다이아그램.

Claims (8)

  1. 반도체 메모리의 병렬 테스트 제어방법에 있어서; 상기 반도체 메모리에 대한 병렬 테스트를 위해 상기 메모리의 제조단계에서 전기적으로 퓨징가능한 퓨즈를 구비하고, 상기 메모리에 인가되는 외부 입력신호들을 이용하여 제1논리 레벨을 가지는 블럭킹 신호를 생성하는 단계와; 상기 제1논리 레벨을 가지는 블럭킹 신호와 상기 외부 입력신호들을 논리 조합하여 병렬 테스트 인에이블 신호를 생성함에 의해 상기 병렬 테스트 모드하에서의 상기 병렬 테스트를 진행시키는 단계와; 상기 병렬 테스트가 종료된 후 상기 퓨즈를 퓨징함에 의해 제2논리 레벨을 가지는 상기 블럭킹 신호를 생성하여 상기 병렬 테스트 모드의 조건하에서도 더 이상의 병렬 테스트를 금지시키는 단계를 적어도 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 병렬 테스트 모드는 더블유씨비알(WCBR)타이밍을 사용함을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 제1논리레벨이 로직 로우상태일때 상기 제2논리레벨은 로직 하이상태임을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 병렬 테스트 인에이블 신호는 상기 병렬 테스트시에 로직 하이상태로 유지되며, 상기 테스트의 종료시에는 로직 로우상태를 가짐을 특징으로 하는 방법.
  5. 제3항에 있어서, 상기 퓨즈의 퓨징은 더불유비씨 모드상태의 출력논리신호와 상기 메모리의 어드레스 핀을 통해 제공되는 제2논리레벨의 신호를 부정 논리곱함에 의해 수행되는 것을 특징으로 하는 방법.
  6. 웨이퍼 또는 팩케지상태에서 병렬 테스트를 수행하기 위한 다이나믹 메모리의 설계방법에 있어서; 상기 병렬 테스트를 위해 제1특정 타이밍을 사용할 수 있게 하고, 최종 테스트단계에서 제2특정 타이밍으로 상기 메모리를 세팅시커 내부의 전기적 퓨즈를 절단함으로써 상기 제1특정 타이밍 세팅시에도 상기 병렬 테스트가 이루어지지 않도록 제어함을 특징으로 하는 방법.
  7. 메모리 회로의 설계방법에 있어서; 웨이퍼 상태 또는 팩케지 상태에서 메모리 회로의 전체 입출력중 일부로만 리드 또는 라이트를 수행시키기 위해 제1특정 타이밍을 사용하고; 최종 테스트 단계에서 제2특정 타이밍으로 상기 메모리회로를 세팅시켜 전기퓨즈를 커팅함으로써 상기 제1특정 타이밍의 재 세팅시 상기 전체 입출력 핀으로 리드 또는 라이트가 이루어지도록 제어함을 특징으로 하는 반도체 설계 방법.
  8. 표준화된 테스트 모드로의 진입이 일반적으로 불가한 반도체 메모리의 테스트 제어회로에 있어서; 상기 반도체 메모리에 대한 병렬 테스트를 위해 전기적으로 퓨징가능한 퓨즈를 가지며, 상기 테스트 모드시에 제1논리레벨을 가지며 통상동작 모드시에 제2논리레벨을 가지는 블럭킹 신호를 생성하는 블럭킹 신호 발생부와; 상기 발생부내의 상기 퓨즈를 상기 통상동작 모드로의 진입시에 절단하는 퓨징신호를 제공하기 위해 인가되는 어드레스 신호와 상기 통상동작 모드에 대한 모드신호를 수신하는 퓨징신호 발생부와; 상기 퓨징신호 발생부에 상기 모드신호를 제공하기 위해 외부 입력신호들을 수신하여 조합하는 모드 신호 발생부와; 상기 제1논리 레벨을 가지는 블럭킹 신호와 상기 외부 입력신호들을 논리 조합하여 병렬 테스트 인에이블 신호를 생성함에 의해 상기 병렬테스트를 진행시키며, 상기 병렬 테스트가 종료된 후 상기 퓨즈가 퓨징됨에 따라 생성되는 상기 제2논리 레벨을 가지는 상기 블럭킹 신호에 응답하여 상기 병렬 테스트 인에이블 신호를 디스에이블함에 의해 더 이상의 병렬 테스트가 정지되게 하는 테스트 신호 발생부를 가짐을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0149259B1 (ko) * 1995-06-30 1998-10-15 김광호 반도체 메모리 장치의 퓨즈 시그너쳐 회로
US6194738B1 (en) 1996-06-13 2001-02-27 Micron Technology, Inc. Method and apparatus for storage of test results within an integrated circuit
JPH10125742A (ja) * 1996-10-22 1998-05-15 Mitsubishi Electric Corp 半導体集積回路の良否判定方法及び半導体集積回路
US6100486A (en) 1998-08-13 2000-08-08 Micron Technology, Inc. Method for sorting integrated circuit devices
US5927512A (en) * 1997-01-17 1999-07-27 Micron Technology, Inc. Method for sorting integrated circuit devices
US5844803A (en) * 1997-02-17 1998-12-01 Micron Technology, Inc. Method of sorting a group of integrated circuit devices for those devices requiring special testing
US5915231A (en) * 1997-02-26 1999-06-22 Micron Technology, Inc. Method in an integrated circuit (IC) manufacturing process for identifying and redirecting IC's mis-processed during their manufacture
US5856923A (en) * 1997-03-24 1999-01-05 Micron Technology, Inc. Method for continuous, non lot-based integrated circuit manufacturing
US5907492A (en) * 1997-06-06 1999-05-25 Micron Technology, Inc. Method for using data regarding manufacturing procedures integrated circuits (IC's) have undergone, such as repairs, to select procedures the IC's will undergo, such as additional repairs
US7120513B1 (en) * 1997-06-06 2006-10-10 Micron Technology, Inc. Method for using data regarding manufacturing procedures integrated circuits (ICS) have undergone, such as repairs, to select procedures the ICS will undergo, such as additional repairs
US6154851A (en) * 1997-08-05 2000-11-28 Micron Technology, Inc. Memory repair
US6041007A (en) * 1998-02-02 2000-03-21 Motorola, Inc. Device with programmable memory and method of programming
US6049624A (en) * 1998-02-20 2000-04-11 Micron Technology, Inc. Non-lot based method for assembling integrated circuit devices
JP2000200497A (ja) * 1998-11-05 2000-07-18 Nec Corp ヒュ―ズ判定回路およびメモリの冗長設定回路
KR100365562B1 (ko) 1998-12-30 2003-02-20 주식회사 하이닉스반도체 반도체 기억소자의 테스트회로
US6479310B1 (en) 2000-01-03 2002-11-12 Motorola, Inc. Method for testing a semiconductor integrated circuit device
DE50010098D1 (de) * 2000-01-18 2005-05-25 Infineon Technologies Ag Chipkartenschaltung mit überwachtem Zugang zum Testmodus
DE10018013A1 (de) * 2000-04-11 2001-10-18 Infineon Technologies Ag Integrierte Halbleiterschaltung, insbesondere Halbleiter-speicheranordnung und Verfahren zum Betrieb derselben
US6400208B1 (en) * 2000-08-09 2002-06-04 Agere Systems Guardian Corp. On-chip trim link sensing and latching circuit for fuse links
US6829737B1 (en) 2000-08-30 2004-12-07 Micron Technology, Inc. Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results
KR100378198B1 (ko) * 2001-05-08 2003-03-29 삼성전자주식회사 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치
US6943575B2 (en) * 2002-07-29 2005-09-13 Micron Technology, Inc. Method, circuit and system for determining burn-in reliability from wafer level burn-in
US6799133B2 (en) 2002-09-24 2004-09-28 Analog Devices, Inc. Test mode control circuit for reconfiguring a device pin of an integrated circuit chip
US20110134707A1 (en) * 2007-11-02 2011-06-09 Saeng Hwan Kim Block isolation control circuit
KR101069681B1 (ko) * 2009-07-30 2011-10-04 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5228000A (en) * 1990-08-02 1993-07-13 Mitsubishi Denki Kabushiki Kaisha Test circuit of semiconductor memory device
US5140554A (en) * 1990-08-30 1992-08-18 Texas Instruments Incorporated Integrated circuit fuse-link tester and test method
US5270983A (en) * 1990-09-13 1993-12-14 Ncr Corporation Single element security fusible link
JPH04256145A (ja) * 1991-02-08 1992-09-10 Sharp Corp 集積回路装置
JPH0612878A (ja) * 1992-06-25 1994-01-21 Mitsubishi Electric Corp 半導体メモリ装置

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