JPS6089127A - パルス信号発生回路 - Google Patents
パルス信号発生回路Info
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- JPS6089127A JPS6089127A JP58198000A JP19800083A JPS6089127A JP S6089127 A JPS6089127 A JP S6089127A JP 58198000 A JP58198000 A JP 58198000A JP 19800083 A JP19800083 A JP 19800083A JP S6089127 A JPS6089127 A JP S6089127A
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- JP
- Japan
- Prior art keywords
- frequency
- circuit
- terminal
- input terminal
- clock signal
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、パルス信号発生回路、特にＬＳＩ等に内蔵
され、テスト動作が可能なパルス信号発生回路に関する
。
され、テスト動作が可能なパルス信号発生回路に関する
。
一般に、ＬＳＩには、基準発振器、第１分周段、第２分
周段、タイミング発生回路等を含み、基準発振器で発生
されるクロック信号を第１分周段で分周し、さらにこの
分周された信号を第２分周段で分周し、この第２分周段
で得られるパルス信号を受けて、このパルス信号に基づ
きタイミング発生回路で以後の適宜のタイミングパルス
を作成するものがある。また、基準発振器は外付けされ
るものである。これらのＬＳＩにおいて、第１分周段は
タイミング信号を得る上で必須のものではないが、基準
発振器は市販の安価に入手し得る比較的高い周波数（例
えば数Ｍ ｌｌｚ ）のものを使用し、この基準発振周
波数を取扱い易い周波数に下げるために使用される場合
が多い。この種のＬＳＩにおいて、種々のテストを行う
場合、テストの全てにおいて、第１分周段から基準発振
周波数の信号を入力していたのでは、テストに長時間を
要するという問題がある。
周段、タイミング発生回路等を含み、基準発振器で発生
されるクロック信号を第１分周段で分周し、さらにこの
分周された信号を第２分周段で分周し、この第２分周段
で得られるパルス信号を受けて、このパルス信号に基づ
きタイミング発生回路で以後の適宜のタイミングパルス
を作成するものがある。また、基準発振器は外付けされ
るものである。これらのＬＳＩにおいて、第１分周段は
タイミング信号を得る上で必須のものではないが、基準
発振器は市販の安価に入手し得る比較的高い周波数（例
えば数Ｍ ｌｌｚ ）のものを使用し、この基準発振周
波数を取扱い易い周波数に下げるために使用される場合
が多い。この種のＬＳＩにおいて、種々のテストを行う
場合、テストの全てにおいて、第１分周段から基準発振
周波数の信号を入力していたのでは、テストに長時間を
要するという問題がある。
そこで、従来のＬＳＩでは、第１分周段の入力端子の他
に、第２分周段へも外部から直接クロック信号を入力可
能なテスＩ一端子を設け、第１分周段の圧密動作が確認
された後は、テスト端子にクロック信号を与え、直接第
２分周段に入力し、テスト時間を短縮するようにしてい
た。
に、第２分周段へも外部から直接クロック信号を入力可
能なテスＩ一端子を設け、第１分周段の圧密動作が確認
された後は、テスト端子にクロック信号を与え、直接第
２分周段に入力し、テスト時間を短縮するようにしてい
た。
しかしながら、テスＩ・端子は回路本来の動作時には不
要なものであり、特別にごの端子を設けることは、パッ
ケージを大型化し、シスト高となる上に、種々の回路を
ＬＳＩ内に収納する場合、端子数から制限を受けるとい
う欠点があった。
要なものであり、特別にごの端子を設けることは、パッ
ケージを大型化し、シスト高となる上に、種々の回路を
ＬＳＩ内に収納する場合、端子数から制限を受けるとい
う欠点があった。
この発明の目的は、上記従来の欠点を解消し、テスト端
子を減少あるいは省略し得て、小型化、低コスト化され
、より多くの回路をＬＳＩ内に収容し得るパルス信号発
生回路を提供することである。
子を減少あるいは省略し得て、小型化、低コスト化され
、より多くの回路をＬＳＩ内に収容し得るパルス信号発
生回路を提供することである。
上記目的を達成するために、この発明のパルス信号発生
回路は、入力端子と第１の分周回路の出力端を切替えて
、第２の分周回路の入力端に接続する切替回路と、前記
入力端子に入力されるクロック信号の周波数が所定値以
上であるか否かにより異なる信号を出力する周波数識別
手段とを設け、この周波数識別手段出力で前記切替回路
を動作させることを特徴としている。
回路は、入力端子と第１の分周回路の出力端を切替えて
、第２の分周回路の入力端に接続する切替回路と、前記
入力端子に入力されるクロック信号の周波数が所定値以
上であるか否かにより異なる信号を出力する周波数識別
手段とを設け、この周波数識別手段出力で前記切替回路
を動作させることを特徴としている。
以下、実施例により、この発明をさらに詳細に説明する
。
。
第１図は、この発明の１実施例を示すパルス信号発生回
路のブロック図である。ここに示す回路は、全てＬＳＩ
チップ内に収容されている。
路のブロック図である。ここに示す回路は、全てＬＳＩ
チップ内に収容されている。
第１図において、■は入力端子であって、この入力端子
１には、図示外の基準発振器が接続されるようになって
いる。基準発振器自体は、ＬＳＩチップに内蔵され、あ
るいは外付けされるもののいづれであってもよいが、外
付けのものであっても、入力端子ｌは振動子接続端子と
して本来的に必要なものである。
１には、図示外の基準発振器が接続されるようになって
いる。基準発振器自体は、ＬＳＩチップに内蔵され、あ
るいは外付けされるもののいづれであってもよいが、外
付けのものであっても、入力端子ｌは振動子接続端子と
して本来的に必要なものである。
入力端子ｌは第１の分周段（分周回路）の入力端に接続
され、第１の分周段２の出力端は切替回路３の端子へに
接続され、また入力端子１は切替回路３の端子Ｂにも接
続されている。さらに切替回路３の共通端子Ｃば第２の
分周段４の入力端に接続され、第２の分周段４の出力端
は、切替回路５の端子Ｂに接続されている。第１の分周
段２の出力端は、また切替回路５の端子Ａにも接続され
ている。切替回路５の共通０１１１子Ｃは、モニタ端子
６に接続されている。
され、第１の分周段２の出力端は切替回路３の端子へに
接続され、また入力端子１は切替回路３の端子Ｂにも接
続されている。さらに切替回路３の共通端子Ｃば第２の
分周段４の入力端に接続され、第２の分周段４の出力端
は、切替回路５の端子Ｂに接続されている。第１の分周
段２の出力端は、また切替回路５の端子Ａにも接続され
ている。切替回路５の共通０１１１子Ｃは、モニタ端子
６に接続されている。
第２の分周段４の出力であるパルス信号は、タイミング
発生口ｌ／３７に加えられ、タイミング発生回路７はこ
のパルス信号に基づき、種々のタイミング信号を発生ず
る。
発生口ｌ／３７に加えられ、タイミング発生回路７はこ
のパルス信号に基づき、種々のタイミング信号を発生ず
る。
８はディレィ回路であって、入力端子ｌに入力されるク
ロック信号を受の、クロック信号の立上がり後、ＴＤ時
間を経てクロック信号のハイを条件に出力が立上がるよ
うに構成されている。ディレィ回路８の出力は、フリッ
プフロップ９の信号入力端りに接続され、入力端子１が
フリップフロップ９のトリガ入力＆ＩｉＣに接続されて
いる。フリップフロップ９は、入力端子１に加えられる
クロック信号の立下がりでトリガされるようになってい
る。また、このフリップフロップ９の出力端Ｑに導出さ
れる信号により、切替回路３及び５が連動して切替えら
れる。すなわちフリップフロップ９の出力端Ｑがハイの
場合は、切替回路３及び５の共通端子Ｃは端子Ａに切替
接続され、出力端Ｑがローの場合に切替回路３及び５の
共通端子Ｃが端子Ｂに接続されるようになっている。
ロック信号を受の、クロック信号の立上がり後、ＴＤ時
間を経てクロック信号のハイを条件に出力が立上がるよ
うに構成されている。ディレィ回路８の出力は、フリッ
プフロップ９の信号入力端りに接続され、入力端子１が
フリップフロップ９のトリガ入力＆ＩｉＣに接続されて
いる。フリップフロップ９は、入力端子１に加えられる
クロック信号の立下がりでトリガされるようになってい
る。また、このフリップフロップ９の出力端Ｑに導出さ
れる信号により、切替回路３及び５が連動して切替えら
れる。すなわちフリップフロップ９の出力端Ｑがハイの
場合は、切替回路３及び５の共通端子Ｃは端子Ａに切替
接続され、出力端Ｑがローの場合に切替回路３及び５の
共通端子Ｃが端子Ｂに接続されるようになっている。
第２図に切替回路３ （５）の具体回路の１例を示して
いる。同図において、Ａ、Ｂ、Ｃ及びＱは、それぞれ切
替回路３の端子Ａ、Ｂ、Ｃ及びフリ・ノブフロップ９の
出力ＩＱに対応しており、フリップフロップ９の出力端
Ｑにハイ信号が導出されると、端子Ａの信号すなわち第
１の分周段２の出力がナントゲートＮＧＩ、ナントゲー
トＮＧ３を経て、端子Ｃずなわら第２の分周段４に入力
される。
いる。同図において、Ａ、Ｂ、Ｃ及びＱは、それぞれ切
替回路３の端子Ａ、Ｂ、Ｃ及びフリ・ノブフロップ９の
出力ＩＱに対応しており、フリップフロップ９の出力端
Ｑにハイ信号が導出されると、端子Ａの信号すなわち第
１の分周段２の出力がナントゲートＮＧＩ、ナントゲー
トＮＧ３を経て、端子Ｃずなわら第２の分周段４に入力
される。
一方、フリップフロップ９の出力端Ｑにロー信号が導出
されると、このロー信号がインバータＩＮで反転され、
ハイ信号がナントゲートＮＧ２の入力の−＆ｉｉｌに加
えられるので、１′／ｌｘｌ子Ｂの信号すなわし入力端
子１に加えられる信号が、ナントゲートＮＧ２、ナント
ゲートＮＧ３を経て、端子Ｃすなわち第２の分周段４に
入力されるようになっている。
されると、このロー信号がインバータＩＮで反転され、
ハイ信号がナントゲートＮＧ２の入力の−＆ｉｉｌに加
えられるので、１′／ｌｘｌ子Ｂの信号すなわし入力端
子１に加えられる信号が、ナントゲートＮＧ２、ナント
ゲートＮＧ３を経て、端子Ｃすなわち第２の分周段４に
入力されるようになっている。
次に、上記実施例回路の動作に・ついて説明する。
回路本来の動作及び第１の分周段２の動作テストを行う
場合には、入力端子１に、第３図に示すように、比較的
周波数の小さなりロック信号を入力する。この場合は、
ディレィ回路８の遅延時間ＴＤに対し、クロック信号Ｃ
Ｉ）のパルス幅Ｗが大なので、クロック信号ＣＰが立上
がってからＴＤ待時間経過しても、クロック信号ＣＰは
なおハイレベルにあり、したがってディレィ回路８の出
力は、クロック信号ＣＰの立上がりから１時間の遅れで
ハイに立上がる（第３図Ｆ Ｉ” Ｄ参照）。したかっ
てクロック信号ＣＰの立下がりでフリップフロップ９が
トリガされると、ディレィ回路８のハイ出力のため、フ
リップフロップ９の出力端Ｑもハイとなる（第３図ＦＦ
Ｑ参照）。以後、クロック信号ＣＰが入力端子１に入力
される度に、同様の動作が継続されるので、フリップフ
ロップ９の出力端Ｑはハイに保たれたままであり、した
がって切替回路３及び５は端子Ａ側に接続されたままで
ある。そのため入力端子１に入力されるクロック信号ｃ
ｐは、第１の分周段２及び第２の分周段４で分周される
ことになる。この場合、第１の分周段２の動作確認は、
タイミング発生回路７以降の動作により確認してもよい
し、第１の分周段２の出力が直接モニタ端子６に得られ
るので、これにより確認してもよい。
場合には、入力端子１に、第３図に示すように、比較的
周波数の小さなりロック信号を入力する。この場合は、
ディレィ回路８の遅延時間ＴＤに対し、クロック信号Ｃ
Ｉ）のパルス幅Ｗが大なので、クロック信号ＣＰが立上
がってからＴＤ待時間経過しても、クロック信号ＣＰは
なおハイレベルにあり、したがってディレィ回路８の出
力は、クロック信号ＣＰの立上がりから１時間の遅れで
ハイに立上がる（第３図Ｆ Ｉ” Ｄ参照）。したかっ
てクロック信号ＣＰの立下がりでフリップフロップ９が
トリガされると、ディレィ回路８のハイ出力のため、フ
リップフロップ９の出力端Ｑもハイとなる（第３図ＦＦ
Ｑ参照）。以後、クロック信号ＣＰが入力端子１に入力
される度に、同様の動作が継続されるので、フリップフ
ロップ９の出力端Ｑはハイに保たれたままであり、した
がって切替回路３及び５は端子Ａ側に接続されたままで
ある。そのため入力端子１に入力されるクロック信号ｃ
ｐは、第１の分周段２及び第２の分周段４で分周される
ことになる。この場合、第１の分周段２の動作確認は、
タイミング発生回路７以降の動作により確認してもよい
し、第１の分周段２の出力が直接モニタ端子６に得られ
るので、これにより確認してもよい。
第２の分周段４以降の各回路のテストを行う場合には、
入力端子に、第４図に示すように比較的周波数の大きな
りロック信号ＣＰを入力する。このクロック信号ＣＰの
パルス幅Ｗは、ディレィ回路８の遅延時間ＴＤよりも小
なので、クロック信号ＣＰが立上がってから次に立下が
る時点で、フリップフロップ９を１〜リガしても、クロ
ック信号ＣＰの立上がりからまだ′ｒＤ時間を経過して
いないので、ディレィ回路８の出力とローのままであり
（第４図ＦＦＤ参Ｈ＜４）、ジノ；：がってフリップフ
ロップ９の出力端Ｑもハイとならない（第４図ＦＦＱ参
照）。以後、同様のり１．Ｊツク信号ＣＰが入力端子１
に入力される限り、同様の動作が継続されるので、フリ
ソプフ１１ツブ９の出力端Ｑはローに保たれたままであ
り、したがって切替回路３及び５はα１！１子Ｂ側に接
続される。そのため、入力端子１に人力されたクロック
信月ｃＩ）は、第１の分周段を飛ばして、第２の分周段
４に加えられる。
入力端子に、第４図に示すように比較的周波数の大きな
りロック信号ＣＰを入力する。このクロック信号ＣＰの
パルス幅Ｗは、ディレィ回路８の遅延時間ＴＤよりも小
なので、クロック信号ＣＰが立上がってから次に立下が
る時点で、フリップフロップ９を１〜リガしても、クロ
ック信号ＣＰの立上がりからまだ′ｒＤ時間を経過して
いないので、ディレィ回路８の出力とローのままであり
（第４図ＦＦＤ参Ｈ＜４）、ジノ；：がってフリップフ
ロップ９の出力端Ｑもハイとならない（第４図ＦＦＱ参
照）。以後、同様のり１．Ｊツク信号ＣＰが入力端子１
に入力される限り、同様の動作が継続されるので、フリ
ソプフ１１ツブ９の出力端Ｑはローに保たれたままであ
り、したがって切替回路３及び５はα１！１子Ｂ側に接
続される。そのため、入力端子１に人力されたクロック
信月ｃＩ）は、第１の分周段を飛ばして、第２の分周段
４に加えられる。
そして、第２の分周段４以降の回路のテストが行われる
。この場合、クロック信号ＣＰが第２の分周段４に直接
加えられるので、第２の分周段４以降の本来回路の種々
のテストを短縮して行うことができる。
。この場合、クロック信号ＣＰが第２の分周段４に直接
加えられるので、第２の分周段４以降の本来回路の種々
のテストを短縮して行うことができる。
なお、上記実施例において、切替回路５とモニタ端子６
を設け、第１の分周段２及び第２の分周段４をモニタで
きるようにしているが、本発明に必須でものではない。
を設け、第１の分周段２及び第２の分周段４をモニタで
きるようにしているが、本発明に必須でものではない。
また、上記実施例において、切替回路３等を動作させる
のに、ディレィ回路８とフリップフロップ９で周波数識
別手段を構成し、その識別手段出力を用いるようにして
いるが、周波数識別手段はディレィ回路、フリップフロ
ップ以外の他の論理回路手段で構成してもよい。
のに、ディレィ回路８とフリップフロップ９で周波数識
別手段を構成し、その識別手段出力を用いるようにして
いるが、周波数識別手段はディレィ回路、フリップフロ
ップ以外の他の論理回路手段で構成してもよい。
この発明のパルス信号発生回路によれば、入力端に加え
られるクロック信号の周波数を回路内部で識別し、第１
の分周段を含んで分周していくか、第１の分周段を飛ば
して分周してテストを行うかを選択するものであり、短
縮された時間でテストが可能であり、テストのために何
ら特別の端子を設ける必要がないから、ＬＳＩの小型化
、低コスト化が実現でき、また従来と同程度のパッケー
ジの大きさとするなら、より多くの回路を収容すること
ができる。
られるクロック信号の周波数を回路内部で識別し、第１
の分周段を含んで分周していくか、第１の分周段を飛ば
して分周してテストを行うかを選択するものであり、短
縮された時間でテストが可能であり、テストのために何
ら特別の端子を設ける必要がないから、ＬＳＩの小型化
、低コスト化が実現でき、また従来と同程度のパッケー
ジの大きさとするなら、より多くの回路を収容すること
ができる。
第１図はこの発明の１実施例を示すパルス信号発生回路
のブロック図、第２図は同パルス信号発生回路の切替回
路の具体的な論理回路例を示す図、第３図は同パルス信
号発生回路の通常動作時及び第１の分周段のテストを行
う場合の動作を説明するためのタイムチャ−１〜、第４
図は同パルス信号発生回路の第２の分周段以降の回路の
テストを行う場合の動作を説明するだめのタイムチャー
トである。 １−入力端子、 ２：第１の分周段、 ３：ＪＪＪ替回路、 ４：第２の分周段、７：タイミン
グ発生回路、８：ディレィ回路、９；フリップフロップ 特許出願人 ローム株式会社 代理人 弁理士 中 １＝１ 茂 信 第１図 第２図 第３図 第４図
のブロック図、第２図は同パルス信号発生回路の切替回
路の具体的な論理回路例を示す図、第３図は同パルス信
号発生回路の通常動作時及び第１の分周段のテストを行
う場合の動作を説明するためのタイムチャ−１〜、第４
図は同パルス信号発生回路の第２の分周段以降の回路の
テストを行う場合の動作を説明するだめのタイムチャー
トである。 １−入力端子、 ２：第１の分周段、 ３：ＪＪＪ替回路、 ４：第２の分周段、７：タイミン
グ発生回路、８：ディレィ回路、９；フリップフロップ 特許出願人 ローム株式会社 代理人 弁理士 中 １＝１ 茂 信 第１図 第２図 第３図 第４図
Claims (2)
- （１）入力端子と、入力端がこの入力端子に接続される
第１の分周回路と、前記第１の分周回路の出力を受けて
分周する第２の分周回路とを少なくとも備え、前記第２
の分周回路より出力されるパルス信号に基づいて所要の
タイミングパルスを得るパルス信号発生回路において、 前記入力端子と前記第１の分周回路の出力端を切替えて
、前記第２の分周回路の入力端に接続する切替回路と、
前記入力１＞ｊｉｌ子に入力されるクロック信号の周波
数が所定値以上であるか否かにより異なる信号を出力す
る周波数識別手段とを設け、この周波数識別手段出力で
前記９ノ替回路を動作させることを特徴とするパルス信
号発生回路。 - （２）前記周波数識別手段は前記入力端子に入力される
クロック信号を受け、前記クロック信号の立上がりより
も所定時間後に出力が立上がるディレィ回路と、このデ
ィレィ回路の出力を入力に受け、前記クロック信号の立
下がりでトリガされ、その出力を前記切替回路の切替信
号とするフリップフロップとからなることを特徴とする
特許請求の範囲第１項記載のパルス信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198000A JPS6089127A (ja) | 1983-10-20 | 1983-10-20 | パルス信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198000A JPS6089127A (ja) | 1983-10-20 | 1983-10-20 | パルス信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089127A true JPS6089127A (ja) | 1985-05-20 |
| JPH0158697B2 JPH0158697B2 (ja) | 1989-12-13 |
Family
ID=16383842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198000A Granted JPS6089127A (ja) | 1983-10-20 | 1983-10-20 | パルス信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089127A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118784A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | 計数回路のテスト方法 |
| JPH02256257A (ja) * | 1989-03-29 | 1990-10-17 | Mita Ind Co Ltd | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532056A (en) * | 1978-08-30 | 1980-03-06 | Tokyo Shibaura Electric Co | Signal indicator using xxy matrix display |
| JPS5539630U (ja) * | 1978-09-08 | 1980-03-14 |
-
1983
- 1983-10-20 JP JP58198000A patent/JPS6089127A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532056A (en) * | 1978-08-30 | 1980-03-06 | Tokyo Shibaura Electric Co | Signal indicator using xxy matrix display |
| JPS5539630U (ja) * | 1978-09-08 | 1980-03-14 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118784A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | 計数回路のテスト方法 |
| JPH02256257A (ja) * | 1989-03-29 | 1990-10-17 | Mita Ind Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0158697B2 (ja) | 1989-12-13 |
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