JPS58161338A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS58161338A JPS58161338A JP57043221A JP4322182A JPS58161338A JP S58161338 A JPS58161338 A JP S58161338A JP 57043221 A JP57043221 A JP 57043221A JP 4322182 A JP4322182 A JP 4322182A JP S58161338 A JPS58161338 A JP S58161338A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- state
- input
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、記憶回路を用いたテスト状態設定回路を有す
る電子回路に関する。さらに詳しくは、前記記憶回路を
外部入力端子を電源電位にプルアップ又はプルダウンす
ることにニジ、通常の動作状態においてはテスト信号発
生を禁止したテスト状態設定回路に関する。
る電子回路に関する。さらに詳しくは、前記記憶回路を
外部入力端子を電源電位にプルアップ又はプルダウンす
ることにニジ、通常の動作状態においてはテスト信号発
生を禁止したテスト状態設定回路に関する。
従来、集積回路において、集積回路自体の動作テスト、
及びテストの迅速性を目的として、複数のテスト端子の
論理状態の組合せによりテスト状態を設定しているもの
、あるいはテスト端子数を削減し、７リツプフロツプ（
以下Ｆ ／ Ｆと略す）等の記憶素子を用いて、前記記
憶素子の論理状態によってテスト状態の設定をするもの
がすでに実施されている。
及びテストの迅速性を目的として、複数のテスト端子の
論理状態の組合せによりテスト状態を設定しているもの
、あるいはテスト端子数を削減し、７リツプフロツプ（
以下Ｆ ／ Ｆと略す）等の記憶素子を用いて、前記記
憶素子の論理状態によってテスト状態の設定をするもの
がすでに実施されている。
ところが、後者の場合、テスト端子数を最小に押えるこ
とが出来る一方、回路全体に電源を投入した時点におい
て、記憶素子の状態によっては、テスト状態となったり
、あるいはテスト状態から脱は出せなくなってしまうこ
とがある。そのため、従来の実施例においては、記憶回
路にオートクリア回路を接続し電源投入時に記憶回路が
リセットされるような回路構成としたもの、あるいは、
完全な信頼性を得るために、一定時間毎に記憶回路をリ
セットする機能を持たせて、集積回路本来の動作を保証
する方式が採用されてきた。しかし、以上述べた方法を
採る場合、テスト状態設定回路周辺の回路規模が大きく
なってしまう上に、オートクリア回路を用いる場合は現
状では１００％の信頼性を得ることが困難であるなどの
欠点がある。
とが出来る一方、回路全体に電源を投入した時点におい
て、記憶素子の状態によっては、テスト状態となったり
、あるいはテスト状態から脱は出せなくなってしまうこ
とがある。そのため、従来の実施例においては、記憶回
路にオートクリア回路を接続し電源投入時に記憶回路が
リセットされるような回路構成としたもの、あるいは、
完全な信頼性を得るために、一定時間毎に記憶回路をリ
セットする機能を持たせて、集積回路本来の動作を保証
する方式が採用されてきた。しかし、以上述べた方法を
採る場合、テスト状態設定回路周辺の回路規模が大きく
なってしまう上に、オートクリア回路を用いる場合は現
状では１００％の信頼性を得ることが困難であるなどの
欠点がある。
本発明は前記の欠点を除去したもので、通常の動作状態
においては絶対にテスト状態にならないように、記憶素
子のリセット入力を電源電位にプルアップあるいはプル
ダウンしてテスト用外部入力端子に接続し、テスト時に
は通常状態の反対の電位に保持してテストを可能として
いるものである。すなわち、本発明は通常動作の確実性
と容易で確実なテスト状態設定回路の実現を目的とする
。
においては絶対にテスト状態にならないように、記憶素
子のリセット入力を電源電位にプルアップあるいはプル
ダウンしてテスト用外部入力端子に接続し、テスト時に
は通常状態の反対の電位に保持してテストを可能として
いるものである。すなわち、本発明は通常動作の確実性
と容易で確実なテスト状態設定回路の実現を目的とする
。
以下、本発明を添付図面に基らき詳細に説明する。同、
本発明□の実施例では、電子時計についての例を掲げて
いるが、電子時計に限定されるものではない。
本発明□の実施例では、電子時計についての例を掲げて
いるが、電子時計に限定されるものではない。
第１図は、本発明を具体化した実施例を示すブロック図
である。
である。
１は発振回路であり、発振信号は分周・パルス合成回路
２に入力する。２の出力信号は駆動回路６、検出・制御
回路５に入力する。表示装置４は駆動回路５の出力によ
って、時刻その他の情報を表示する。検出・制御回路５
は電子時計全体あるいは表示装置４を正確に動作きせる
ためにめシ、表示装置４の出力情報と電源回路６の信号
を入力し、それらの信号に応じて駆動回路３を制御する
。
２に入力する。２の出力信号は駆動回路６、検出・制御
回路５に入力する。表示装置４は駆動回路５の出力によ
って、時刻その他の情報を表示する。検出・制御回路５
は電子時計全体あるいは表示装置４を正確に動作きせる
ためにめシ、表示装置４の出力情報と電源回路６の信号
を入力し、それらの信号に応じて駆動回路３を制御する
。
７はテスト状態設定回路であシ、この回路の出力信号に
ニジ、分周・パルス合成回路５、表示装置４、検出・制
御回路５をテスト状態として、各′回路素子の性能をテ
ストすることができる。テスト状態設定回路７は、記憶
回路７ａとテスト信号発生組合せ回路７ｂにより構成し
てあり、記憶回路７ａのリセット入力はプルアツプ抵抗
を介して、入力端子’ｒ１ と接続してあり、通常は
りナツト入力は″Ｈ“となっており、記憶回路７ａはリ
セットされた状態となっている。
ニジ、分周・パルス合成回路５、表示装置４、検出・制
御回路５をテスト状態として、各′回路素子の性能をテ
ストすることができる。テスト状態設定回路７は、記憶
回路７ａとテスト信号発生組合せ回路７ｂにより構成し
てあり、記憶回路７ａのリセット入力はプルアツプ抵抗
を介して、入力端子’ｒ１ と接続してあり、通常は
りナツト入力は″Ｈ“となっており、記憶回路７ａはリ
セットされた状態となっている。
テストを行う場合、入力端子Ｔｌを′Ｌ“とじて、記憶
回路７ａをリセット状態から解除し、入力端子ＯＬより
テスト項目と対応したクロックパルスを入力して、記憶
回路の状態を設定してテスト信号発生回路７ｂからテス
ト信号を発生させる。
回路７ａをリセット状態から解除し、入力端子ＯＬより
テスト項目と対応したクロックパルスを入力して、記憶
回路の状態を設定してテスト信号発生回路７ｂからテス
ト信号を発生させる。
第２図には、第１図のテスト状態設定回路７の具体的な
回路を示す。この回路において、記憶回路７ａはＦ ／
Ｆで構成して、テスト信号組合せ回路はＦ／Ｆ５個の
出力情報を組合せている。テストの時は、入力端子Ｔｌ
ｆｆ：′″Ｌ“とじて、ＴＩ′／ＩＩ′のり中ソト状態
を解除し、入力端子Ｃ！Ｌ、Ｃリクロツクパルスを入力
し、Ｆ ／ Ｆの状態を設定する。
回路を示す。この回路において、記憶回路７ａはＦ ／
Ｆで構成して、テスト信号組合せ回路はＦ／Ｆ５個の
出力情報を組合せている。テストの時は、入力端子Ｔｌ
ｆｆ：′″Ｌ“とじて、ＴＩ′／ＩＩ′のり中ソト状態
を解除し、入力端子Ｃ！Ｌ、Ｃリクロツクパルスを入力
し、Ｆ ／ Ｆの状態を設定する。
本実施例では、分周・パルス合成回路２の加速入力端子
と兼用にしている。本実施例の場合、記憶回路７ａの出
力は２３−８通りの組合せを持つことができる。ただし
、記憶回路７ａの出力がφφφ。
と兼用にしている。本実施例の場合、記憶回路７ａの出
力は２３−８通りの組合せを持つことができる。ただし
、記憶回路７ａの出力がφφφ。
つまり′Ｆ／Ｆのリセット入力が′Ｈ“の場合は、回路
の通常動作状態であるので、この出力組合せはテスト信
号としては使用できない。本実施例では記憶回路出力信
号がφφφ以外の組合せ７通りをテスト信号として用い
ている。そして’ｒｅｓｔｉ〜７の信号は分周・パルス
合成回路２、駆動回路３、表示装置４、検出・制御回路
５に入力し、各回路を強制的にテスト状態とする。
の通常動作状態であるので、この出力組合せはテスト信
号としては使用できない。本実施例では記憶回路出力信
号がφφφ以外の組合せ７通りをテスト信号として用い
ている。そして’ｒｅｓｔｉ〜７の信号は分周・パルス
合成回路２、駆動回路３、表示装置４、検出・制御回路
５に入力し、各回路を強制的にテスト状態とする。
５−
以上述べた如く、本発明によれば、テスト状態設定回路
の記憶回路を通常はリセット状態とし、テスト時のみ、
外部入力端子をリセット状態を解除する電位に保ち、記
憶回路の状態を他の外部入力端子金用いて変化すること
により、テスト信号を発生させ、所望のテストが可能と
なる。
の記憶回路を通常はリセット状態とし、テスト時のみ、
外部入力端子をリセット状態を解除する電位に保ち、記
憶回路の状態を他の外部入力端子金用いて変化すること
により、テスト信号を発生させ、所望のテストが可能と
なる。
したがって、本発明に工れは動作の不確実なオートクリ
ア回路や、周期的なリセット信号を必要としないテスト
状態設定回路を実現できる。また、オートクリア回路な
どを必要としないので、集積回路の回路構成が容易とな
り、集積回路個々のコスト低減という効果を有する。
ア回路や、周期的なリセット信号を必要としないテスト
状態設定回路を実現できる。また、オートクリア回路な
どを必要としないので、集積回路の回路構成が容易とな
り、集積回路個々のコスト低減という効果を有する。
第１図は、本発明の実施例のブロック図、第２図はテス
ト状態設定回路の詳細な図である。 １・・・発振回路 ２・・・分局・パルス合成口
６・・・駆動回路 路 ４・・・表示装置 ５・・・検出・制御回路６・
・・電源回路 ７・・・テスト状態設定回路 ６
− ７ａ・・・記憶回路 ７ｂ・・・テスト信号発生組合せ回路 Ｔ１・・・入力端子 ＯＬ・・・入力端子 以 上 出願人 株式会社 第二精工舎 ７ −
ト状態設定回路の詳細な図である。 １・・・発振回路 ２・・・分局・パルス合成口
６・・・駆動回路 路 ４・・・表示装置 ５・・・検出・制御回路６・
・・電源回路 ７・・・テスト状態設定回路 ６
− ７ａ・・・記憶回路 ７ｂ・・・テスト信号発生組合せ回路 Ｔ１・・・入力端子 ＯＬ・・・入力端子 以 上 出願人 株式会社 第二精工舎 ７ −
Claims (1)
- テスト信号発生用組合せ回路、及びテスト信号発生用組
合せ回路に接続する記憶回路を少なくとも有し、前記記
憶回路のリセットあるいはセット入力に接続する外部入
力端子を電源電位に１ルアツブ又はプルダウンすること
にニジ、通常の動作状態においてテスト信号発生を禁止
するように構成したテスト状態設定回路を有することを
特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043221A JPS58161338A (ja) | 1982-03-18 | 1982-03-18 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043221A JPS58161338A (ja) | 1982-03-18 | 1982-03-18 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58161338A true JPS58161338A (ja) | 1983-09-24 |
Family
ID=12657854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043221A Pending JPS58161338A (ja) | 1982-03-18 | 1982-03-18 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161338A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129731A (ja) * | 1988-11-09 | 1990-05-17 | Fujitsu Ltd | 記憶装置への書き込み制御装置 |
| JPH05190771A (ja) * | 1992-01-10 | 1993-07-30 | Mitsubishi Electric Corp | モード変更可能な内部回路を有する電子回路 |
-
1982
- 1982-03-18 JP JP57043221A patent/JPS58161338A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129731A (ja) * | 1988-11-09 | 1990-05-17 | Fujitsu Ltd | 記憶装置への書き込み制御装置 |
| JPH05190771A (ja) * | 1992-01-10 | 1993-07-30 | Mitsubishi Electric Corp | モード変更可能な内部回路を有する電子回路 |
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