KR100706240B1 - 하나의 테스트 핀을 사용하여 테스트 할 수 있는 시스템온 칩 및 테스트 방법 - Google Patents

하나의 테스트 핀을 사용하여 테스트 할 수 있는 시스템온 칩 및 테스트 방법 Download PDF

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Abstract

하나의 테스트 핀을 포함하는 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치는 리셋 신호 및 클럭 신호에 응답하여 인에이블 신호를 활성화하는 동작 모드 제어부, 클럭신호에 동기되어 상기 테스트 핀을 통해 직렬 데이타들을 입력받는 동작 모드 저장부, 그리고 직렬 데이타들에 응답하여 동작 모드 선택 신호들을 발생하는 동작 모드 디코더를 포함한다.
동작 모드 제어부는 카운트 동작을 수행하여 카운트된 값을 출력하는 비트 카운터와 비트 카운터의 출력값과 동작 모드 설정 개수를 비교하여 인에이블 신호를 활성화시키는 비교기를 포함한다.

Description

하나의 테스트 핀을 사용하여 테스트 할 수 있는 시스템 온 칩 및 테스트 방법{System on chip tested using one test pin and method thereof}
도 1은 종래 기술의 일 예에 따라 시스템 온 칩의 핀 배치 형식을 개략적으로 보여주는 도면이다.
도 2는 종래 기술의 다른 예에 따라 시스템 온 칩의 핀 배치 형식을 개략적으로 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따라 시스템 온 칩의 핀 배치 형식을 개략적으로 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따라 도 3의 시스템 온 칩의 내부 구조를 개략적으로 보여주는 블럭도이다.
도 5는 본 발명의 일 실시예에 따른 동작 타이밍도이다.
도 6는 본 발명의 다른 실시예에 따른 동작 타이밍도이다.
* 도면의 주요 부분에 대한 설명*
110: 동작 모드 제어부 120: 동작 모드 저장부
130: 동작 모드 디코더 111: 비트 카운터
112: 비교기 121~123: 쉬프트 레지스터
본 발명은 시스템 온 칩에 관한 것으로, 좀 더 구체적으로는 하나의 테스트 핀을 사용하여 테스트 할 수 있는 시스템 온 칩 및 시스템 온 칩 테스트 방법에 관한 것이다.
모바일 장치(Mobile Device)를 포함하는 전자 장치의 소형화 추세에 따라, 휴대용 전자 장치에 사용되는 칩의 설계에서, 칩 내부 구조 뿐 아니라, 칩 외부의 I/O(Input/Output) 핀 배치도 문제가 된다. 즉, 사각형 칩의 네 면(상, 하, 좌, 우)을 모두 사용하는 것이 아니라 두 면(two-side) 또는 한 면에만 핀을 배치한다.
이렇게 칩의 일부 면에만 I/O(Input/Output) 핀을 배치하는 경우, I/O(Input/Output) 핀의 개수를 줄여야 하는데, 노말 모드에서 일반적인 동작을 하는데 필요한 기능 관련 I/O(Input/Output) 핀이나, 전원/접지 핀의 개수를 줄이는 데에는 한계가 있다. 따라서, 칩의 성능을 테스트하는데 이용되는 테스트 핀을 개수를 줄일 필요가 있다.
그러나, 휴대용 전자 장치에 사용되는 시스템 온 칩( System-on-Chip)의 복합화, 고기능화에 따라 칩 테스트 항목이 많아지고, 테스트를 위한 입/출력 핀의 개수도 증가한다.
도 1은 종래 기술에 따라 테스트 핀들을 3면에 배치한 시스템 온 칩을 나타낸다. 도 2는 종래 기술에 따라 테스트 핀을 하나로 줄여 2면에 배치한 시스템 온 칩을 나타낸다. 도 1 을 참조하면, 칩 테스트를 위하여 다수의 테스트 핀들(TEST_1~TEST_4)을 사용한다. 도 2를 참조하면, 테스트 핀(TEST)은 하나이나, 테스트 모드를 설정하기 위해 다른 노말 입/출력 핀들(IO_4~IO_7)을 사용한다. 따라서, 입/출력 핀들의 개수가 충분하지 않은 칩의 경우에는 도 2에 도시된 방식을 적용하기가 어렵다. 따라서, 칩의 크기를 줄일 수 있도록, 적은 수의 테스트 핀을 이용하여 효과적으로 테스트 모드를 설정할 수 있는 기술 개발이 필요하다.
본 발명의 목적은 시스템 온 칩 테스트에 사용되는 테스트 핀 개수를 줄일 수 있는 시스템 온 칩 및 시스템 온 칩 테스트 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 하나의 테스트 핀을 포함하는 반도체 장치를 제공한다. 상기 반도체 장치는 외부로부터의 리셋 신호 및 클럭 신호에 응답하여 소정 시간 동안 인에이블 신호를 활성화하는 동작 모드 제어부; 상기 인에이블 신호에 응답하여 동작하며, 상기 클럭신호에 동기되어 상기 테스트 핀을 통해 직렬 데이타들을 입력받는 동작 모드 저장부; 그리고 상기 동작 모드 저장부에 저장된 상기 직렬 데이타들에 응답하여 동작 모드 선택 신호들을 발생하는 동작 모드 디코더를 포함한다.
일 실시예에 있어서, 상기 동작 모드 제어부는 상기 리셋 신호의 로우-하이 천이에 동기되어 동작하며 상기 클럭 신호의 상승 에지 마다 카운트 동작을 수행하여 카운트된 값을 출력하는 비트 카운터; 그리고 상기 비트 카운터의 출력값과 동 작 모드 설정 개수를 비교하여 상기 비트 카운터의 출력값이 상기 동작 모드 설정 개수 보다 작으면 상기 인에이블 신호를 활성화시키는 비교기를 포함한다. 이 경우에 상기 동작 모드 설정 개수는 상기 직렬 데이타들의 총 비트수에 따라 결정된다.
일 실시예에 있어서, 상기 인에이블 신호는 상기 리셋 신호의 로우-하이 천이 시점부터 상기 카운트 값이 상기 동작 모드 설정 개수에 도달하는 시점까지 하이 레벨을 유지한다.
일 실시예에 있어서, 상기 동작 모드 저장부는 상기 동작 모드 제어부로부터의 상기 인에이블 신호에 응답하여 동작하며, 상기 클럭 신호에 동기되어 상기 외부로부터의 직렬 데이타들을 쉬프트 시키는 쉬프트 레지스터들을 포함한다.
일 실시예에 있어서, 상기 쉬프트 레지스터들 중 적어도 하나의 쉬프트 레지스터는 상기 동작 모드들을 지정하도록 설정된다.
일 실시예에 있어서, 상기 동작 모드들을 지정하도록 설정되는 쉬프트 레지스터를 제외한 나머지 쉬프트 레지스터들은 각각 상기 동작 모드들에서의 하위 동작 모드를 지정하거나, 하위 테스트 대상을 지정하도록 설정된다.
일 실시예에 있어서, 상기 동작 모드들은 입/출력 인터페이스, 메모리, 및 내부 로직이 동작하는 모드들을 포함한다.
일 실시예에 있어서, 상기 리셋신호는 상기 클럭 신호(CLK)의 하강 에지에 동기되어 로우-하이 천이를 한다.
일 실시예에 있어서, 상기 멀티플렉서는 상기 동작 모드 저장부의 동작이 완료될 때까지 소정의 값으로 고정된다.
일 실시예에 있어서, 상기 동작 모드들은 상기 칩이 일반적으로 동작하는 정상 동작 모드를 포함한다.
일 실시예에 있어서, 상기 정상 동작 모드에서 상기 동작 모드들을 지정하기위한 쉬프트 레지스터는 로직 "1" 또는 로직 "0" 중 어느 하나의 값으로 설정된다.
일 실시예에 있어서, 상기 동작 모드 제어부로부터의 상기 인에이블 신호의 하이-로우 천이에 응답하여 상기 동작 모드 선택 신호들을 출력하는 멀티플렉서를 더 포함한다.
상기 목적을 달성하기 위하여 반도체 장치의 테스트 방법을 제공한다. 상기 테스트 방법은 리셋 신호에 응답하여 인에이블 신호를 활성화하는 단계;
상기 인에이블 신호에 응답하여 테스트 핀으로부터 클럭 신호에 동기된 시리얼 데이타를 입력받는 단계; 상기 시리얼 데이타 입력이 완료되었는지 여부를 판단하여 상기 인에이블 신호를 비활성화 시키는 단계; 그리고 상기 인에이블 신호의 비활성화에 따라, 상기 시리얼 데이타에 상응하는 동작 모드 선택 신호들을 발생하는 단계를 포함한다.
일 실시예에 있어서, 상기 인에이블 신호는 하이 레벨로 천이함으로써 활성화되며, 상기 인에이블 신호는 로우 레벨로 천이함으로써 비활성화된다.
일 실시예에 있어서, 상기 동작 모드 선택 신호들을 발생하는 단계는 테스트 신호들을 발생하는 단계를 더 포함한다. 이 경우에, 상기 테스트 신호들은 상기 동작 모드 선택 신호들이 나타내는 각각의 동작 모드들에서 하위 동작 모드를 지정하거나, 하위 테스트 대상을 지정한다.
본 발명의 예시적인 실시예들이 참조 도면에 의거하여 이하 상세히 설명될 것이다.
(실시예)
도 3은 본 발명에 따라 입/출력 핀들을 2면에 배치한 시스템 온 칩을 나타낸다. 도 3을 참조하면, 시스템 온 칩은 커맨드 핀(IO_CMD), 리셋 핀(IO_RESET), 클럭 입력 핀(IO_CLK), 그리고 다수의 입/출력 핀들(Input/Output pins IO_1~IO_7)을 포함한다.
칩의 성능을 테스트 하기 위한 테스트 모드를 설정할 시에 하나의 테스트 핀(IO_CMD)만을 사용하여 직렬 데이타들(SD)를 입력하고, 다른 다수의 입/출력 핀들은 사용하지 않는다.
도 4는 본 발명의 일 실시예에 따라 도 3의 시스템 온 칩의 내부 구조를 개략적으로 보여주는 블럭도이다. 도 4를 참조하면, 시스템 온 칩은 동작 모드 제어부(110), 동작 모드 저장부(120), 동작 모드 디코더(130), 멀티 플렉서(160), 및 내장 테스트 모듈(140, 150)을 포함한다.
본 발명의 일 실시예에 따른 시스템 온 칩에서 동작 모드들을 설정하는데 필요한 신호들의 비트(bit)수가 log2N(=N1 + N2 + ... +Nk) 개라고 가정한다 (즉, 동작 모드 설정 개수가 N). 동작 모드 제어부(110)는 비트 카운터(111) 및 비교기(112)를 포함한다. 비트 카운터(111)는 도 3의 리셋 핀(IO_RESET)을 통하여 입력된 리셋 신호(RESET)의 로우-하이 천이에 동기되어 동작한다. 또한, 비트 카운터(111) 은 도 3의 리셋 핀(IO_RESET)을 통하여 입력된 클럭 신호(CLK)의 상승 에지(Rising Edge) 마다 카운트 동작을 수행하여 출력값(Y1)을 비교기(112)에 출력한다. 비트 카운터(111)의 비트 수(M)은 log2N 이상의 정수가 되도록 한다.
비교기(112)는 비트 카운터(111)의 출력값(Y1)과 동작 모드 설정 개수(N)를 비교하여 비트 카운터의 출력값(Y1)이 동작 모드 설정 개수(N) 보다 작으면 동작 모드를 활성화 시키는 인에이블 신호(Y2)를 발생한다. 이 경우에, 인에이블 신호(Y2)는 하이 레벨(즉, 로직 "1")의 값을 갖는다.
동작 모드 저장부(120)는 동작 모드 제어부(110)로부터 생성되는 인에이블 신호(Y2)에 응답하여 동작하는 복수개(k)의 쉬프트 레지스터들(121,122, ...)를 포함한다. 복수개(k)의 쉬프트 레지스터들(121,122, ...)은 리셋 신호(RESET)가 디스에이블되면(즉, 로우-하이 천이를 하면), 클럭 신호(CLK)에 동기되어 외부로부터 입력된 직렬 데이타들(SD)의 값을 순차적으로 쉬프트(Shift) 시킨다. 복수개(k)의 쉬프트 레지스터들(121,122, ...)은 동작 모드 저장부(120)내의 비트 카운터(111)의 출력값(Y1)이 동작 모드 설정 개수(N)에 도달하면 동작을 멈춘다. 즉, 복수개(k)의 쉬프트 레지스터들(121,122, ...)은 인에이블 신호(Y2)가 하이 레벨(로직 "1")인 구간에서만 동작한다. 복수개(k)의 쉬프트 레지스터들(121,122, ...) 중 적어도 하나는 동작 모드들을 지정하도록 설정된다. 도 4에서는 쉬프트 레지스터(121)가 동작 모드들을 지정하도록 설정된 것으로 예시되어 있다.
다시 설명하면, 인에이블 신호(Y2)가 하이 레벨인 구간동안, 쉬프트 레지스 터(121)는 클럭 신호(CLK)에 동기 되어 직렬 데이타들(SD)의 값을 순차적으로 쉬프트 시키고, N1 개의 직렬 데이타들(SD)을 동작 모드 디코더(130)에 출력한다. 쉬프트 레지스터(122)는 클럭 신호(CLK)에 동기 되어 직렬 데이타들(SD)의 값을 순차적으로 쉬프트 시키고, N2 개의 직렬 데이타들(SD)을 내장 테스트 모듈(140)에 출력한다. 이와 마찬가지로, 쉬프트 레지스터(123)은 Nk 개의 직렬 데이타들(SD)의 값을 내장 테스트 모듈(150)에 출력한다.
동작 모드 디코더(130)는 쉬프트 레지스터(121)로부터의 N1 개의 직렬 데이타들(SD)을 입력받아 2N1 개의 동작 모드 선택 신호들을 멀티 플렉서(160)에 출력한다.
내장 테스트 모듈(140)은 쉬프트 레지스터(122)로부터 N2 개의 직렬 데이타들(SD)을 입력받아 2N2 개의 테스트 신호들을 발생한다. 이와 마찬가지로, 내장 테스트 모듈(150)은 2Nk 개의 테스트 신호들을 발생한다. 내장 테스트 모듈(140, 150)은 각각 특정 동작 모드에서 선택된 시스템 온 칩 내의 테스트 대상을 테스트하기 위한 장치이다.
멀티플렉서(160)는 동작 모드 제어부(110)의 인에이블 신호( Y2)에 의해 활성화되며, 동작 모드 저장부(120)의 쉬프트 동작이 완료될 때까지 출력(OP_MODE)을 일정한 값(예를 들면, "0000...0000")이 되도록 한다. 동작 모드 저장부동작 모드 저장부동작 모드 저장부동작 모드 디코더(130)의 출력이 계속 변화되어 테스트 시 문제가 발생할 수 있다. 따라서, 출력(OP_MODE)을 일정한 값으로 고정시켜 테스트 시 발생할 수 있는 문제를 미리 방지하기 위함이다.
도 5는 도 4에 도시된 시스템 온 칩의 동작 타이밍도를 나타낸다. 설명의 편의를 위해 도 4에 도시된 쉬프트 레지스터의 개수(k)가 3, 동작 모드 설정 개수 (N)가 9라고 가정한다. 도 5를 참조하면, 동작 모드 제어부(110, 도 4 참조) 내의 비트 카운터(111, CNT)는 클럭 신호의 상승 에지(Rising Edge) 마다 카운트 동작을 수행한다. 리셋 신호(RESET)는 클럭 신호(CLK)의 하강 에지(Falling Edge)에서 디스에이블, 즉 로우-하이 천이를 하도록 하여 제거/회복(Removal/Recovery) 마진이 충분히 확보 되도록 한다. 비트 카운터(111)은 클럭 신호(CLK)의 상승 에지(Rising Edge)에서 동작하도록 하며, 테스트 핀(IO_TEST)을 통해 입력되는 직렬 데이타들(SD)은 클럭 신호(CLK)의 하강 에지에서 인가 되도록 한다. 따라서, 직렬 데이타들(SD)에 대한 설정/대기(Setup/Hold) 마진이 충분히 확보 되도록 할 수 있다.
직렬 데이타들(SD)은 클럭 신호(CLK)에 동기되어 차례로 쉬프트 되어, 일부(C0, C1, C2)는 쉬프트 레지스터(123)에 설정되고, 일부(B0, B1)는 쉬프트 레지스터(122)에 설정되며, 그리고 나머지(A0, A1, A2, A3)는 쉬프트 레지스터(121)에 설정된다. 쉬프트 레지스터(121)에 설정된 직렬 데이타(SD)들의 값(A0, A1, A2, A3)에 따라 테스트시 특정 모드가 지정된다. 쉬프트 레지스터(122, 122)의 출력 값(SEL2, SEL3)은 특정 동작 모드에서 하위 동작 모드를 지정하거나, 하위 테스트 대상을 선택하도록 한다.
멀티플렉서(160, 도 4)의 출력 신호(OP_MODE)는 직렬 데이타들(SD)에 따라쉬프트 레지스터(121, 122, 123)의 설정이 완료될 때까지 일정한 값으로 고정된다. 쉬프트 레스터(121)가 동작하는 동안 동작 모드 디코더(130)의 값이 변화되어 테스트시 문제가 발생하는 것을 방지 하기 위함이다.
상세히 설명한 바와 같이, 테스트 벡터에 따라 테스트 핀(IO_TEST)을 통하여 직렬 데이타(SD)를 입력하는 경우에는 리셋 신호(RESET), 클럭 신호(CLK), 및 직렬 데이타(SD)간의 타이밍을 비교적 용이하게 조절할 수 있다. 그러나, 칩이 일반적인 동작을 하는 정상 동작 모드에서는 클럭신호(CLK)에 따라 값을 변화 시키는 것이 어려우므로, 직렬 데이타(SD)를 로직 "0" 또는 로직 "1"의 특정한 값으로 고정시킨다. 따라서, 정상 동장 모드에서, 특정 동작 모드를 지정하도록 설정 되는 레지스터(121)의 값인 A0, A1, A2, A3 는 모두 로직 "0" 또는 로직 "1"로 정의한다.
도 6는 도 4에 도시된 쉬프트 레지스터의 개수(k)가 1, 동작 모드 설정 개수 (N)가 4인 경우에 도 4에 도시된 시스템 온 칩의 동작 타이밍도를 나타낸다. 도 6을 참조하면, 동작 모드 제어부(110, 도 4 참조) 내의 비트 카운터(111, CNT)는 클럭 신호의 상승 에지(Rising Edge) 마다 카운트 동작을 수행한다. 리셋 신호(RESET)는 클럭 신호(CLK)의 하강 에지(Falling Edge)에서 디스에이블, 즉 로우-하이 천이를 한다. 비트 카운터(111)은 클럭 신호(CLK)의 상승 에지(Rising Edge)에서 동작하도록 하며, 테스트 핀(IO_TEST)을 통해 입력되는 직렬 데이타들(SD)은 클럭 신호(CLK)의 하강 에지에서 인가된다. 따라서, 직렬 데이타들(SD)에 대한 설정/대기(Setup/Hold) 마진이 충분히 확보 된다.
직렬 데이타들(SD)은 클럭 신호(CLK)에 동기되어 차례로 쉬프트 되어, A0, A1, A2, 및 A3 값들은 쉬프트 레지스터(121)에 설정된다. A0, A1, A2, 및 A3 값들 은 각각 입/출력 인터페이스, 메모리, 및 내부 로직이 동작하는 모드들 및 정상 동작 모드를 포함하는 특정한 동작 모드를 나타낸다.
멀티플렉서(160, 도 4)의 출력 신호(OP_MODE)는 직렬 데이타들(SD)에 따라 쉬프트 레지스터(121)의 설정이 완료될 때까지 일정한 값으로 고정된다. 쉬프트 레스터(121)가 동작하는 동안 동작 모드 디코더(130)의 값이 변화되어 테스트시 문제가 발생하는 것을 방지 하기 위함이다.
본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설는한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 따르면, 한 개의 특정한 테스트 핀만을 사용하여 다수개의 동작 모드를 갖는 테스트 모드를 설정할 수 있어, 다른 노말 입/출력 핀을 사용할 필요가 없다.
또한, 클럭 신호 및 리셋 신호와 직렬 데이타들(SD)을 이용하여 테스트 벡터에 따른 신호 입력시 타이밍 문제를 해결할 수 있다.
정상 동작 모드 설정 값을 로직 "0" 또는 로직 "1"의 특정한 값으로 하여 한 개의 테스트 핀만을 이용해 동작 모드를 설정시 발생할 수 있는 문제를 방지할 수 있다.
마지막으로, 복수개의 쉬프트 레지스터를 이용해 특정 동작 모드에서 하위 동작 모드와 하위 테스트 대상을 지정하는 것이 가능하다.

Claims (17)

  1. 동작 모드 선택 신호에 응답하여 복수의 테스트 모드 중 어느 하나를 수행하는 반도체 집적회로 장치에 있어서,
    테스트 핀;
    리셋 신호와 외부로부터의 클럭 신호에 응답하여 카운트 동작을 수행하고, 카운트 값에 응답하여 인에이블 신호를 활성화하는 동작 모드 제어부;
    상기 인에이블 신호의 활성화 구간 동안, 상기 클럭 신호에 동기되어 상기 테스트 핀을 통해 테스트 데이터를 직렬로 입력받고, 상기 테스트 데이터를 순차적으로 저장하는 테스트 데이터 저장부와; 그리고
    상기 테스트 데이터 저장부로부터 제공되는 상기 테스트 데이터를 디코딩하여 상기 동작 모드 선택 신호를 발생하는 동작 모드 디코더를 포함하는 반도체 집적회로 장치.
  2. 제 1항에 있어서,
    상기 동작 모드 제어부는
    상기 리셋 신호가 비활성화되면, 상기 클럭 신호의 상승 에지 마다 카운트 동작을 수행하는 비트 카운터; 그리고
    상기 비트 카운터의 카운트 값이 미리 설정된 상기 테스트 데이터의 비트 수에 도달할 때까지 상기 인에이블 신호를 활성화시키는 비교기를 포함하는 반도체 집적회로 장치.
  3. 제 1항에 있어서,
    상기 테스트 핀은 하나의 입력 핀인 것을 특징으로 하는 반도체 집적회로 장치.
  4. 제 3항에 있어서,
    상기 테스트 데이터 저장부는 상기 클럭 신호에 동기되어 외부로부터의 상기 테스트 핀을 통하여 직렬로 입력되는 테스트 데이터들을 순차적으로 쉬프트시키는 직렬연결된 복수의 쉬프트 레지스터들을 포함하는 반도체 집적회로 장치.
  5. 제 4항에 있어서,
    상기 쉬프트 레지스터들 중 적어도 하나는 상기 복수의 테스트 모드들 중 적어도 하나의 모드로 선택되도록 하기 위한 테스트 모드 설정 데이터를 저장하는 반도체 집적회로 장치.
  6. 제 5항에 있어서,
    상기 테스트 모드 설정 데이터를 저장하는 쉬프트 레지스터를 제외한 나머지 쉬프트 레지스터들은 상기 설정된 테스트 모드의 하위 모드들 또는 하위 테스트 대상들을 나타내는 데이터를 저장하는 반도체 집적회로 장치.
  7. 제 6항에 있어서,
    상기 하위 테스트 대상들은 입/출력 인터페이스, 메모리, 및 내부 로직들을 포함하는 반도체 집적회로 장치.
  8. 제 1항에 있어서,
    상기 인에이블 신호에 응답하여 상기 동작 모드 선택 신호를 출력하는 멀티플렉서를 더 포함하는 반도체 집적회로 장치.
  9. 제 8항에 있어서,
    상기 멀티플렉서는 상기 테스트 데이터 저장부의 데이터 저장이 완료될 때까지 소정의 값으로 고정되는 반도체 집적회로 장치.
  10. 제 1항에 있어서,
    상기 동작 모드 선택 신호는 상기 반도체 집적회로 장치의 내부 회로들의 정상 동작 모드와 복수의 테스트 모드들 중 어느 하나를 선택하는 것을 특징으로 하는 반도체 집적회로 장치.
  11. 제 10항에 있어서,
    상기 정상 동작 모드에서 상기 동작 모드들을 지정하기위한 쉬프트 레지스터는 로직 "1" 또는 로직 "0" 중 어느 하나의 값으로 설정되는 반도체 집적회로 장치.
  12. 제 1항에 있어서,
    상기 테스트 데이터 저장부는 상기 리셋 신호의 비활성화 구간 동안 상기 테스트 데이터를 순차적으로 저장하는 것을 특징으로 하는 반도체 집적회로 장치.
  13. 리셋 신호에 응답하여 인에이블 신호를 활성화하는 단계;
    상기 활성화된 인에이블 신호에 응답하여 테스트 핀으로부터 클럭 신호에 동기된 시리얼 데이터를 입력받는 단계;
    상기 시리얼 데이터 입력이 완료되었는지 여부를 판단하여 상기 활성화된 인에이블 신호를 비활성화시키는 단계; 그리고
    상기 인에이블 신호가 비활성화되면, 상기 시리얼 데이터에 상응하는 동작 모드 선택 신호들을 발생하는 단계를 포함하는 반도체 집적회로 장치의 테스트 방법.
  14. 제 13항에 있어서,
    상기 동작 모드 선택 신호들을 발생하는 단계는
    상기 시리얼 데이터 중 일부를 디코딩하는 단계를 더 포함하는 반도체 집적회로 장치의 테스트 방법.
  15. 제 14항에 있어서,
    상기 인에이블 신호가 활성화되는 동안에는 상기 동작 모드 선택 신호들이 출력되지 못하도록 제어되는 반도체 집적회로 장치의 테스트 방법.
  16. 제 13항에 있어서,
    상기 동작 모드 선택 신호들을 발생하는 단계는
    테스트 신호들을 발생하는 단계를 더 포함하는 반도체 집적회로 장치의 테스트 방법.
  17. 제 16항에 있어서,
    상기 테스트 신호들은 상기 동작 모드 선택 신호들이 나타내는 각각의 동작 모드들에서 하위 동작 모드를 지정하거나, 하위 테스트 대상을 지정하는 반도체 집적회로 장치의 테스트 방법.
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