TWI793688B - 半導體積體電路 - Google Patents

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TWI793688B
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Abstract

實施方式之半導體積體電路具備複數個記憶體、及控制複數個記憶體之第1控制電路。第1控制電路具備：第1狀態轉移電路，其於複數個記憶體之動作時進行寫入控制及讀取控制中之至少任一者；及第2狀態轉移電路，其連接於第1狀態轉移電路，能夠使第1狀態轉移電路依次執行複數個記憶體之測試。

Description

半導體積體電路
本發明之實施方式係關於一種半導體積體電路及其設計方法、設計支援系統與程式。
於半導體積體電路中，藉由內建自我測試(BIST：Build-In Self-Test)進行之測試對象記憶體之分組向以配置為基礎之主體分割轉變。此係為了緩和在基於記憶體類型或測試循環資訊之分割中產生之配線雜亂。另一方面，於目前成為主流之以配置為基礎之記憶體分組中，由1個BIST控制電路控制多個記憶體。與記憶體之構成無關地進行分組。又，與測試時之測試循環無關地進行分組。
於本發明之一實施方式中，提供一種削減記憶體分組之再試行以及防止記憶體測試中之同時開關所引起之峰值功率增加的半導體積體電路及其設計方法、設計支援系統與程式。
實施方式之半導體積體電路具備複數個記憶體、及控制複數個記憶體之第1控制電路。第1控制電路具備：第1狀態轉移電路，其於複數個記 憶體之動作時進行寫入控制及讀取控制中之至少任一者；及第2狀態轉移電路，其連接於第1狀態轉移電路，能夠使第1狀態轉移電路依次執行複數個記憶體之測試。
根據上述構成，可提供一種削減記憶體分組之再試行以及防止記憶體測試中之同時開關所引起之峰值功率增加的半導體積體電路及其設計方法、設計支援系統與程式。
1:半導體積體電路
2:設計支援系統
10:電腦裝置
20:CPU伺服器
22:記憶體分割處理部
24:記憶體BIST電路產生部
30:網路
40:記憶媒體
42:記憶體資訊儲存部
42D:記憶體定義資料
44:測試演算法資訊儲存部
44D:演算法定義資料
46:測試循環值儲存部
46D:測試循環值資料
48:消耗電力值儲存部
48D:消耗電力值資料
50:閾值儲存部
50P:閾值資料
50T:閾值資料
52:記憶體分割資訊儲存部
52F:功能區塊之分割資訊資料
52P:附近記憶體之分割資訊資料
53:時脈產生電路
54:存取控制電路
56:BIST存取電路
64:第1狀態轉移電路
66:資料產生器
68:位址產生器
70:控制信號產生器
72:結果比較控制電路
74:串列控制用FSM
76:時脈相位控制電路
78:延遲邏輯元件
80:相位設定暫存器
82:選擇器
84:計數器控制電路
86:計數器電路
88:計數器設定暫存器
90:及閘
100:半導體基板
221:測試循環計算部
222:測試循環閾值設定部
223:第1記憶體分割部
224:消耗電力計算部
225:消耗電力閾值設定部
226:第2記憶體分割部
A:區塊
A~D:BIST控制電路
A1:區塊
A2:區塊
A1:BIST控制電路
A2:BIST控制電路
B:區塊
B1:區塊
B2:區塊
B1:BIST控制電路
B2:BIST控制電路
C:區塊
C1:區塊
C2:區塊
C1:BIST控制電路
C2:BIST控制電路
CLK:時脈信號
CLK1:時脈信號
CLKO:時脈信號
D:區塊
D1:區塊
D2:區塊
D1:BIST控制電路
D2:BIST控制電路
DCH:資料鏈
DO:資料輸出信號
EN:賦能信號
EN1:賦能信號
EN2:賦能信號
EN3:賦能信號
EN4:賦能信號
ENO:賦能信號
MEMA:記憶體
MEMA1~MEMAN:記憶體
MEMB:記憶體
MEMB1~MEMBN:記憶體
MEMC:記憶體
MEMC1~MEMCN:記憶體
MEMD:記憶體
MEMD1~MEMDN:記憶體
RCLK:參考時脈信號
RS:重置信號
SEL:選擇信號
圖1A係對第1實施方式之半導體積體電路之記憶體之分割狀態進行說明之模式圖。
圖1B係對第1實施方式之半導體積體電路之記憶體之分割狀態進行說明之模式圖。
圖1C係對第1實施方式之半導體積體電路之記憶體之分割狀態進行說明之模式圖。
圖1D係第1實施方式之半導體積體電路之方塊圖。
圖1E係第1實施方式之BIST控制電路之說明圖。
圖1F係串列控制用FSM之動作說明圖。
圖2A係第1實施方式之第1例之半導體積體電路之動作時序圖。
圖2B係第1實施方式之第2例之半導體積體電路之動作時序圖。
圖3係第2實施方式之半導體積體電路之方塊圖。
圖4係時脈相位控制電路之方塊圖。
圖5係第2實施方式之半導體積體電路之動作時序圖。
圖6係對第3實施方式之半導體積體電路之記憶體之分割狀態進行說明之模式圖。
圖7係第3實施方式之半導體積體電路之方塊圖。
圖8係計數器控制電路之方塊圖。
圖9係第3實施方式之半導體積體電路之動作時序圖。
圖10係表示實施方式之設計支援系統之構成之模式圖。
圖11係實施方式之設計支援系統之伺服器及記憶媒體之詳細之功能區塊構成圖。
圖12係實施方式之設計支援系統中適用之記憶體分割之流程圖。
接下來，參照圖式對實施方式進行說明。於以下說明之說明書或圖式之記載中，對相同之構成要素標註相同符號並省略說明。圖式係模式性之圖。又，以下所示之實施方式例示用以使技術思想具體化之裝置或方法。實施方式可於申請專利範圍內施加各種變更。
(第1實施方式之半導體積體電路)
如圖1A所示，於半導體基板100中，分割有複數個記憶體MEMA1~MEMAN、MEMB1~MEMBN、MEMC1~MEMCN、MEMC1~MEMCN。記憶體MEMA1~MEMAN配置於區塊A，記憶體MEMB1~MEMBN配置於區塊B，記憶體MEMC1~MEMCN配置於區塊C，記憶體MEMD1~MEMDN配置於區塊D。
各區塊亦可設為功能區塊。功能區塊係指具有特定功能之半導體積體電路(IC：Integrated Circuits)構造。例如，靜態隨機存取記憶體(SRAM：Static Random Access Memory)、唯讀記憶體(ROM：Read Only Memory)、動態隨機存取記憶體(DRAM：Dynamic Random Access Memory)、中央運算處理裝置(CPU：Central Processing Unit，中央處理單元)等積體電路成為功能區塊。或者，功能區塊亦可由配置距離較近之記憶體彼此劃分成區塊所得。
關於記憶體類型，存在單埠記憶體及雙埠記憶體等複數種。使記憶體類型不同之記憶體為同一組時，測試控制電路會變得複雜，因此，亦可由相同類型之記憶體彼此劃分成區塊。即，將複數個記憶體分組成複數個區塊時，亦可使記憶體類型相同之記憶體彼此為同一組。
於連接於記憶體之時脈信號之頻率不同之情形時，測試控制電路亦會變得複雜。即，將複數個記憶體分組成複數個區塊時，亦可使連接於相同時脈信號之記憶體彼此為同一組。此外，亦可將該等組合而劃分成區塊。亦可將此種分割視為以配置為基礎之分割。
於之後之說明中，設為區塊A、B、C、D全部以相同頻率之時脈作動，區塊內之記憶體於單埠記憶體及雙埠記憶體等之分類中，記憶體類型相同。
圖1B表示區塊A中包含之記憶體之分組之實施例。
如圖1B所示，設為區塊A包含例如3個記憶體。循環之數值表示各記憶體所需之測試循環值。
區塊A中包含之記憶體係使用記憶體測試時執行之記憶體之測試次數即測試循環數作為指標而進行分割，分割成子區塊A1、子區塊A2。此種以測試循環為基礎之分割之對象在圖1A所示之以配置為基礎而劃分之區塊中。根據各記憶體之字元數及/或位元寬度構成、及測試演算法資訊等導出成為指標之測試循環數，據此分割記憶體組。將具有最大之測試循環數之記憶體設為閾值，其餘記憶體於由落於閾值之範圍內進行分割。如此，於第1實施方式中，將測試循環數作為指標而將3個記憶體劃分成組A1、A2該2個。組A1包含測試循環10000之MEMA1。組A2包含6000循環之MENA2與4000循環之MEMA3。MEMA1之10000循環成為閾值，將MEMA2與MEMA3之測試循環數相加所得之值不超過閾值。又，對組A1、組A2分別配置控制記憶體測試之BIST控制電路A1、A2。亦可將使用該等測試循環數作為指標之區塊內之記憶體組之分割視為附近記憶體之分割。此處，附近記憶體表示有可能利用同一BIST控制電路測試之記憶體。
將區塊中包含之複數個記憶體分割成複數個子區塊時，亦可將記憶體測試時需要最大之測試循環數之複數個記憶體中之一個設定為一個子區塊，以記憶體之總測試循環數成為最大之測試循環數以下之方式將其餘記憶體設定為另一子區塊。
再者，BIST係指BIST(Built-In Self Test)，例如指於晶片內進行包含「測試圖案之產生」或「核對測試結果與期望值」等之測試器動作。BIST控制電路包含控制該等測試器動作之晶片內之電路。
雖未圖示，但區塊B、C、D亦同樣地分割。再者，關於記憶體，與字元數和位元數之大小成比例地，所需之測試循環數變長，BIST控制電路之面積亦變大。使測試循環數較小之記憶體與測試循環數較大之記憶體為同一組時，整體之測試循環數由測試循環數較大之記憶體支配。因此，使測試循環數接近之記憶體彼此為同一組時，對整體之測試循環數或BIST控制電路之面積造成之影響變小。
圖1C表示利用第1實施方式完成區塊A、B、C、D間之分割後之狀態。同一個區塊之記憶體測試循環數由最大之記憶體之測試循環數支配。因此，將最大之記憶體之測試循環數作為測試循環數之上限而設定為閾值。進行分組時，以記憶體之測試循環數相加所得之值不超過該閾值之方式進行分組。
區塊A1與A2分別具有BIST控制電路A1與A2。
區塊B1與B2分別具有BIST控制電路B1與B2。
區塊C1與C2分別具有BIST控制電路C1與C2。
區塊D1與D2分別具有BIST控制電路D1與D2。
利用圖1D對區塊A1與A2以及B1與B2之半導體積體電路1詳細地進行說明。
半導體積體電路1具備時脈產生電路53、連接於時脈產生電路53之區塊A1、區塊A2、區塊B1、區塊B2、存取控制電路54、連接於存取控制電路54之BIST存取電路56、以及連接於BIST存取電路56之BIST控制電路A1、A2、B1、B2。
時脈產生電路53係由參考時脈信號RCLK產生某頻率之時脈信號CLK1並供給至內部電路之電路，例如包括相位同步電路(PLL：Phase Locked Loop，鎖相迴路)等。此處，內部電路係區塊A1、區塊A2、區塊B1、區塊B2等之各電路。
BIST控制電路A1、A2、B1、B2係控制記憶體BIST測試之電路。BIST控制電路A1、A2、B1、B2與記憶體I/F與自時脈產生電路53供給之時脈信號CLK1同步。BIST存取電路56係對BIST控制電路A1、A2、B1、B2進行管理之電路。
存取控制電路54控制BIST存取電路56。存取控制電路54例如使用以IEEE1149.1標準定義之聯合測試工作群組(JTAG：Joint Test Action Group)控制器(TAPC，Test Access Port Controller，測試存取埠控制器)。再者，亦可自外部端子直接控制BIST存取電路56。
記憶體I/F係進行時脈信號CLK1與自BIST控制電路A1、A2、B1、B2產生之測試用信號之選擇及期望值比較等之電路。例如，對記憶體MEMA2與記憶體MEMA3中之每一個組入有1個記憶體I/F。
各記憶體MEMA2、MEMA3係成為測試對象之記憶體。成為測試對象之記憶體例如可適用SRAM、ROM、DRAM等。
再者，圖1D中雖未圖示出區塊C1、C2、D1、D2，但同樣地構成。於區塊C1、C2、D1、D2中，亦與區塊A1、A2、B1、B2同樣地，以相同方式連接有BIST存取電路56及傳輸時脈信號CLK1之信號線。
第1實施方式之半導體積體電路如圖1E所示，具備複數個記憶體MEMA2、MEMA3、及控制複數個記憶體MEMA2、MEMA3之BIST控制電路A2。BIST控制電路A2具備：第1狀態轉移電路(BIST控制FSM)64，其於複數個記憶體之動作時進行寫入控制及讀取控制中之至少任一者；及第2狀態轉移電路(串列控制用FSM)74，其連接於第1狀態轉移電路64，能夠使第1狀態轉移電路64依次執行複數個記憶體之測試。此處，複數個記憶體之動作時例如係指複數個記憶體之測試時。
如圖1E所示，於區塊A2內配置有BIST控制電路A2、記憶體介面 (I/F)、以及記憶體MEMA2與記憶體MEMA3。
BIST控制電路A2連接於複數個記憶體介面(I/F)。
BIST控制電路A2經由記憶體介面(I/F)而分別連接於記憶體MEMA2與記憶體MEMA3。
BIST控制電路A2具備第1狀態轉移電路64、資料產生器66、位址產生器68、控制信號產生器70及結果比較控制電路72。第1狀態轉移電路64包括BIST控制狀態機(FSM：Finite State Machine，有限狀態機)。由第1狀態轉移電路64控制資料產生器66、位址產生器68、控制信號產生器70及結果比較控制電路72。
第1狀態轉移電路64係進行記憶體測試中之讀取(Read)控制及/或寫入(Write)控制等一系列控制之狀態機。資料產生器66係產生記憶體之讀取(Read)值及寫入(Write)值中之至少任一者之電路。位址產生器68係產生記憶體之位址值之電路。控制信號產生器70係產生進行記憶體之讀取控制及寫入控制中之至少任一者之控制信號之電路。結果比較控制電路係由利用BIST控制電路58產生之期望值與實際之記憶體資料值之比較而產生旗標等之電路。
資料產生器66、位址產生器68、控制信號產生器70及結果比較控制電路72連接於記憶體介面(I/F)。
對BIST控制電路A2自外部供給時脈信號CLK、重置信號RS、賦能信號EN。重置信號RS係使BIST控制電路A2之設定初始化之信號，賦能信號EN係控制BIST控制電路A2之接通斷開動作之信號。自時脈產生電路53供給時脈信號CLK。
又，自BIST控制電路A2輸出資料輸出信號DO。資料輸出信號DO係用以輸出內部暫存器之值等之信號。區塊A1、B1、B2、C1、C2、D1、D2亦與區塊A2同樣地構成。
於第1實施方式之半導體積體電路1中，藉由將串列控制用FSM(狀態機)74組入，而使區塊A2中包含之記憶體MEMA2、MEMA3之測試依次開始。於圖1F中表示具備串列控制用FSM74之BIST控制FSM64之動作。可對組A2中包含之MEMA2、MEMA3依次開始記憶體測試。
同樣地，使BIST控制電路B2能夠控制MEMB2、MEMB3之記憶體測試之開始時序，能夠以於MEMB2之後進行MEMB3之測試之方式依次開始。
同樣地，使BIST控制電路C2能夠控制MEMC2、MEMC3之記憶體測試之開始時序，能夠以於MEMC2之後進行MEMC3之測試之方式依次開始。
同樣地，使BIST控制電路D2能夠控制MEMD2、MEMD3之記憶體測試之開始時序，能夠以於MEMD2之後進行MEMD3之測試之方式依次開始。
BIST控制電路A1、B1、C1、D1分別能夠控制MEMA1、MEMB1、MEMC1、MEMD1之記憶體測試之開始時序。
(第1實施方式之第1例之半導體積體電路之記憶體測試動作例) (動作時序圖)
圖2A係第1實施方式之半導體積體電路之動作時序圖之第1例。於圖2A中，示出以時脈信號CLK進行動作之2個區塊A1與A2。記憶體MEMA2、MEMA3隨著賦能信號EN1接通而依次根據狀態機驅動，記憶體MEMA1與賦能信號EN2之接通同時地被驅動。於賦能信號EN1接通之期間，執行記憶體MEMA2、MEMA3之寫入及/或讀取動作及等待動作。如此，於賦能信號EN1接通之期間，依次執行記憶體MEMA2、MEMA3之寫入及/或讀取動作。於賦能信號EN2接通之期間，執行記憶體MEMA1之寫入及/或讀取動作。
於賦能信號EN1與賦能信號EN2同時接通之期間t1-t11，對記憶體MEMA1、MEMA2進行存取，於期間t11-t12，對記憶體MEMA3、MEMA1進行存取。
於圖2A中，記憶體MEMA2之寫入及/或讀取動作於t1-t11期間中反 覆執行6000循環。記憶體MEMA3之寫入及/或讀取動作於t11-t12期間中反覆執行4000循環。記憶體MEMA1之寫入及/或讀取動作於t1-t12期間中反覆執行10000循環。
(第1實施方式之第1例中之效果)
於本實施方式之第1例中，能夠使記憶體存取分散化。因此，可避免峰值功率之集中。
又，為了避免峰值功率之集中而依序驅動MEMA1、MEMA2、MEMA3時，寫入及/或讀取動作共計需要20000循環。於第1例中，藉由分散驅動記憶體測試，可降低峰值功率之集中且縮短測試時間。
(第1實施方式之第2例之半導體積體電路之記憶體測試動作例)
圖2B係第1實施方式之半導體積體電路之動作時序圖之第1例。圖2B中對每一個區塊均適用如第1例般之記憶體存取之分散驅動。如圖2B所示，於功能區塊A、B、C、D之間調整記憶體測試開始之時序，進而於區塊內亦調整記憶體測試開始之時序，藉此，可抑制伴隨記憶體存取產生之同時開關。例如，於達到10000循環之前之期間同時開關之記憶體必須調整為6個以下。此處，功能區塊係指具有特定功能之積體電路構造。例如，SRAM、ROM、DRAM、中央運算處理裝置(CPU：Central Processing Unit)等之積體電路係功能區塊。例如，於SRAM等功能區塊中，有可能利用第1 BIST控制電路測試之記憶體係第1 BIST控制電路之附近記憶體。
(第1實施方式之第2例中之效果)
於本實施方式之第2例中，亦能夠使記憶體存取分散化。因此，可避免峰值功率之集中。
又，與為了避免峰值功率之集中而按照區塊A、區塊B、區塊C、區塊D之順序依序驅動之情形相比，可縮短測試時間。
(第2實施方式之半導體積體電路)
第2實施方式之半導體積體電路如圖3所示，具備複數個記憶體MEMA2、MEMA3、及控制複數個記憶體MEMA2、MEMA3之第1控制電路(BIST控制電路A2)。BIST控制電路A2具備：第1狀態轉移電路(BIST控制FSM)64，其於複數個記憶體MEMA2、MEMA3之動作時進行寫入控制及讀取控制中之至少任一者；及第2狀態轉移電路(串列控制用FSM)74，其連接於第1狀態轉移電路(BIST控制FSM)64，能夠使第1狀態轉移電路64依次執行複數個記憶體MEMA2、MEMA3之測試。複數個記憶體MEMA2、MEMA3之動作時係指複數個記憶體MEMA2、MEMA3之測試時。
第2實施方式之半導體積體電路進而具備第2控制電路，上述第2控制電路能夠控制與由第1控制電路(BIST控制電路A2)控制之記憶體不同之至少1個記憶體，第1控制電路(BIST控制電路A2)具備時脈相位控制電路76，上述時脈相位控制電路76對照著第2控制電路之時脈信號之相位，來 控制第1控制電路(BIST控制電路A2)之時脈信號之相位。
如圖3所示，於第2實施方式之半導體積體電路中，進而於BIST控制電路A2內具備時脈相位控制電路76。於時脈系統相同之情形時，例如可於BIST等複數個記憶體之動作時，藉由時脈相位控制電路76之動作使時脈之相位相對於原始之時脈信號CLK錯開而減少伴隨記憶體存取產生之同時開關。BIST控制電路A1、B1、C1、C2、D1、D2之構成亦與BIST控制電路A2相同。
(時脈相位控制電路之具體例)
圖4係時脈相位控制電路76之方塊圖。
時脈相位控制電路76具備延遲邏輯元件78、相位設定暫存器80及選擇器82。
延遲邏輯元件78係用以使第1控制電路(BIST控制電路A2)之時脈信號CLKO之相位相對於原始之時脈信號CLK錯開之邏輯電路。
相位設定暫存器80設定第1控制電路(BIST控制電路A2)之時脈信號相對於原始之時脈信號CLK之相位差。即，相位設定暫存器80係用以相對於原始之時脈信號CLK決定輸出時脈信號CLKO之相位之暫存器。資料鏈DCH係以IEEE1149.1標準規定之資料暫存器鏈，被供給至相位設定暫存器80，且自相位設定暫存器80輸出。
選擇器82選擇原始之時脈信號CLK及設定了相位差之時脈信號中之任一者。
圖4中，時脈信號CLK與輸入至BIST控制電路A2之時脈信號CLK1(圖1D)相同。輸出時脈信號CLKO係與原始之時脈信號CLK同相或相位相對於原始之時脈信號CLK錯開之時脈信號。
選擇信號SEL係選擇時脈信號CLK之信號。
相位設定暫存器80之長度根據輸出時脈信號CLKO相對於原始之時脈信號CLK之相位差而改變。於相位差為例如45°、90°、135°該3個等級之情形時，暫存器之長度需要2位元。
(動作時序圖)
圖5係第2實施方式之半導體積體電路之動作時序圖。作為一例，僅表示區塊A之動作。
(a)首先，於記憶體測試開始前，自資料鏈DCH對相位設定暫存器80進行存取，設定所需之相位差之值。暫存器設定之期間係對相位設定暫存器80進行設定之存取期間。
(b)繼而，於記憶體測試開始後，於時刻t1，將賦能信號EN與選擇信 號SEL同時接通。
(c)賦能信號EN與選擇信號SEL變化為高位準H時，基於所設定之相位差之值，將相位相對於原始之時脈信號CLK錯開之輸出時脈信號CLKO傳輸至記憶體MEMA1、MEMA2、MEMA3，於時刻t2開始測試。此處，如箭頭A所示，輸出時脈信號CLKO之相位相對於原始之時脈信號CLK錯開。
(d)於時刻t2-t5之期間，執行記憶體之寫入及/或讀取動作。MEMA1與CLK0同步地動作，MEMA2、MEMA3與CLK1同步地動作。
(e)於時刻t41，記憶體之寫入及/或讀取動作完成，而賦能信號EN與選擇信號SEL恢復成低位準時，恢復成通常之時脈之相位。此處，如箭頭B所示，輸出時脈信號CLKO相對於時脈信號CLK之相位差恢復為零，消除了相位差。
再者，亦可對區塊B、區塊C、區塊D適用同樣之驅動方式。又，亦可對第1實施方式適用本動作。
(第2實施方式中之效果)
可進一步抑制伴隨記憶體存取產生之同時開關。
(第3實施方式之半導體積體電路)
於圖6中表示第3實施方式中之半導體積體電路之記憶體之分割狀態。表示各功能區塊A、B、C、D包含之記憶體之最大測試循環數。
第3實施方式之半導體積體電路如圖7所示，具備：複數個功能區塊(A~D)，其等具備至少包括第1記憶體、第2記憶體及第3記憶體之複數個記憶體、及能夠獨立地控制第1記憶體及第2記憶體與第3記憶體之控制電路(BIST控制電路A~D)；及BIST存取電路56，其連接於控制電路(BIST控制電路A~D)，能夠對控制電路(BIST控制電路A~D)進行存取。
BIST存取電路56可將賦能信號EN傳送至控制電路(BIST控制電路A~D)，上述賦能信號EN用於在第1及第2記憶體之控制動作結束後開始第3記憶體之控制動作，或者在第3記憶體之控制動作結束後開始第1及第2記憶體之控制動作。
BIST存取電路56具備藉由賦能信號EN使控制電路(BIST控制電路A~D)啟動之計數器控制電路84。
如圖7所示，於第3實施方式之BIST存取電路56中組入有計數器控制電路84。再者，計數器控制電路84亦可獨立於BIST存取電路56而配置。又，記載為於區塊A中有2個記憶體，於區塊B中有1個記憶體，於區塊C中有2個記憶體，於區塊D中有1個記憶體，但並不限於此。如第1、第2實施方式中所說明般，可於各區塊內進一步基於附近記憶體進行分割，亦可不進行。
BIST存取電路56係對所有BIST控制電路A、B、C、D進行統一管理之控制電路。開始測試時，自BIST存取電路56輸出使BIST控制電路A、B、C、D啟動之賦能信號。賦能信號被供給至各功能區塊A、B、C、D之BIST控制電路A、B、C、D。藉由計數器控制電路84之動作，以賦能信號於不同時序傳送至各功能區塊之方式進行控制。
(計數器控制電路之具體例)
圖8係計數器控制電路84之方塊圖。係能夠於任意時序使BIST控制電路A、B、C、D啟動之電路構造。
計數器控制電路84具備計數器電路86、計數器設定暫存器88、以及及閘(AND gate)90。
計數器電路86於複數個功能區塊A、B、C、D中之1個功能區塊之動作時，對動作開始後供給之時脈信號CLK之脈衝數進行計數之後，使下一個功能區塊之動作開始。計數器電路86係對時脈信號CLK進行計數，當達到所設定之計數值時輸出高位準H之信號。
計數器設定暫存器88係用以設定計數值之暫存器電路。即，計數器設定暫存器88係對時脈信號CLK之脈衝數進行計數之暫存器電路。資料鏈DCH係以IEEE1149.1標準規定之資料暫存器鏈，被供給至計數器設定暫存器88，且自計數器設定暫存器88輸出。
及閘90係由賦能信號EN與已通過計數器電路86之時脈信號CLK之及運算輸出賦能信號ENO之閘電路。
(動作時序圖)
於圖9中，功能區塊B之記憶體之寫入及/或讀取動作於tE1-t1期間中反覆執行2000循環。功能區塊C之記憶體之寫入及/或讀取動作於tE2-t2期間中反覆執行1200循環。功能區塊D之記憶體之寫入及/或讀取動作於tE3-t4期間中反覆執行5000循環。功能區塊A之記憶體之寫入及/或讀取動作於tE1-t4期間中反覆執行9500循環。
圖9係第3實施方式之半導體積體電路之動作時序圖。圖9係表示計數器控制之時序圖之具體例之圖。於圖9中，將屬於功能區塊A、B、C、D之記憶體分別以MEMA、MEMB、MEMC、MEMD表示。以下對動作進行說明。
(a)首先，於記憶體測試開始前，於時刻t01，自資料鏈DCH對計數器設定暫存器88進行存取，對區塊C與區塊D設定所需之計數值。暫存器設定之期間係對計數器設定暫存器88進行設定之存取期間。
(b)繼而，於記憶體測試開始後，針對未設定計數值之區塊A與區塊B，於時刻tE1將賦能信號EN1與賦能信號EN4同時接通，實施記憶體測試。tE1-t1之期間係功能區塊B之測試期間。tE1-t4之期間係功能區塊 A之測試期間。
(c)繼而，達到功能區塊C中所設定之計數值之後，於時刻tE2，如箭頭C所示，使區塊C之賦能信號EN2變化為接通，開始功能區塊C之測試。tE2-t2之期間係功能區塊C之測試期間。
(d)繼而，達到功能區塊D中所設定之計數值之後，於時刻tE3，如箭頭D所示，使功能區塊D之賦能信號EN3變化為接通，開始功能區塊D之測試。tE3-t4之期間係功能區塊D之測試期間。
(第3實施方式中之效果)
第3實施方式之半導體積體電路可提供一種於以測試循環為基礎之分割(區塊層級)中抑制伴隨記憶體存取產生之同時開關之BIST控制電路。
第3實施方式之半導體積體電路可利用計數器控制電路個別地控制使BIST控制電路啟動之賦能信號，藉此，能夠以任意循環且以功能區塊為單位使BIST控制電路啟動，從而使伴隨記憶體存取產生之同時開關改善。
於以測試循環為基礎之分割(區塊層級)中，可將各BIST控制電路之測試循環(消耗電力)作為參數，使區塊層級之BIST控制電路啟動，從而使伴隨記憶體存取產生之同時開關改善。
(其他實施方式)
(a)對於第3實施方式，亦可如第2實施方式般對功能區塊內之複數個記憶體使時脈錯開。於該情形時，於圖9中，區塊A之時脈與區塊B、C、D之時脈成為不同時脈。於該情形時，除了第3實施方式之效果以外，還可使伴隨記憶體存取產生之同時開關改善。
(b)於上述實施方式中，功能區塊A、B、C、D全部連接於CLK1之線路(圖1D、圖7)。但是，亦可連接於不同時脈之線路。例如，亦可使功能區塊A、B與CLK1連接，使功能區塊C、D與CLK2連接。此時，亦可適用上述實施方式。
(c)於上述實施方式(圖7)中，分割後之功能區塊之數量為4個，但並不限於此。既可更多，亦可更少。
(d)於上述實施方式(圖1D)中，功能區塊內之以附近記憶體為基礎之分割數最多為2個(例如將區塊A劃分成區塊A1與A2)，但並不限於此，亦可分割成更多個。
(e)於上述實施方式(圖1D)中，以附近記憶體為基礎分割後之功能區塊中包含之記憶體最多為2個(例如功能區塊A2中包含MEMA2與MEMA3)，但並不限於此，亦可包含更多個。
(半導體積體電路之設計方法)
以下，對實施方式之半導體積體電路之設計方法進行說明。
(a)首先，針對半導體積體電路中搭載之複數個記憶體，基於記憶體之配置資訊與功能資訊，將複數個記憶體分組成複數個區塊(A、B、C、D)(例如參照圖1A及圖6)。
(b)繼而，於複數個區塊中之至少一個區塊(A)中，基於記憶體測試時執行之記憶體之測試次數即測試循環數，將至少一個區塊分割成複數個子區塊(A1、A2)(例如參照圖1B)。
(c)繼而，分割成複數個子區塊後，計算複數個區塊於記憶體測試時分別消耗之電力即消耗電力資訊，並基於複數個區塊之消耗電力資訊，將複數個區塊分組成複數個上位區塊U1(A)、上位區塊U2(B、C、D)(例如參照圖6及圖9)。
於實施方式之半導體積體電路之設計方法中，將複數個記憶體分組成複數個區塊時，亦可使記憶體類型相同之記憶體彼此為同一組。
又，將複數個記憶體分組成複數個區塊時，亦可使連接於相同時脈信號之記憶體彼此為同一組。
又，將區塊中包含之複數個記憶體分割成複數個子區塊時，亦可將記憶體測試時需要最大之測試循環數之複數個記憶體中之一個設定為一個 子區塊，以記憶體之總測試循環數成為最大之測試循環數以下之方式將其餘記憶體設定為另一子區塊。
又，於實施方式之半導體積體電路之設計方法中，將複數個區塊分組成複數個上位區塊時，亦可將記憶體測試時需要最大消耗電力之一個區塊(A)設定為一個上位區塊U1，以區塊之總消耗電力成為最大消耗電力以下之方式將其餘區塊(B、C、D)設定為另一上位區塊U2。
(設計支援系統)
本實施方式之半導體積體電路及其設計方法可適用於考慮低消耗電力化之記憶體測試中之設計技術及驗證裝置。以下，對本實施方式之設計支援系統進行說明。
圖10係表示實施方式之設計支援系統2之構成之模式圖。設計支援系統2具備電腦裝置10、CPU伺服器20、網路30及記憶媒體40。
設計支援系統2具備：電腦裝置10，其經由網路30由用戶操作；CPU伺服器20，其儲存用於設計支援系統2之電腦程式；及記憶媒體40。記憶媒體40儲存用以執行用於設計支援系統2之電腦程式之輸入資訊資料、驗證結果之訊息。
電腦裝置10例如亦可為個人電腦(PC：Personal Computer)、精簡型用戶端終端、移動終端、PDA(Personal Digital Assistant，個人數位助 理)。CPU伺服器20例如亦可為工程工作站、大型電腦、超級電腦。網路30例如亦可為網際網路、內部網路、LAN(Local Area Network，區域網路)、電話通信網、專用線。記憶媒體40例如亦可為硬碟之外部記憶裝置、記憶體之半導體記憶裝置、記憶媒體(media)。但是，實際並不限定於該等示例。
圖11係實施方式之設計支援系統2之CPU伺服器20及記憶媒體40之詳細之功能區塊構成圖。設計支援系統2具備CPU伺服器20、及儲存CPU伺服器20之資料之記憶媒體40。
CPU伺服器20包含：記憶體分割處理部22，其於複數個區塊包含複數個記憶體時，對複數個區塊及複數個記憶體執行分割處理；及記憶體BIST電路產生部24，其能夠執行複數個記憶體之測試。
再者，記憶體分割處理部22例如亦可為CPU或微處理機之處理裝置或具有相同功能之半導體積體電路(IC)。但是，實際並不限定於該等示例。
記憶體分割處理部22具有測試循環計算部221、測試循環閾值設定部222、第1記憶體分割部223、消耗電力計算部224、消耗電力閾值設定部225及第2記憶體分割部226。
測試循環計算部221能夠計算複數個記憶體各自之測試循環數。
測試循環閾值設定部222能夠將各測試循環數中之至少一個設定為測試循環閾值。
第1記憶體分割部223能夠基於測試循環數將一個區塊包含之複數個記憶體分割成複數個子區塊。
第2記憶體分割部226基於複數個區塊之消耗電力資訊將複數個區塊分組成複數個上位區塊。因此，第2記憶體分割部226亦可稱為記憶體分組部。
記憶媒體40具備記憶體資訊儲存部42、測試演算法資訊儲存部44、測試循環值儲存部46、消耗電力值儲存部48、閾值儲存部50及記憶體分割資訊儲存部52。
記憶體資訊儲存部42儲存記憶體定義資料42D。此處，記憶體定義資料係指定義記憶體之類型(例如，SRAM、DRAM、時脈數、字元線及/或資料線資訊等)之資料。測試演算法資訊儲存部44儲存測試演算法定義資料44D。測試演算法定義資料例如係指定義BIST之測試圖案、測試之重複次數等之資料。測試循環值儲存部46儲存各記憶體之測試循環值資料46D。消耗電力值儲存部48儲存各功能區塊之消耗電力值資料48D。閾值儲存部50儲存測試循環之閾值資料50T及消耗電力之閾值資料50P。記憶體分割資訊儲存部52儲存附近記憶體之分割資訊資料52P及功能區塊之分 割資訊資料52F。
測試循環計算部221基於記憶體定義資料42D與測試演算法定義資料44D計算複數個記憶體各自之測試循環數，並作為複數個記憶體之測試循環值資料46D儲存於測試循環值儲存部46中。
測試循環閾值設定部222設定測試循環數之閾值，並將設定結果作為測試循環數之閾值資料50T儲存於閾值儲存部50中。
第1記憶體分割部223基於各記憶體之測試循環值資料46D、測試循環數之閾值資料50T及消耗電力之閾值資料50P，執行以附近記憶體為基礎之分割處理，並將分割處理後之資料作為子區塊之附近記憶體之分割資訊資料52P儲存於記憶體分割資訊儲存部52中。
上述消耗電力計算部224基於複數個記憶體之測試循環值資料46D計算消耗電力，並將該計算結果作為各功能區塊之消耗電力值資料48D儲存於消耗電力值儲存部48中。
消耗電力閾值設定部225基於各功能區塊之消耗電力值資料48D設定消耗電力之閾值，並將該設定結果作為消耗電力之閾值資料50P儲存於閾值儲存部50中。
第2記憶體分割部(記憶體分組部)226基於各功能區塊之消耗電力值 資料48D、測試循環數之閾值資料50T及消耗電力之閾值資料50P，執行功能區塊層級之分組，並將分組後之資料作為上位區塊之功能區塊之分割資訊資料52F儲存於記憶體分割資訊儲存部52中。
記憶體BIST電路產生部24基於記憶體分割資訊儲存部52中儲存之子區塊之附近記憶體之分割資訊資料52P及上位區塊之功能區塊之分割資訊資料52F，產生用於實施方式之設計支援系統2之記憶體BIST電路。
(記憶體分割之流程圖)
圖12係適用於實施方式之設計支援系統2之記憶體分割之流程圖。參照圖12，對實施方式之設計支援系統之動作進行說明。
(A)首先，於步驟S11中，於記憶體組中，根據記憶體之字元數及/或位元寬度構成與測試演算法計算記憶體之測試循環數。
(B)繼而，於步驟S12中，求出測試循環數最長之記憶體，分割成獨立之組，並將測試循環數設定為閾值。
(C)繼而，於步驟S13中，對其他記憶體以不超過閾值之方式進行組分割。
(D)繼而，於步驟S14中，判斷是否於附近記憶體中完成了組分割。若判斷結果為否，則返回至步驟S13。若判斷結果為是，則移行至步驟 S15。
(E)繼而，於步驟S15中，根據各功能區塊中包含之記憶體組之最長之測試循環數，計算各功能區塊之同時開關率所產生之消耗電力。
(F)繼而，於步驟S16中，根據所計算出之消耗電力，將具有最大值之功能區塊分割成獨立之組，並將其消耗電力設定為閾值。
(G)繼而，於步驟S17中，對其他功能區塊以不超過閾值之方式進行組分割。
(H)繼而，於步驟S17中，判斷是否於功能區塊中完成了組分割。若判斷結果為否，則返回至步驟S17。若判斷結果為是，則結束記憶體分割之處理。
於實施方式之設計支援系統中，使以配置資訊為主體之記憶體分組與以測試循環數為主體之記憶體分組聯合，按照上述動作流程圖進行記憶體分組。可將測試循環數之影響抑制為最小限度，抑制伴隨記憶體存取產生之同時開關，從而防止測試時之峰值功率增加。
(用於設計支援系統之電腦程式)
用於設計支援系統之電腦程式具有使電腦執行之以下命令。即，(1)針對複數個記憶體，基於記憶體之配置資訊與功能資訊，將複數個記憶體 分組成複數個區塊；(2)根據複數個記憶體各自之字元數及/或位元寬度構成與測試演算法，計算複數個記憶體之測試所需之測試循環數；(3)將複數個區塊中之至少一個區塊包含之複數個記憶體之最大測試循環數設定為第1閾值；(4)將具有最大之測試循環數之記憶體分類至一個子區塊，將至少一個區塊包含之其餘記憶體於落於第1閾值之範圍內分類至另一子區塊；(5)根據複數個區塊之測試循環數計算各區塊之同時開關率所產生之消耗電力；(6)根據消耗電力，將具有最大消耗電力之上述複數個區塊中之一個分類至上位區塊，並將最大消耗電力設定為第2閾值；(7)對複數個區塊之其他區塊，以不超過第2閾值之方式分類至上位區塊。
實施方式係例示，發明範圍並不限定於其等。
[相關申請案之引用]
本申請案基於2021年02月03日提出申請之先前日本專利申請案第2021-015745號及2021年07月02日提出申請之先前日本專利申請案第2021-110627號之優先權而主張優先權利益，其全部內容藉由引用而包含於本文中。
64:第1狀態轉移電路
66:資料產生器
68:位址產生器
70:控制信號產生器
72:結果比較控制電路
74:串列控制用FSM
A2:區塊
A2:BIST控制電路
CLK:時脈信號
DO:資料輸出信號
EN:賦能信號
MEMA2:記憶體
MEMA3:記憶體
RS:重置信號

Claims (8)

  1. 一種半導體積體電路，其具備：複數個記憶體；及第1控制電路，其控制上述複數個記憶體；且上述第1控制電路具備：第1狀態轉移電路，其於上述複數個記憶體之動作時進行寫入控制及讀取控制中之至少任一者；及第2狀態轉移電路，其連接於上述第1狀態轉移電路，能夠使上述第1狀態轉移電路依次執行上述複數個記憶體之測試。
  2. 如請求項1之半導體積體電路，其進而具備第2控制電路，上述第2控制電路能夠控制與由上述第1控制電路控制之記憶體不同之至少1個記憶體，且上述第1控制電路具備時脈相位控制電路，上述時脈相位控制電路對照著上述第2控制電路之時脈信號之相位，來控制上述第1控制電路之時脈信號之相位。
  3. 如請求項1之半導體積體電路，其中上述第1控制電路進而具備時脈相位控制電路，且上述時脈相位控制電路具備：延遲邏輯元件，其使上述第1控制電路之時脈信號之相位相對於原始時脈信號錯開；相位設定暫存器，其設定上述第1控制電路之時脈信號相對於上述原始時脈信號之相位差；及選擇器，其選擇上述原始時脈信號及設定了上述相位差之時脈信號中之任一 者。
  4. 如請求項1至3中任一項之半導體積體電路，其中上述複數個記憶體之動作時係指上述複數個記憶體之測試時。
  5. 一種半導體積體電路，其具備：複數個功能區塊，其具備至少包括第1記憶體、第2記憶體及第3記憶體之複數個記憶體、以及能夠獨立地控制上述第1記憶體及上述第2記憶體與上述第3記憶體之控制電路；及存取電路，其連接於上述控制電路，能夠對上述控制電路進行存取；且上述存取電路能夠將賦能信號傳送至上述控制電路，上述賦能信號用於在上述第1及第2記憶體之控制動作結束後開始上述第3記憶體之控制動作，或者在上述第3記憶體之控制動作結束後開始上述第1及第2記憶體之控制動作。
  6. 如請求項5之半導體積體電路，其中上述存取電路具備藉由上述賦能信號使上述控制電路啟動之計數器控制電路。
  7. 如請求項6之半導體積體電路，其中上述計數器控制電路具備計數器電路，上述計數器電路於上述複數個功能區塊中之1個功能區塊之動作時，對動作開始後供給之時脈信號之脈衝數進行計數之後，使下一個功能區塊之動作開始。
  8. 如請求項7之半導體積體電路，其中上述計數器控制電路具備對上述時脈信號之脈衝數進行計數之計數器設定暫存器。
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