TW201348722A - 三維記憶體與其內建自我測試電路 - Google Patents

Abstract

三維記憶體包括：複數記憶體晶粒層，各記憶體晶粒層包括至少一記憶體區塊與一內建自我測試電路；以及複數通道，用以電性連接該些記憶體晶粒層。於同步測試時，選擇該些記憶體晶粒層之一為一主要層，由該主要層之該內建自我測試電路透過該些通道而送出一致能信號給受測的該些記憶體晶粒層，該些記憶體晶粒層之各該內建自我測試電路用以測試同一記憶體晶粒層或不同記憶體晶粒層之該些記憶體區塊。

Description

三維記憶體與其內建自我測試電路

本揭露是有關於一種三維記憶體與其內建自試測電路。

應用穿矽孔(through-silicon via,TSV)的三維整合技術為目前晶片設計技術之一。相較於二維整合技術，三維整合技術可以提供如：異質整合、高性能、高頻寬(high bandwidth)、低功率、體積小等。目前測試乃是三維整合技術所要面臨的挑戰。

三維晶片的測試流程傳統上包含三個階段：已知良好晶粒(known-good die,KGD)測試、已知良好堆疊(known-good stack,KGS)測試、以及最後測試(final test)。

三維隨機存取記憶體(3-D RAM)也不例外。在記憶體晶圓製造完成後，利用探針(chip-probe,CP)來進行晶圓的KGD測試，確認哪些記憶體晶粒是可以正常運作的，以避免堆疊不良晶粒(failed die)而造成3-D RAM的良率損失。

在製作穿矽孔與堆疊晶粒層的過程中，晶粒可能受到堆疊製程或其他製程的汙染。故而，要執行KGS測試，用以過濾這些汙染所產生的瑕疵。

當晶粒都已經堆疊完成，則會執行最後測試，以確保堆疊完的三維隨機存取記憶體可以正常運作。

在進行KGD測試時，不易利用探針技術來直接接觸/測試穿矽孔，故而需要額外的測試襯墊(test pad)來輔助相關測試的進行。這是因為，在3-D RAM中，記憶體晶粒 乃是透過穿矽孔連接至其他記憶體晶粒層的信號、操作電壓源與接地端。而穿矽孔的直徑約在1~10um左右，若要以探針直接接觸穿矽孔的方式進行KGD測試，將造成測試成本大幅增加。

故而，另一辦法乃是在晶粒上增加測試襯墊，測試襯墊乃是為輔助KGD測試而專有的。藉由測試襯墊的存在，便可憑藉現有之探針技術來提供測試時所需之控制信號、操作電壓源與接地端，而無須使用符合穿矽孔直徑維度之高成本探針。然而，測試襯墊的數目多寡會影響測試成本與測試時間。此外，在最後測試時，因為晶粒層已經被堆疊，故欲直接存取每一層已經被堆疊的記憶體晶粒將會非常困難。

因此，3-D積體電路需要標準化的測試設計，以控制內部的測試電路，進而有效的降低測試時間及測試襯墊個數，更有助於不同廠商的產品整合。

以目前3-D RAM來說，各記憶體晶粒層具有內建自我測試電路，並且沿用傳統二維系統晶片中記憶體的測試方式(將於底下說明之)。每一記憶體晶粒層有標準化測試介面的控制器，用以控制自己本層的內建自我測試電路。最底層的記憶體晶粒層可能更包括處理器這類邏輯電路(logic circuit)，此處理器包覆IEEE 1500測試封套以利進行測試。IEEE 1500測試封套與內建自我測試電路的操作時脈可能彼此不同。通常來說，為符合正常記憶體操作速度下的測試，內建自我測試電路會運作在較高頻的時脈。而IEEE 1500測試封套由於搭配掃描測試(scan test)，一 般運作在較低頻的時脈。

二維系統晶片(system-on-chip,SoC)的記憶體普遍使用內建自我測試電路，來減少使用高速測試機台所造成之高測試成本。低速測試機台在較低頻的時脈運作下提供控制訊號與測試指令資料給內建自我測試電路的控制器，控制器便會對受測記憶體區塊所對應的內建自我測試電路之測試樣本產生器(test pattern generator,TPG)下達指令。測試樣本產生器產生讀/寫記憶體位址與記憶體資料(0或是1)，並在較高頻的時脈運作下對記憶體區塊進行測試。當所得的結果與預期不同時，測試樣本產生器會將錯誤訊息傳回控制器，以回報測試機台。

第1圖顯示習知技術在3-D RAM之內建自我測試電路的時序圖。TCK0.TN及TCK1.TN分別代表第N層(N為正整數)之內建自我測試電路之控制器所用之低速測試時脈與其測試樣本產生器所用之高速測試時脈。當3-D RAM進行平行測試時，不同層的內建自我測試電路必須同步執行使用者所下的測試命令。然而，若使用傳統的內建自我測試電路架構(由各層的控制器僅僅對各層內建自我測試電路之測試樣本產生器下達指令)，在3-D RAM的KGS測試與最後測試期間，S1為原本預期的時脈歪斜。如果已堆疊晶粒之控制器所運作的低速時脈訊號受到穿矽孔的變異影響，不同層的內建自我測試電路之控制器所接收到之低速測試時脈訊號之間將會產生非預期的歪斜(skew)，如歪斜S2所示。如此，將造成不同層的內建自我測試電路之測試樣本產生器所接收到的致能訊號(如 TPG_EN.T1與TPG_EN.T2所示)之間的延遲/歪斜高達一或多個其所運作的高速時脈週期(如歪斜S3所示)，故無法執行同步測試，進而可能對整體測試品質產生負面影響。

考量3-D RAM本身的架構，每一個獨立通道(channel)透過穿矽孔連接至不同層的記憶體區塊。當對3-D RAM進行KGS測試或最後測試時，需對不同層之不同記憶體區塊進行同步測試。若考量最極端情況(corner-case condition)，在測試時，在最上層(假設其距離電源供應端最遠)的所有記憶體區塊需要被同步測試。另外，由於讀與寫的功率消耗不同，內建自我測試電路必須確保所有記憶體區塊能夠同時執行讀或寫的動作，以確保測試過程是在最極端情況下發生。若考量最極端的工作溫度情況，則不同層的記憶體區塊必須被同時啟動，以在測試過程中模擬熱堆積在3-D RAM中的嚴苛情況。所以，在測試時，若是測試所有可能出現的最極端情況，則3-D RAM的測試品質才能得到保證。

本揭露實施例係有關於一種三維記憶體與其內建自我試測電路，隨著堆疊之記憶體晶粒層數增加，每一層的內建自我試測電路可用於同步測試其他層之記憶體區塊。

本揭露實施例係有關於一種三維記憶體與其內建自我試測電路，可感知跨越時脈的有限狀態機可避免內建自我測電路因其測試圖樣產生器與其控制器所使用的時脈有差異而執行不必要的測試命令。

本揭露實施例係有關於一種三維記憶體與其內建自 我試測電路，由主要層(master layer)的內建自我測試電路統一送出控制信號給其他受測的次要層(slave layer)，以避免在同步測試時可能出現之一個或多個其所運作之高速時脈週期的延遲。

根據本揭露之一示範性實施例，提出一種三維記憶體。三維記憶體包括：複數記憶體晶粒層，各記憶體晶粒層包括至少一記憶體區塊與一內建自我測試電路；以及複數通道，用以電性連接該些記憶體晶粒層。於同步測試時，選擇該些記憶體晶粒層之一為一主要層，由該主要層之該內建自我測試電路透過該些通道而送出一致能信號(enable signal)給受測的該些記憶體晶粒層，該些記憶體晶粒層之各該內建自我測試電路用以測試同一記憶體晶粒層或不同記憶體晶粒層之該些記憶體區塊。

根據本揭露之一示範性實施例，提出一種三維記憶體之內建自我測試電路，包括：跨晶粒同步模組與測試樣本產生器。跨晶粒同步模組解碼一外部測試指令以決定該內建自我測試電路操作於一主要模式或一次要模式。測試樣本產生器，耦接至該跨晶粒同步模組，用以產生一測試樣本。如果該內建自我測試電路操作於該主要模式，該內建自我測試電路將該外部測試指令中的一致能信號傳給該三維記憶體之其他處於次要模式之該些內建自我測試電路，以使得該三維記憶體之該些內建自我測試電路同步進行測試。如果該內建自我測試電路操作於該次要模式，該內建自我測試電路接收由該三維記憶體之操作於主要模式的內建自我測試電路所傳來之該致能信號，以使得該三 維記憶體之該些內建自我測試電路同步進行測試。

為了對本案之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

第2圖顯示根據本案實施例之內建自我測試電路200(built-in self test,BIST)之方塊圖。內建自我測試電路200包括：跨晶粒同步模組210(inter-die synchronization,IDS)、測試樣本產生器220(test pattern generator,TPG)、比較器230(comparator)、記憶體區塊選擇器240(memory bank selector)、測試環250(test collar)與多工器260~270(multiplexer)。測試樣本產生器220包括：背景產生器222(background generator)、位址產生器224(address generator)與可感知跨越時脈的有限狀態機226(clock-domain-crossing-aware finite state machine,CDC-Aware FSM)。

測試樣本產生器220用以產生測試所需的樣本，其細節將於底下說明之。比較器230用以比較預期讀值與由受測記憶體所回傳的測試結果讀值，以決定測試是否正確。預期讀值比如由背景產生器222所產生。位址產生器224用以產生測試所用的讀/寫位址。

記憶體區塊選擇器240用以選擇要測試哪一個記憶體區塊，一記憶體晶粒層可能包括多個記憶體區塊(memory bank)。根據記憶體區塊選擇器240的選擇結果，測試環250將測試指令、測試位址與測試資料(如果有的話)傳送至受測的記憶體區塊RAM₀~RAM_N-1，於第2 圖中，受測的記憶體區塊RAM₀~RAM_N-1未必要處於同一層記憶體晶粒。多工器260~270用以將受測記憶體區塊所回傳的測試資料RAM_Q₀~RAM_Q_N-1送至比較器230。

致能信號TPG_EN用以致能測試樣本產生器220，其細節於底下描述之。多工器選擇信號MS用以決定跨晶粒同步模組210內的多工器313(將於底下說明之)的選擇路徑。指令CMD用以決定受測記憶體所要執行的測試指令。致能信號TPG_EN、多工器選擇信號MS與指令CMD乃是由外部測試機台經由內建自我測試電路的控制器(未顯示)所提供。

指令完成信號CMD_DONE是由測試樣本產生器220透過內建自我測試電路的控制器回傳給外部測試機台，以告知已完成測試指令。測試失敗信號FAIL則是由測試樣本產生器220透過內建自我測試電路的控制器回傳給外部測試機台，以告知此次測試失敗。

在本案實施例中，為了讓三維隨機存取記憶體在KGS測試與最後測試時仍能維持足夠之測試品質，內建自我測試電路內的跨晶粒同步模組210用以在不同晶粒層間達到同步測試。由其中一層的內建自我測試電路之跨晶粒同步模組210負責送出統一控制訊號給其他各層內建自我測試電路的測試樣本產生器220，藉此排除各層自我測試電路200因為各自接收來自各自層控制器的控制訊號所造成一個或多個其所運作之高速時脈週期的延遲。

第3圖顯示本案實施例之跨晶粒同步模組210之示意圖。如第3圖所示，跨晶粒同步模組210包括：1位元 暫存器311、三態緩衝器312及多工器313。

1位元暫存器311與內建自我測試電路200被相同的高頻時脈訊號TCK1觸發，1位元暫存器311接收致能信號TPG_EN(此信號也可視為是內建自我測試電路200的致能訊號)。多工器313受控於多工器選擇信號MS，以選擇輸出接地信號VSS或來自(同層或不同層)三態緩衝器312的輸出信號。三態緩衝器312被指令CMD中的三態緩衝器致能信號TSB_EN(Tri-State Buffer Enable)所控制。不同層的三態緩衝器312之輸出埠經由穿矽孔互相連接，用於傳遞信號到上/下層記憶體晶粒(透過TPG_EN0/TPG_EN1)。

如果三態緩衝器致能信號TSB_EN為邏輯高的話，則三態緩衝器312會輸出暫存於1位元暫存器311內的致能訊號TPG_EN給本層的測試樣本產生器220(透過TPG_EN2)與其他層的測試樣本產生器220(透過穿矽孔TPG_EN0或是TPG_EN1)。相反地，如果三態緩衝器致能信號TSB_EN為邏輯低的話，則三態緩衝器312的輸出會被設高阻抗，而不會輸出暫存於1位元暫存器311內的致能訊號TPG_EN。

以第3圖為例，假設第1層的三態緩衝器312接收到邏輯高的三態緩衝器致能信號TSB_EN而第0層的三態緩衝器312接收到邏輯低的三態緩衝器致能信號TSB_EN。則第1層的三態緩衝器312會透過通道/穿矽孔而將致能信號TPG_EN傳送至自己本層與其他層的測試樣本產生器220。第0層的三態緩衝器312不會輸出致能 訊號TPG_EN，而且，第0層的多工器選擇信號MS會被設為邏輯低，使得第0層的多工器313將來自第1層的三態緩衝器312所輸出的致能訊號TPG_EN送至第0層的測試樣本產生器220。

為更進一步說明本案實施例之跨晶粒同步模組210之操作，請參考第4圖其顯示本案實施例之跨晶粒同步模組210之操作流程圖。

於本實施例中，跨晶粒同步模組210之輸入訊號有：多工器選擇信號MS(其為低速信號，由測試機台經由自我測試電路的控制器所提供)、三態緩衝器致能信號TSB_EN(其為低速信號，由測試機台經由自我測試電路的控制器所提供)、致能信號TPG_EN(其為低速信號，由測試機台經由自我測試電路的控制器所提供)與時脈信號TCLK1(其為高速信號)。多工器選擇信號MS決定多工器313的輸出端訊號是來自(同層或不同層)三態緩衝器312的輸出信號或是VSS。三態緩衝器致能信號TSB_EN決定三態緩衝器312的輸出端信號為1位元暫存器311所存之TPG_EN信號或為高阻抗。致能信號TPG_EN則為測試樣本產生器之致能訊號，時脈信號TCLK1則為高速測試時所使用的時脈訊號。

跨晶粒同步模組210的輸出訊號則有TPG_EN0~TPG_EN2。信號TPG_EN0將被送至上層記憶體晶粒層，信號TPG_EN1將被送至下層記憶體晶粒層，信號TPG_EN2則被送至本層的記憶體晶粒層。

現請參考第4圖。於步驟S410中，主要(master)層 的三態緩衝器會被致能(enable)，而次要(slave)層的三態緩衝器會被失能(disable)。在此說明書中，如果該層被當成主要層的話，則該層的內建自我測試電路可視為操作於主要模式；如果該層被當成次要層的話，則該層的內建自我測試電路可視為操作於次要模式。

於步驟S420中，所有受測層的多工器313選擇適當路徑並輸出致能信號TPG_EN(此致能信號TPG_EN乃是統一由主要層所發出)。各受測層的多工器313選擇其輸入端“0”的輸入信號。詳細地說，主要層的多工器313選擇由本層的三態緩衝器312所輸出之TPG_EN，而其他次要層的多工器313選擇來自主要層的三態緩衝器312所輸出之信號TPG_EN(透過其TPG_EN0或TPG_EN1)。

於步驟S430中，透過主要層之跨晶粒同步模組210所送出的致能信號TPG_EN0~TPG_EN2將各受測層的測試樣本產生器220致能。於步驟S430中，主要層的測試樣本產生器220被本層多工器313所輸出的致能信號TPG_EN2致能，而次要層的測試樣本產生器220則被來自主要層之跨晶粒同步模組210之致能信號TPG_EN0或是TPG_EN2所致能。

現請參考第5A圖與第5B圖，其顯示根據本案實施例之主要層與次要層之跨晶粒同步模組210的時序圖。主要層的跨晶粒同步模組210之時序如第5A圖所示。於步驟S510之前，信號TSB_EN為Don’t care信號，而MS和TPG_EN為失能狀態。

於步驟S510時，內建自我測試電路的控制器被時脈 信號TCLK0觸發，產生信號TSB_EN，將三態緩衝器312致能，使得1位元暫存器311之輸出值可通過三態緩衝器312(因為三態緩衝器312已被致能)而輸出。

於步驟S520，時脈信號TCLK0觸發多工器選擇信號MS，將多工器313的輸出信號由VSS切換到其輸入端”0”之輸入信號。

於步驟S530，時脈信號TCLK0觸發致能信號TPG_EN，將內建自我測試電路200致能(亦即，將測試樣本產生器220致能)。1位元暫存器311會被時脈信號TCLK1觸發而抓取信號TPG_EN，三態緩衝器312將主要層之1位元暫存器311所存的TPG_EN信號傳出至其輸出端，以成為信號TPG_EN0~TPG_EN2。

次要層的跨晶粒同步模組210的操作時序圖如第5B圖。比較第5A圖與第5B圖可知，次要層之操作與主要層之操作不同處在於，次要層的三態緩衝器312不會被致能，也就是說，次要層的測試樣本產生器之致能信號是從主要層的跨晶粒同步模組210所發出，經由穿矽孔透過TPG_EN0或是TPG_EN1傳送。

第6A圖與第6B圖分別顯示習知測試樣本產生器之有限狀態機與根據本案實施例之測試樣本產生器220內部之可感知跨越時脈的有限狀態機226。請先參照第6A圖，習知測試樣本產生器之有限狀態機一開始為閒置(idle)狀態。當致能信號TPG_EN為致能時，習知測試樣本產生器之有限狀態機進入執行(execution)狀態，用以執行測試任務。當所有任務完成後，習知測試樣本產生器之有限狀態 機進入完成(done)狀態，並將結果回傳給外界(比如測試機台)，以告知所有任務已完成，然後習知測試樣本產生器之有限狀態機回到閒置狀態。

現請參考第6B圖。根據本案實施例之可感知跨越時脈的有限狀態機226，除了閒置狀態、執行狀態、完成狀態外，更多了一個等待(wait)狀態。本案實施例之可感知跨越時脈的有限狀態機226要從完成狀態回到閒置狀態之前，必須先在等待狀態偵測到致能信號TPG_EN是否為失能狀態。若致能信號TPG_EN由致能轉態為失能，則本案實施例之可感知跨越時脈的有限狀態機226從等待狀態回到閒置狀態。反之，若致能信號TPG_EN仍為致能狀態，則本案實施例之可感知跨越時脈的有限狀態機226將停留在等待狀態。

第6C圖為習知測試樣本產生器之有限狀態機與本案實施例之可感知跨越時脈的有限狀態機226之時序圖。當執行完任務時，習知測試樣本產生器之有限狀態機將由執行狀態進入完成狀態。假設此時要對3層進行讀取測試，已完成讀取測試的此層的習知測試樣本產生器之有限狀態機將會進入完成狀態，並將結果回傳給測試機台。但因為致能信號TPG_EN為低速信號，故而，在測試機台還來不及將致能信號TPG_EN設為失能之前，已完成讀取測試的該層的習知測試樣本產生器之有限狀態機會因為偵測到致能信號TPG_EN仍為致能狀態，而再度進入執行狀態。故而，此次的執行狀態(如第6C圖所示之T6)會是多餘的，甚至可能影響測試結果。

但本案實施例之可感知跨越時脈的有限狀態機226則可避免此問題。於完成任務後，本案實施例之可感知跨越時脈的有限狀態機226進入等待狀態，直到致能信號TPG_EN被失能後，本案實施例之可感知跨越時脈的有限狀態機226才進入閒置狀態。所以，本案實施例之可感知跨越時脈的有限狀態機226不會如習知測試樣本產生器之有限狀態機般執行額外任務，也不會影響到測試結果。

底下將說明本案實施例之數個可能測試情況。如第7A圖所示，假設此時要測試記憶體晶粒層L2的記憶體區塊MB1與MB3。在本案實施例中，記憶體晶粒層L2的記憶體區塊MB1可由該層的內建自我測試電路BIST來測試，而記憶體晶粒層L2的記憶體區塊MB3則可由記憶體晶粒層L1的內建自我測試電路BIST來測試。記憶體晶粒層L2的記憶體區塊MB3與記憶體晶粒層L1的內建自我測試電路BIST之間可透過通道CH3而連結。故而，由第7A圖可看出，在本案實施例中，在測試堆疊後記憶體時，測試頻寬可有效增加，因為即便是非受測層的內建自我測試電路BIST亦可用於測試其他層。

如第7B圖所示，假設此時要測試記憶體晶粒層L2的記憶體區塊MB2與記憶體晶粒層L1的記憶體區塊MB0。在本案實施例，記憶體晶粒層L2的記憶體區塊MB2可由記憶體晶粒層L1的內建自我測試電路BIST來測試，而記憶體晶粒層L1的記憶體區塊MB0則可由記憶體晶粒層L2的內建自我測試電路BIST來測試。第7B圖的測試情況亦可用以同時測試兩個通道(亦即可同時測試兩個穿 矽孔)是否正常，以找出並過濾由不正常穿矽孔所導致的周邊電路瑕疵。

第7C圖則顯示根據本案實施例，於同步測試同一層的多個記憶體區塊之情況。假設要測試記憶體晶粒層L4的4個記憶體區塊MB0~MB3。由第7C圖可看出，這4個記憶體區塊可分別由4個記憶體晶粒層的4個內建自我測試電路BIST來測試。所以，即便是四層堆疊，本案實施例仍可對單層的四記憶體區塊同步測試。

由第7A圖~第7C圖可看出，在本案實施例中，任一層(不論是主要層或次要層)的內建自我測試電路可用以測試同一層或其他層的記憶體區塊。

如上述，在本案實施例中，可以同時測試同一層的數個記憶體區塊。故而，內建自我測試電路內的比較器個數原則上相同於同一層的記憶體區塊個數。然而，在KGD時，測試用的電源襯墊(power pad)因成本考量而數量有限，意即在KGD測試階段，能被同時測試的記憶體區塊的數量有限。再者，在KGS及最後測試階段，連接至同一通道的不同層的記憶體區塊只能有一層記憶體區塊能被測試/啟動；若內建自我測試電路內的比較器個數與當層的記憶體區塊的個數相當，則在堆疊後，於測試/操作時，會有比較器處於閒置。因此，在本案實施例中，任一層的內建自我測試電路內的比較器可分享給其他層，以降低測試花費。

第8圖顯示根據本案實施例之跨晶粒之間共享比較器820的示意圖，其說明如何透過跨層之間的比較器820 進行記憶體區塊的測試結果比較。所顯示出的2個MB 810可能是來自不同層的記憶體區塊，當然本案實施例並不受限於此。受測MB 810的測試結果資料TD可透過穿矽孔(TSV)、切換單元830(等同第2圖之多工器270)與多工器840(等同第2圖之多工器260)而傳送至不同層的內建自我測試電路的比較器820(等同第2圖之比較器230)。三態緩衝器850則可用以決定受測MB 810是否送出結果資料。

第9圖顯示根據本案實施例之三維隨機存取記憶體進行跨晶粒間測試之全貌圖。如第9圖所示，假設測試同一層的多個記憶體區塊(MB0~MB3)。測試所用的測試樣本(test pattern)與致能信號可由主要層的內建自我測試電路所發出。於受測記憶體區塊中，2個(比如但不受限於此)受測記憶體區塊的測試資料可送回至該層的內建自我測試電路(BIST)進行比較，而另2個受測記憶體區塊的測試資料可透過穿矽孔(TSV)而送回至另一層的內建自我測試電路(BIST)進行比較。

在本案實施例中，內建自我測試電路的指令格式是可程式化的。指令可程式化及選擇待測記憶體的高自由度能提供測試三維記憶體時所需要的多種測試樣本及多種待測記憶體區塊組合。故而，可高彈性地選擇待測記憶體區塊，以符合三維記憶體的測試需求。至於本案實施例之測試命令的格式如第10圖所示。欄位“m/s”決定該層晶粒的內建自我測試電路操作在主要模式或是次要模式。若為主要模式，則主要層的跨晶粒同步模組210負責將該層的 致能信號TPG_EN送給本層與所有次要層的測試樣本產生器220。若為次要模式，則雖然此層的跨晶粒同步模組210被程式化為執行特定測試命令，卻得等待接收到來自主要層的跨晶粒同步模組210所送出的測試樣本產生器之致能信號TPG_EN0或是TPG_EN1後，才能開始執行測試。至於N位元欄位RAM₀~RAM_N-1(N代表一記憶體晶粒層中擁有N個記憶體模組)，如果要測試RAM_i(i介於0與N-1之間，i為正整數)，則代表RAMi的該欄位會被設為1，反之設為0。若要測試多個記憶體區塊，則將有多個欄位被設為1。不同層的內建自我測試電路會依據各自的測試命令去測試相對應的記憶體區塊。欄位“u/d”決定測試時記憶體的位址是上數或下數，而欄位“dbg”決定測試時使用何種測試樣本。

由上述可知，在本案上述實施例中，利用穿矽孔技術的三維隨機存取記憶體中的內建自我測試電路擁有可程式化功能，此功能足以模擬三維隨機存取記憶體在正常使用下的多種存取組合，藉此在測試階段模擬三維隨機存取記憶體的多種極端工作環境。

在習知技術中，不同層的內建自我測試電路之間可能因穿矽孔延遲而造成無法同步測試的問題。在本案上述實施例中，內建自我測試電路內的跨晶粒同步模組210解決此無法同步測試的問題。此外，在本案上述實施例中，可感知跨越時脈的有限狀態機226亦可避免內建自我測電路重複執行測試命令。

更甚者，在本案上述實施例中，各層的內建自我測試 電路200彼此間分享比較器230，能降低三維隨機存取記憶體的測試花費。

在本案上述實施例中，在晶粒堆疊之後，由於內建自我測試電路200能被其他層所共享，故而能提昇測試效能與測試頻寬。

在本案上述實施例中，在晶粒堆疊之後，支援跨層測試，故而能檢查由穿矽孔所造成的周邊電路瑕疵。

在本案上述實施例中，藉由內建的跨晶粒測試同步機制，可模擬三維記憶體之可能出現的多種極端操作情形，檢查與散熱有關的系統錯誤，維持與提高測試品質。

綜上所述，雖然本案已以實施例揭露如上，然其並非用以限定本案。本案所屬技術領域中具有通常知識者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾。因此，本案之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧內建自我測試電路(built-in self test,BIST)

210‧‧‧跨晶粒同步模組(inter-die synchronization,IDS)

220‧‧‧測試樣本產生器(test pattern generator,TPG)

230‧‧‧比較器(comparator)

240‧‧‧記憶體區塊選擇器(memory bank selector)

250‧‧‧測試環(test collar)

260~270‧‧‧多工器(multiplexer)

222‧‧‧背景產生器(background generator)

224‧‧‧位址產生器(address generator)

226‧‧‧可感知跨越時脈的有限狀態機(clock-domain- crossing-aware finite state machine,CDC-Aware FSM)

311‧‧‧1位元暫存器

312‧‧‧三態緩衝器

313‧‧‧多工器

S410~S430‧‧‧步驟

S510~S530‧‧‧步驟

BIST‧‧‧內建自我測試電路

CH0~CH3‧‧‧通道

MB0~MB3‧‧‧記憶體區塊

810‧‧‧記憶體區塊(memory bank,MB)

820‧‧‧比較器

TSV‧‧‧穿矽孔

830‧‧‧切換單元

840‧‧‧多工器

850‧‧‧三態緩衝器

第1圖顯示習知技術在3-D RAM之內建自我測試電路的時序圖。

第2圖顯示根據本案實施例之內建自我測試電路200(built-in self test,BIST)之方塊圖。

第3圖顯示本案實施例之跨晶粒同步模組210之示意圖。

第4圖顯示本案實施例之跨晶粒同步模組210之操作流程圖。

第5A圖與第5B圖顯示根據本案實施例之主要層與 次要層之跨晶粒同步模組210的時序圖。

第6A圖與第6B圖分別顯示習知測試樣本產生器之有限狀態機與根據本案實施例之測試樣本產生器220內部之可感知跨越時脈的有限狀態機226。

第6C圖為習知測試樣本產生器之有限狀態機與本案實施例之可感知跨越時脈的有限狀態機226之時序圖。

第7A圖至第7C圖顯示本案實施例之數個可能測試情況。

第8圖顯示根據本案實施例之跨晶粒之間共享比較器820的示意圖，其說明如何透過跨層之間的比較器820進行記憶體區塊的測試結果比較。

第9圖顯示根據本案實施例之三維隨機存取記憶體進行跨晶粒間測試之全貌圖。

第10圖顯示本案實施例之測試命令的格式。

200‧‧‧內建自我測試電路(built-in self test,BIST)

210‧‧‧跨晶粒同步模組(inter-die synchronization,IDS)

220‧‧‧測試樣本產生器(test pattern generator,TPG)

230‧‧‧比較器(comparator)

240‧‧‧記憶體區塊選擇器(memory bank selector)

250‧‧‧測試環(test collar)

260~270‧‧‧多工器(multiplexer)

222‧‧‧背景產生器(background generator)

224‧‧‧位址產生器(address generator)

226‧‧‧可感知跨越時脈的有限狀態機(clock-domain- crossing-aware finite state machine,CDC-Aware FSM)

Claims (11)

1. 一種三維記憶體，包括：複數記憶體晶粒層，各記憶體晶粒層包括至少一記憶體區塊與一內建自我測試電路；以及複數通道，用以電性連接該些記憶體晶粒層；其中，於同步測試時，選擇該些記憶體晶粒層之一為一主要層，由該主要層之該內建自我測試電路透過該些通道而送出一致能信號給受測的該些記憶體晶粒層，該些記憶體晶粒層之各該內建自我測試電路用以測試同一記憶體晶粒層或不同記憶體晶粒層之該些記憶體區塊。
2. 如申請專利範圍第1項所述之三維記憶體，其中，於測試該主要層之該些記憶體區塊時，該主要層的該內建自我測試電路測試該主要層之該些記憶體區塊之一，而至少一另一記憶體晶粒層之該內建自我測試電路測試該主要層之該些記憶體區塊之另一。
3. 如申請專利範圍第1項所述之三維記憶體，其中，於測試該主要層之該些記憶體區塊之一與另一記憶體晶粒層之該些記憶體區塊之一時，該主要層的該內建自我測試電路測試該主要層之該受測記憶體區塊，而該另一記憶體晶粒層之該內建自我測試電路測試該另一記憶體晶粒層之該受測記憶體區塊。
4. 如申請專利範圍第1項所述之三維記憶體，其中，於測試該主要層之該些記憶體區塊之一與另一記憶體晶粒層之該些記憶體區塊之一時，該主要層的該內建自我測試電路測試該另一記憶體晶粒層之該受測記憶體區 塊，而該另一記憶體晶粒層之該內建自我測試電路測試該主要層之該受測記憶體區塊。
5. 如申請專利範圍第1項所述之三維記憶體，其中，於測試另一記憶體晶粒層之該些記憶體區塊時，該主要層的該內建自我測試電路測試該另一記憶體晶粒層之該些受測記憶體區塊之一，而該另一記憶體晶粒層之該內建自我測試電路測試該另一記憶體晶粒層之該些受測記憶體區塊之另一。
6. 一種三維記憶體之內建自我測試電路，包括：一跨晶粒同步模組，解碼一外部測試指令以決定該內建自我測試電路操作於一主要模式或一次要模式；以及一測試樣本產生器，耦接至該跨晶粒同步模組，用以產生一測試樣本；其中，如果該內建自我測試電路操作於該主要模式，該內建自我測試電路將該外部測試指令中的一致能信號傳給該三維記憶體之其他處於一次要模式下之該些內建自我測試電路，以使得該三維記憶體之該些內建自我測試電路同步進行測試；以及如果該內建自我測試電路操作於該次要模式，該內建自我測試電路接收由該三維記憶體之操作於一主要模作下之內建自我測試電路所傳來之該致能信號，以使得該三維記憶體之該些內建自我測試電路同步進行測試。
7. 如申請專利範圍第6項所述之內建自我測試電路，其中該跨晶粒同步模組包括： 一暫存器，暫存該致能信號；一三態緩衝器，耦接至該暫存器，受控於一三態緩衝器致能信號而輸出暫存於該暫存器內之該致能信號或處於一高阻抗狀態；以及一多工器，耦接至該三態緩衝器與該測試樣本產生器，輸出一接地信號或該三態緩衝器之一輸出信號或另一內建自我測試電路所輸出之該致能信號。
8. 如申請專利範圍第7項所述之內建自我測試電路，其中，如果該內建自我測試電路操作於該主要模式，該三態緩衝器輸出暫存於該暫存器內之該致能信號；以及如果該內建自我測試電路操作於該次要模式，該三態緩衝器處於該高阻抗狀態。
9. 如申請專利範圍第6項所述之內建自我測試電路，其中，該測試樣本產生器包括一可感知跨越時脈有限狀態機，耦接至該跨晶粒同步模組，該可感知跨越時脈有限狀態機包括一閒置狀態、一執行狀態、一完成狀態與一等待狀態。
10. 如申請專利範圍第9項所述之內建自我測試電路，其中，當該致能信號為致能時，該可感知跨越時脈有限狀態機從該閒置狀態進入該執行狀態，用以執行一測試任務；當該測試任務完成後，該可感知跨越時脈有限狀態機從該執行狀態進入該完成狀態，並將一測試結果回傳，以告知該測試任務已完成； 如果該致能信號仍處於致能，該可感知跨越時脈有限狀態機從該完成狀態進入該等待狀態；以及回應於該致能信號從致能轉態為失能狀態，該可感知跨越時脈有限狀態機從該等待狀態回到該閒置狀態。
11. 如申請專利範圍第6項所述之內建自我測試電路，包括至少一比較器，該比較器之數量有關於與該內建自我測試電路處於同一層之至少一記憶體區塊之數量。