KR20180093130A - 메모리 디바이스를 위한 인터페이스 다이 상에서의 선택기들 - Google Patents

메모리 디바이스를 위한 인터페이스 다이 상에서의 선택기들 Download PDF

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KR20180093130A
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Abstract

메모리 채널들을 통해 다이들과 인터페이스하는 인터페이스 칩을 포함하는 장치들이 설명된다. 예시 장치는: 복수의 메모리 채널들을 통해 복수의 다이들과 인터페이스하는 인터페이스 칩을 포함하며, 다이들의 각각은 복수의 메모리 셀들을 포함하고, 인터페이스 칩은 테스트 회로를 포함한다. 테스트 회로는: 각각 제 1 및 제 2 메모리 채널들에 대응하는 제 1 및 제 2 단자들; 제 1 및 제 2 메모리 채널들에 공통된 테스트 단자 및 빌트인 자가 테스트(BIST) 회로; 및 제 1 및 제 2 단자들, 테스트 단자 및 BIST 회로에 결합된 선택기를 포함하며, 제 1 단자, 테스트 단자 및 BIST 회로 중 제 1 선택된 것을 제 1 채널에 그리고 제 2 단자, 테스트 단자 및 BIST 회로 중 제 2 선택된 것을 제 2 채널에 결합한다.

Description

메모리 디바이스를 위한 인터페이스 다이 상에서의 선택기들
높은 데이터 신뢰성, 고속의 메모리 액세스, 보다 낮은 전력 소비 및 감소된 칩 크기는 반도체 메모리로부터 요구되는 특징들이다. 최근에, 3-차원(3D) 메모리 디바이스들이 소개되어 왔다. 몇몇 3D 메모리 디바이스들은 다이들을 수직으로 적층시키고 스루-실리콘 비아들(TSV들)을 사용하여 다이들을 상호 연결함으로써 형성된다. 3D 메모리 디바이스들의 이득들은 회로 지연들 및 전력 소비를 감소시키는 보다 짧은 상호 연결들, 상이한 층들에서의 기능 블록들 사이에 넓은 대역폭 버스들을 허용하는 층들 사이에서의 다수의 수직 비아들, 및 상당히 더 작은 풋프린트(footpring)를 포함한다. 따라서, 3D 메모리 디바이스들은 보다 높은 메모리 액세스 속도, 보다 낮은 전력 소비 및 칩 크기 감소에 기여한다. 예시적인 3D 메모리 디바이스들은 하이브리드 메모리 큐브(HMC) 및 고 대역폭 메모리(HBM)를 포함한다.
예를 들면, 고 대역폭 메모리(HBM)는 고성능 랜덤 액세스 메모리(DRAM) 인터페이스 및 수직 적층형 DRAM을 포함한 메모리의 유형이다. 4개의 DRAM 다이들의 통상적인 HBM 스택은 총 8개의 입력/출력 채널들에 대해 다이당 두 개의 128-비트 채널들 및 통틀어 1024비트의 폭을 갖는다. HBM의 인터페이스(I/F) 다이는, 서로 독립적으로 기능하는, 8개의 입력/출력 채널들과의 인터페이스를 제공한다. 예를 들면, 클록 주파수, 명령 시퀀스, 및 데이터는 각각의 채널을 위해 독립적으로 제공될 수 있다. 따라서, 8개의 입력/출력 채널들은 반드시 서로 동기식인 것은 아니다.
HBM을 위해 수행될 수 있는 여러 유형들의 테스트들이 있다. 예를 들면, 테스트 패드는 프로브 테스트를 수행하기 위해 I/F 다이 상에 포함될 수 있다. 프로브 세트에서, 채널의 입력/출력 라인들이 테스트될 수 있다. 프로브 테스트에서 한 번에 테스트될 채널들의 수는 테스트 패드의 크기 및 내부 회로 및 그것의 배선들에서의 이슈들과 같은, 다양한 제약들 하에서 1에 제한된다. 다양한 제약들은 또한 테스터에 관한 인자들 및 I/F 다이의 바깥쪽으로부터 테스트 패드를 제어하기 위한 프로브 카드를 포함한다. 또 다른 유형의 테스트가 I/F 다이 상에 제공될 수 있는 메모리 빌트인 자가 테스트(mBIST)를 사용하여 수행될 수 있다. mBIST 회로는 다이를 적층하는 것에서 비롯된 실패들을 검증하기 위해 제공된다. HBM의 규격은 mBIST 회로에 대한 동작들의 정의를 제공한다. mBIST 회로는 알고리즘 패턴 발생기(APG) 및 비교기를 포함할 수 있다. mBIST 회로를 사용하여, 하나의 채널의 입력/출력 라인들이 테스트될 수 있다. 한 번에 테스트된 채널들의 수는 APG가 제한된 풋프린트를 갖고 I/F 다이 상에서 비교적 큰 면적을 차지하기 때문에 1에 제한될 수 있으며, I/F 다이 상에 다수의 APG들을 포함하는 것은 비현실적이다.
HBM은 복수의 데이터 버스들 및 개별적으로 동작할 수 있는 그것들 각각의 채널들을 포함한다. 각각의 채널들이 개별적으로 동작할 때 잡음들 등에 의해 야기될 수 있는, 각각의 채널들 사이에서의 간섭은 이슈가 될 수 있다. 도 1은 반도체 디바이스에서 HBM의 인터페이스(I/F) 다이 및 코어 다이 사이에서의 네이티브(native) 입력/출력 라인들(IO들)의 배선 다이어그램이다. 도 1에 도시된 바와 같이, 하나의 채널(예로서, 코어 1 채널) 상에서의 잡음은 다른 채널들(예로서, 코어 0 채널, 코어 2 채널 등)의 동작들에 영향을 줄 수 있다. 따라서, 개별적으로 동작하는 복수의 채널들을 테스트하는 것은 각각의 채널들 사이에서의 간섭을 처리하기 위해 바람직할 수 있다. 그러나, 상기 설명된 바와 같이, 테스트 패드를 갖고 프로브 테스트에 의해 테스트되거나 또는 mBIST 회로를 갖고 테스트된 채널들의 수는 통상적으로 1로 제한되어 왔다.
본 개시의 실시예에 따른 예시 장치는 적어도 제 1 및 제 2 메모리 채널들을 통해 복수의 다이들과 인터페이스하도록 구성될 수 있는 인터페이스 칩을 포함할 수 있으며, 상기 복수의 다이들의 각각은 복수의 메모리 셀들을 포함할 수 있다. 상기 인터페이스 칩은 테스트 회로를 포함할 수 있다. 상기 테스트 회로는 제 1 및 제 2 단자들로서, 상기 제 1 및 제 2 단자들의 각각은 상기 제 1 및 제 2 메모리 채널들에 대응하는, 상기 제 1 및 제 2 단자들; 상기 제 1 및 제 2 메모리 채널들에 공동으로 제공된 테스트 단자; 및 상기 제 1 및 제 2 메모리 채널들에 공동으로 제공된 빌트인 자가 테스트(BIST) 회로; 및 상기 제 1 및 제 2 단자, 상기 테스트 단자 및 상기 BIST 회로에 결합된 선택기를 포함할 수 있으며, 상기 제 1 단자, 상기 테스트 단자 및 상기 BIST 회로 중 제 1 선택된 것을 상기 제 1 메모리 채널에 그리고 상기 제 2 단자, 상기 테스트 단자 및 상기 BIST 회로 중 제 2 선택된 것을 상기 제 2 메모리 채널에 결합하도록 구성될 수 있으며, 상기 제 1 선택된 것은 상기 제 2 선택된 것과 상이할 수 있다.
본 개시의 실시예에 따른 또 다른 예시 장치는 인터페이스 칩일 수 있다. 상기 인터페이스 칩은 제 1 다이에 결합된 제 1 메모리 채널; 제 2 다이에 결합된 제 2 메모리 채널; 상기 제 1 메모리 채널에 대응하는 제 1 단자; 상기 제 2 메모리 채널에 대응하는 제 2 단자; 프로브를 통해 테스터에 결합된 테스트 입력/출력(IO) 회로; 알고리즘 패턴 발생기를 포함한 빌트인 자가 테스트(BIST) 회로; 및 상기 제 1 메모리 채널과 연관된 제 1 테스트 채널 선택기 및 상기 제 2 메모리 채널과 연관된 제 2 테스트 채널 선택기로서, 각각의 테스트 채널 선택기는 상기 테스트 IO 회로, 상기 BIST 회로 및 각각의 단자 중 하나를 각각의 메모리 채널에 결합하도록 구성되는, 상기 제 1 테스트 채널 선택기 및 상기 제 2 테스트 채널 선택기를 포함할 수 있으며, 상기 제 1 테스트 채널 선택기에 결합된 상기 BIST 회로 및 상기 테스트 IO 회로는 상기 제 2 테스트 채널 선택기로부터 분리된다.
본 개시의 실시예에 따라 복수의 코어들에 결합된 복수의 메모리 채널들을 테스트하는 예시 방법은 제 1 버스 선택 신호에 응답하여 제 1 테스트 회로, 제 2 테스트 회로 및 하나의 단자 중 하나를 제 1 메모리 채널에 결합시키는 단계; 및 제 2 버스 선택 신호에 응답하여 상기 제 1 테스트 회로, 상기 제 2 테스트 회로 및 또 다른 하나의 단자 중 하나를 제 2 메모리 채널에 결합시키는 단계를 포함할 수 있다.
도 1은 반도체 디바이스에서 HBM의 코어 다이 및 인터페이스(I/F) 다이 사이에서의 네이티브 입력/출력 라인들(IO들)의 배선 다이어그램이다.
도 2는 본 개시의 실시예에 따른 반도체 디바이스에서 프로브 테스트를 위한 테스트 입력/출력(IO) 회로 및 빌트인 자가 테스트(BIST) 회로를 포함한 인터페이스(I/F) 다이의 블록도이다.
도 3은 본 개시의 실시예에 따른 프로브 테스트를 위한 테스트 IO 회로의 개략도이다.
도 4는 본 개시의 실시예에 따른 BIST 회로 및 비교기의 블록도이다.
도 5는 본 개시의 실시예에 따른 직렬 버스 선택기의 개략도이다.
도 6은 본 개시의 실시예에 따른 테스트 채널 선택기의 개략도이다.
도 7은 본 개시의 실시예에 따른 도 2의 I/F 다이에서 테스트 버스 선택기의 개략도이다.
도 8은 본 개시의 실시예에 따른 반도체 디바이스에서 프로브 테스트를 위한 테스트 입력/출력(IO) 회로 및 메모리 빌트인 자가 테스트(mBIST : Memory Built-In Self Test) 회로를 포함한 인터페이스(I/F) 다이의 블록도이다.
도 9는 본 개시의 실시예에 따른 도 8의 I/F 다이에서 테스트 채널 선택기의 개략도이다.
도 10은 본 개시의 실시예에 따른 반도체 디바이스에서 프로브 테스트를 위한 테스트 입력/출력(IO) 회로, 메모리 빌트인 자가 테스트(mBIST) 회로, 및 테스트 모드 진입 회로를 포함한 인터페이스(I/F) 다이의 블록도이다.
도 11은 본 개시의 실시예에 따른 도 10의 I/F 다이에서 테스트 모드 진입 회로의 개략도이다.
본 발명의 다양한 실시예들은 수반되는 도면들을 참조하여 이하에서 상세하게 설명될 것이다. 다음의 상세한 설명은 예시로서, 본 발명이 실시될 수 있는 특정 양상들 및 실시예들을 보여주는 수반되는 도면들을 참조한다. 이들 실시예들은 이 기술분야의 숙련자들이 본 발명을 실시할 수 있게 하기 위해 충분히 상세하게 설명된다. 다른 실시예들이 이용될 수 있으며, 구조적, 논리적 및 전기적 변화들이 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다. 여기에서 개시된 다양한 실시예들은, 몇몇 개시된 실시예들이 새로운 실시예들을 형성하기 위해 하나 이상의 다른 개시된 실시예들과 조합될 수 있으므로, 반드시 상호 배타적인 것은 아니다.
도 2는 본 개시의 실시예에 따른 반도체 디바이스에서 프로브 테스트를 위한 테스트 입력/출력(IO) 회로 및 빌트인 자가 테스트(BIST) 회로를 포함한 인터페이스(I/F) 다이의 블록도이다. 반도체 디바이스는 I/F 다이(10) 및 복수의 코어 다이들(0 내지 (n-1))(11)을 포함할 수 있으며 여기에서 n은 복수의 코어 다이들의 수를 나타내는 자연수이다. 도 2는 코어 다이들(11)의 코어0 및 코어1 및 I/F 다이(10) 상에서 채널들(Ch0 및 Ch1)의 대응하는 테스트 회로들 사이에서의 통신의 예를 도시한다. I/F 다이(10)는 또한 Ch2 내지 Ch(n-1)과 같은, 다른 채널들의 테스트 회로들을 포함할 수 있으며 코어 다이(11)는 또한 코어2 내지 코어(n-1)를 포함할 수 있다.
표 1: 도 3의 테스트 IO 회로(31)의 입력/출력 신호들의 논리표.
Figure pct00001
I/F 다이(10)는 테스트 단자(예로서, 테스트 입력/출력(IO) 회로, 테스트 패드)(101)를 포함한다. 프로브 테스트를 수행하기 위해, 프로브를 가진 외부 테스터는 테스트 단자(101)를 통해 I/F 다이에 결합될 수 있다. 프로브 테스트에서, 테스트 단자는 테스터(도시되지 않음)로부터 신호를 수신한다. 도 3은 본 개시의 실시예에 따른 프로브 테스트를 위한 테스트 IO 회로(31)의 개략도이다. 표 1은 도 3의 테스트 IO 회로(31)의 입력/출력 신호들의 논리표이다. 테스트 IO 회로(31)는 도 2에서 테스트 단자(101)로서 사용될 수 있다.
테스트 IO 회로(31)는 테스트 인에이블 신호(TEN)를 수신할 수 있다. 테스트 인에이블 신호(TEN)는 테스터에 의해 제공될 수 있거나 또는 I/F 다이(10) 상에서 발생될 수 있다. 테스트 IO 회로(31)는 프로브 클록 신호(PClk), 및 프로브 명령 신호(PCom)를 프로브로부터 수신하며 각각의 패드들(311 및 312)에 제공된다. 프로브 클록 신호(PClk) 및 프로브 명령 신호(PCom)는 각각의 버퍼들(314 및 315)로 포워딩된다. 버퍼들(314 및 315)은 테스트 인에이블 신호(TEN)를 수신하며 테스트 인에이블 신호(TEN)에 응답하여 신호들을 제공한다. 테스트 단자(101)는 테스트 인에이블 신호(TEN)가 미리 결정된 논리 레벨(예로서, 로직 하이)에 있을 때 데이터를 제공할 수 있다. 예를 들면, 버퍼들(314 및 315)은, 테스트 인에이블 신호(TEN)가 로직 하이로 설정될 때, 각각 테스트 클록 신호(TClkO) 및 테스트 명령 신호(TComO)로서 프로브 클록 신호(PClk) 및 프로브 명령 신호(PCom)를 제공한다. 다른 한편으로, 버퍼들(314 및 315)은, 프로브 클록 신호(PClk) 및 프로브 명령 신호(PCom)의 논리 레벨들에 관계없이, 테스트 인에이블 신호(TEN)가 로직 로우로 설정될 때, 각각 테스트 클록 신호(TClkO) 및 테스트 명령 신호(TComO)로서, 미리 결정된 신호(예로서, 로직 로우)를 제공한다. 테스트 IO 회로(31)는 프로브 데이터 큐 신호(PDq)를 수신하며 입력/출력 패드(313)를 통해 버퍼(316)로 송신할 수 있다. 패드(313) 및 프로브는 양방향 프로브 데이터 큐 신호(PDq)를 사용하여 서로 전달한다. 패드(313)가 프로브로부터 프로브 데이터 큐 신호(PDq)를 수신할 때, 프로브 데이터 큐 신호(PDq)는 프로브 기록 데이터 큐 신호(PWDq)를 나타낸다. 프로브 기록 데이터 큐 신호(PWDq) 신호가 버퍼(316)에 제공되며, 이것은 테스트 인에이블 신호(TEN)가 로직 하이로 설정될 때 테스트 기록 데이터 큐 신호(TWDqO)를 제공한다. 대안으로, 버퍼(316)는 테스트 인에이블 신호(TEN)가 로직 로우로 설정될 때 로직 로우를 제공할 수 있다. 판독 명령이 제공되며 메모리 셀들 중 하나로부터의 데이터 판독 동작이 실행될 때, 버퍼(317)는 대응하는 테스트 채널 선택기(예로서, 도 2에 도시된 테스트 채널 선택기들(106a 및 106b))로부터 테스트 판독 큐 신호(TRDqI)를 수신하며 테스트 인에이블 신호(TEN)가 로직 하이로 설정될 때 패드(313)를 통해 프로브 데이터 큐 신호(PDq)로서 TRDqI를 제공한다. 이 경우에, 어드레스 신호는 대응하는 테스트 채널 선택기에 제공되는 RSEL 신호에 의해 특정된 채널 상에 제공될 수 있다. 테스트 인에이블 신호(TEN)가 로직 로우이면, 버퍼(317)는 프로브 데이터 큐 신호(PDq)를 플로팅 상태(Hi-z)로 설정할 수 있다. 따라서, 테스트 단자(101)로부터의 신호들은 I/F 다이(10) 내에서의 채널들로 송신될 수 있다.
도 2의 I/F 다이(10)는 또한 빌트인 자가 테스트(BIST) 회로(102) 및 ch0을 위한 비교기 블록(Comp Blk)(105a) 및 ch1을 위한 비교기 블록(Comp Blk)(105b)을 포함한 비교기 블록들을 포함한다. 도 4는 본 개시의 실시예에 따른 BIST 회로(41) 및 비교기(42)의 블록도이다. BIST 회로(41)는 도 2에서 BIST 회로(102)로서 사용될 수 있으며, 비교기(42)는 도 2에서 비교기 블록들(예로서, ch0을 위한 비교기 블록(Comp Blk)(105a) 및 ch1을 위한 비교기 블록(Comp Blk)(105b)) 중 하나로서 사용될 수 있다. BIST 회로(41)는 알고리즘 패턴 발생기(APG)(411), 마이크로코드를 저장할 수 있는 메모리 디바이스(412), 및 직렬 IO 블록(413)을 포함할 수 있다. 몇몇 실시예들에서, 메모리 디바이스(412)는 정적 랜덤 액세스 메모리(SRAM) 디바이스일 수 있다. BIST 회로(41)는 빌트인 자가 테스트 클록(BistClk)을 수신한다. 빌트인 자가 테스트 클록(BistClk)은 mBist 클록 신호(mClkO)을 발생시키는 BIST 회로(41)를 동작시킨다. 알고리즘 패턴 발생기(APG)(411)는 메모리 디바이스(412)에서의 데이터(예로서, 마이크로코드)에 따라, mBIST 클록 신호(mClkO), mBIST 명령 신호(mComO), mBIST 기록 데이터 큐 신호(mWDqO) 및 mBIST 예상 판독 데이터 값 신호(mRExpO)를 제공한다. 메모리 디바이스(412)는 또한 비교기(42)로부터의 비교 결과(Result)를 저장할 수 있다. 비교기(42)는 논리 회로(421)를 포함할 수 있으며, 이것은 XOR 회로일 수 있다. 논리 회로(421)는, 나중에 설명될 선택된 채널에 의존하여, BIST 회로(41)로부터의 mBIST 예상 판독 데이터 값 신호(mRExpO)인 ExData, 및 테스트 채널 선택기(106a), 테스트 채널 선택기(106b) 등으로부터의 판독 데이터 큐 신호(RDqI)에 기초하여 비교 결과를 제공할 수 있다.
표 2: 도 4의 비교의 입력/출력 신호들의 논리표
Figure pct00002
표 2는 도 4의 비교기의 입력/출력 신호들의 논리표이다. 예를 들면, ExData 및 RDqI가 동일한 논리 레벨에 있을 때, 결과 신호는 로직 로우로 설정될 수 있다. 다른 한편으로, ExData 및 RDqI가 동일한 논리 레벨에 있지 않을 때, 결과 신호는 로직 하이로 설정될 수 있다. 논리 레벨들은, 신호들로의 논리 레벨들의 정의에 의존하여, 그 반대일 수 있다. 직렬 IO 블록(413)은 포트(SerialIn)를 통해 직렬 데이터 액세스에 의해 메모리 디바이스(412)에서 데이터를 저장하는 것을 다루며, 포트(SerialOut)를 통해 직렬 데이터 액세스에 의해 메모리 디바이스(412)로부터 데이터를 판독하는 것을 추가로 다룬다. 알고리즘 패턴 발생기(APG)(411)를 동작시키기 위한 명령은 포트(SerialIn)를 통해 제공될 수 있다.
테스트 결과 데이터는 프로브를 통해 단자(예로서, 도 2에서 네이티브 IO(104)) 또는 테스트 단자를 지나 도 2에서의 BIST 회로(102)에 제공될 수 있다. 도 2의 I/F 다이(10)에 포함된 직렬 버스 선택기(103)는, 단자 또는 프로브가 BIST 회로(102)를 갖고 테스트하기 위해 선택되는지와 같은, 버스 선택 정보를 제공한다. 직렬 버스 선택기(103)는 또한 테스트 인에이블 신호(TEN)를 수신한다. 테스트 인에이블 신호(TEN)가 로직 로우로 설정되면, 단자가 선택될 수 있다. 테스트 인에이블 신호(TEN)가 로직 하이로 설정되면, 단자 또는 프로브가, 어느 쪽이든 활성인 것이, 선택될 수 있다. 직렬 버스 선택기(103)는 프로브로부터 프로브 빌트인 자가 테스트 클록 신호(PBistClk)를 및 단자로부터 네이티브 빌트인 자가 테스트 클록 신호(NBistClk)를 수신하며, 빌트인 자가 테스트 클록 신호(BistClk)를 BIST 회로(예로서, BIST 회로(102))로 제공한다. 직렬 버스 선택기(103)는 또한 프로브로부터 프로브 SerialIn 신호(PSI)를 및 단자로부터 네이티브 SeiralIn 신호(NSI)를 수신하며, SerialIn 신호(SI)를 BIST 회로(예로서, BIST 회로(102))로 제공한다. 직렬 버스 선택기(103)는 또한 BIST 회로로부터 SerialOut 신호(SO)를 수신하며 프로브 SerialOut 신호(PSO)를 프로브로 및 네이티브 SerialOut 신호(NSO)를 단자로 제공한다.
도 5는 본 개시의 실시예에 따른 직렬 버스 선택기(51)의 개략도이다. 표 3은 도 5의 직렬 버스 선택기(51)의 입력/출력 신호들의 논리표이다. 직렬 버스 선택기(51)는 도 2에서 직렬 버스 선택기(103)로서 사용될 수 있다. 프로브로부터의 프로브 빌트인 자가 테스트 클록 신호(PBistClk) 및 프로브 SerialIn 신호(PSI)는 각각의 패드들(511 및 512)로 제공된다. 프로브 빌트인 자가 테스트 클록 신호(PBistClk) 및 프로브 SerialIn 신호(PSI)는 각각의 버퍼들(514 및 515)로 포워딩된다. 버퍼들(514 및 515)은 또한 테스트 인에이블 신호(TEN)를 수신하며 테스트 인에이블 신호(TEN)에 응답하여 각각의 논리 게이트들(517 및 518)로 중간 신호들을 제공한다. 논리 게이트들(517 및 518)은 또한 단자로부터 그것들 각각의 상보 신호들, 네이티브 빌트인 자가 테스트 클록 신호(NBistClk) 및 네이티브 SerialIn 신호(NSI)를 수신한다. 테스트 인에이블 신호(TEN)가 미리 결정된 논리 레벨(예로서, 로직 하이)에 있을 때, 버퍼(514)는 프로브 빌트인 자가 테스트 클록 신호(PBistClk)를 제공한다. 빌트인 자가 테스트 클록 신호는 프로브 빌트인 자가 테스트 클록 신호(PBistClk) 및 네이티브 빌트인 자가 테스트 클록 신호(NBistClk)를 수신할 때 논리 게이트(517)의 결과로서 제공된다. 테스트 인에이블 신호(TEN)가 또 다른 미리 결정된 논리 레벨(예로서, 로직 로우)에 있다면, 버퍼(514)는 로직 로우로 설정된 중간 신호를 제공하며 따라서 논리 게이트(517)는 빌트인 자가 테스트 클록 신호로서 네이티브 빌트인 자가 테스트 클록 신호(NBistClk)를 제공한다.
표 3: 도 5의 직렬 버스 선택기(51)의 입력/출력 신호들의 논리표
Figure pct00003
유사하게, 테스트 인에이블 신호(TEN)가 로직 하이로 설정될 때, 버퍼(515)는 프로브 SerialIn 신호(PSI)를 제공한다. SerialIn 신호(SI)는 프로브 SerialIn 신호(PSI) 및 네이티브 SerialIn 신호(NSI)를 수신할 때 논리 게이트(518)의 결과로서 제공된다. 테스트 인에이블 신호(TEN)가 로직 로우로 설정되면, 버퍼(515)는 로직 로우로 설정된 중간 신호를 제공하며 따라서 논리 게이트(518)는 SerialIn 신호(SI)로서 네이티브 SerialIn 신호(NSI)를 제공한다. 직렬 버스 선택기(51)는 또한 SerialOut 신호(SO)를 수신한다.
SerialOut 신호(SO)는 네이티브 SerialOut 신호(NSO)뿐만 아니라 입력 신호로서 버퍼(516)에 제공된다. 테스트 인에이블 신호(TEN)가 로직 로우 레벨에 있다면, 버퍼(516)는 패드(513)를 통해 플로팅 상태(Hi-z)에서 프로브 SerialOut 신호(PSO)를 제공할 수 있다. 대안으로, 버퍼(516)는 테스트 인에이블 신호(TEN)가 로직 하이 레벨에 있을 때 패드(513)를 통해 프로브 SerialOut 신호(PSO)로서 SerialOut 신호(SO)를 제공한다.
I/F 다이(10)는 복수의 테스트 채널 선택기들(106a, 106b, ... 등)을 포함한다. 하나의 테스트 채널 선택기는 각각의 채널에 대해 제공된다. 각각의 테스트 채널 선택기(예로서, 106a, 106b)는 테스트 단자(101), BIST 회로(102), 및 테스트 버스 선택기(예로서, 107a, 107b)에 결합되며, 제 1 채널에 선택된 제 1 단자(예로서, 네이티브 IO(108a)), 테스트 단자(101), 및 BIST 회로(102) 중 제 1의 것을 및 제 2 채널에 선택된 제 2 단자(예로서, 네이티브 IO(108b)), 테스트 단자 및 BIST 회로(102) 중 제 2 선택된 것을 결합한다. 여기에서 제 1 선택된 것은 제 2 선택된 것과 상이하다. 제 1 테스트 채널 선택기(106a)에 결합되는 BIST 회로(102) 및 테스트 단자(101) 중 임의의 것은 제 2 테스트 채널 선택기(106b)로부터 분리된다. 제 2 테스트 채널 선택기(106b)에 결합된 BIST 회로(102) 및 테스트 단자(101) 중 임의의 것은 제 1 테스트 채널 선택기(106a)로부터 분리된다. 예를 들면, 각각의 테스트 채널 선택기는 테스트 단자(101)로부터 클록 신호, 명령 신호 및 기록 데이터 큐 신호의 하나의 신호 세트를 및 BIST 회로(102)로부터 클록 신호, 명령 신호 및 기록 데이터 큐 신호의 또 다른 신호 세트를 수신한다. 테스트 제어 신호들에 의존하여, 각각의 테스트 채널 선택기는 수신된 신호 세트들 중 하나를 각각의 테스트 버스 선택기에 추가로 제공한다. 각각의 테스트 채널 선택기는 각각의 테스트 버스 선택기로부터의 판독 데이터 큐 신호를 테스트 단자(101) 및 BIST 회로(102)에 추가로 제공한다.
도 6은 본 개시의 실시예에 따른 테스트 채널 선택기(61)의 개략도이다. 표 4a는 도 6의 테스트 채널 선택기(61)의 테스트 제어 신호들 및 입력/출력 신호들의 논리표이다. 표 4b는 도 6의 테스트 채널 선택기(61)의 제어 신호 및 입력/출력 신호들의 논리표이다. 테스트 채널 선택기(61)는 도 2에서 복수의 테스트 채널 선택기들(106a, 106b 등) 중 하나 이상으로서 사용될 수 있다. 테스트 채널 선택기(61)는 반도체 디바이스가 테스트 모드에 있음을 나타내는 테스트 인에이블 신호(TEN)를 수신하거나 또는 수신하지 않을 수 있다. 어느 경우에나, 테스트 채널 선택기(61)는 테스트 인에이블 신호(TEN)에 의해 영향을 받는 클록 신호, 명령 신호 및 기록 데이터 큐 신호의 세트를 수신한다. 테스트 채널 선택기(61)는 복수의 선택기들(611, 612 및 613)을 포함할 수 있다. 예를 들면, 복수의 선택기들(611, 612 및 613)은 선택 신호에 기초하여 출력 신호로서 입력 신호들 중 하나를 선택적으로 결합하는 다중화기들일 수 있다. 선택기(611)는 테스트 IO 회로(예로서, 테스트 단자(101))로부터 테스트 클록 신호(TClkI)를 및 BIST 회로(예로서, BIST 회로(102))로부터 mBIST 클록 신호(mClkI)를 수신하며, 테스트 인에이블 신호(TEN)가 로직 하이 레벨에 있다면, 이들 수신된 클록 신호들 중 하나를 추가로 제공한다. 선택기(612)는 테스트 IO 회로로부터 테스트 명령 신호(TComI)를 및 BIST 회로로부터 mBIST 명령 신호(mCmdI)를 수신하며, 테스트 인에이블 신호(TEN)가 로직 하이 레벨에 있다면, 이들 수신된 명령 신호들 중 하나를 추가로 제공한다. 유사하게, 선택기(613)는 테스트 IO 회로로부터 테스트 기록 데이터 큐 신호(TWDqI)를 및 BIST 회로로부터 mBIST 기록 데이터 큐 신호(mWDqI)를 수신하며, 테스트 인에이블 신호(TEN)가 로직 하이 레벨에 있다면, 이들 수신된 기록 데이터 큐 신호들 중 하나를 추가로 제공한다. 복수의 선택기들(611, 612 및 613)은, 테스트 인에이블 신호(TEN)가 또한 미리 결정된 논리 레벨(예로서, 로직 로우)에 있다면, 미리 결정된 논리 레벨(예로서, 로직 로우)을 유지할 수 있다.
표 4a: 도 6의 테스트 채널 선택기(61)의 테스트 제어 신호들 및 입력/출력 신호들의 논리표
Figure pct00004
표 4b: 도 6의 테스트 채널 선택기(61)의 제어 신호 및 입력/출력 신호들의 논리표
Figure pct00005
테스트 채널 선택기는 버퍼(614)를 추가로 포함할 수 있다. 테스트 채널 선택기(61)가 테스트 버스 선택기(예로서, 107a, 107b)로부터 테스트 판독 데이터 큐 신호(TRDqI)를 수신할 때, 버퍼(614)는 RSEL 신호가 로직 하이 레벨로 설정될 때 테스트 판독 데이터 큐 출력 신호(TRDqO)로서 수신된 테스트 판독 데이터 큐 신호(TRDqI)를 테스트 IO 회로로 제공할 수 있다. 버퍼(614)는 대안으로 RSEL 신호가 로직 로우 레벨로 설정되면 플로팅 상태(Hi-Z)에서 테스트 판독 데이터 큐 출력 신호(TRDqO)를 설정한다.
테스트 버스 선택기(예로서, 107a, 107b)로부터 테스트 판독 데이터 큐 신호(TRDqI)를 수신하기 위한 노드는 mBIST 판독 데이터 큐 출력 신호(mRDqO)를 제공하기 위한 노드에 결합될 수 있다. 테스트 채널 선택기(61)는 각각의 메모리 채널을 위해 제공되는 BSEL 신호를 수신한다. BSEL 신호는 각각의 메모리 채널에 결합될 타겟 회로(예로서, 테스트 단자(101), BIST 회로(102) 등)를 나타내는 버스 선택 신호이다. 테스트 채널 선택기(61)는 수신된 BSEL 신호를 복수의 선택기들(611, 612 및 613)로 제공한다. 각각의 선택기는 수신된 BSEL 신호에 기초하여 테스트 IO 회로 및 BIST 회로 중 하나로부터 클록 신호, 명령 신호 및 기록 데이터 큐 신호를 선택한다. 테스트 채널 선택기(61)는 테스트 인에이블 신호(TEN)가 로직 하이로 설정되며 BSEL 신호가 로직 로우로 설정될 때 테스트 IO 회로로부터의 클록 신호, 명령 신호 및 기록 데이터 큐 신호를 테스트 버스 선택기로 제공한다. 대안으로, 테스트 채널 선택기(61)는 테스트 인에이블 신호(TEN)가 로직 하이로 설정되며 BSEL 신호가 로직 하이로 설정될 때 BIST 회로에서 알고리즘 패턴 발생기(APG)에 의해 발생된 클록 신호, 명령 신호 및 기록 데이터 큐 신호를 테스트 버스 선택기로 제공한다.
표 5: 도 7의 테스트 버스 선택기(71)의 입력/출력 신호들의 논리표
Figure pct00006
I/F 다이(10)는 복수의 테스트 버스 선택기들(107a, 107b, ... 등)을 포함한다. 하나의 테스트 버스 선택기는 각각의 채널을 위해 제공된다. 각각의 테스트 버스 선택기(예로서, 107a, 107b)는 각각의 테스트 채널 선택기(예로서, 106a, 106b)로부터 클록 신호, 명령 신호 및 기록 데이터 큐 신호의 세트를 수신하며 수신된 세트의 신호들을 각각의 코어 다이(11)로 제공한다. 각각의 테스트 버스 선택기는 각각의 코어 다이(11)로부터의 판독 데이터 큐 신호(RDqI)를 각각의 테스트 채널 선택기(예로서, 106a, 106b)로 추가로 제공한다.
도 7은 본 개시의 실시예에 따른 도 2에서의 테스트 버스 선택기(71)의 개략도이다. 표 5는 도 7의 테스트 버스 선택기(71)의 입력/출력 신호들의 논리표이다. 테스트 버스 선택기(71)는 정상 동작 동안 각각의 네이티브 IO로부터 또는 각각의 테스트 채널 버스 선택기(예로서, 테스트 버스 선택기들(107a, 107b))로부터의 신호들 사이에서 선택하기 위해 도 2에서의 복수의 테스트 버스 선택기들(107a, 107b 등) 중 하나 이상으로서 사용될 수 있다. 예를 들면, 버스 선택기(81)는 복수의 OR 회로들(711, 712 및 713)을 포함할 수 있다. OR 회로(711)는 각각의 테스트 채널 선택기(예로서, 테스트 채널 선택기들(106a, 106b))로부터 테스트 클록 신호(TClkI)를 및 각각의 단자(예로서, 네이티브 IO인 제 1 단자(108a), 네이티브 IO인 제 2 단자(108b))로부터 클록 신호(ClkI)를 수신하며 출력 클록 신호(ClkO)로서 이들 수신된 클록 신호들 중 하나를 추가로 제공한다. 테스트 인에이블 신호(TEN)가 로직 하이 레벨에 있다면, OR 회로(711)는 테스트 클록 신호(TClkI)를 제공한다. OR 회로(711)는, 테스트 인에이블 신호(TEN)가 로직 로우 레벨에 있다면, 클록 신호(ClkI)를 제공한다. OR 회로(712)는 각각의 테스트 채널 선택기로부터 테스트 명령 신호(TComI)를 및 각각의 단자로부터 명령 신호(ComI)를 수신하며 출력 명령 신호(ComO)로서 이들 수신된 명령 신호들 중 하나를 추가로 제공한다. 테스트 인에이블 신호(TEN)가 로직 하이 레벨에 있다면, OR 회로(712)는 테스트 명령 신호(TComI)를 제공한다. OR 회로(712)는, 테스트 인에이블 신호(TEN)가 로직 로우 레벨에 있다면, 명령 신호(CmdI)를 제공한다. 유사하게, OR 회로(713)는 각각의 테스트 채널 선택기로부터 테스트 기록 데이터 큐 신호(TWDqI)를 및 각각의 단자로부터 기록 데이터 큐 신호(WDqI)를 수신하며 출력 기록 데이터 큐 신호(WDqO)로서 이들 수신된 기록 데이터 큐 신호들 중 하나를 추가로 제공한다. 테스트 인에이블 신호(TEN)가 로직 하이 레벨에 있다면, OR 회로(713)는 테스트 기록 데이터 큐 신호(TWDqI)를 제공한다. OR 회로(713)는 대안으로, 테스트 인에이블 신호(TEN)가 로직 로우 레벨에 있다면, 기록 데이터 큐 신호(WDqI)를 제공한다.
코어 다이(11)로부터 판독 데이터 큐 신호(RDqI)를 수신하기 위한 노드는 판독 데이터 큐 출력 신호(RDqO)를 제공하며 테스트 판독 데이터 큐 출력 신호(TRDqO)를 추가로 제공하기 위한 노드에 결합될 수 있다. 따라서, 단자 또는 테스트 채널 선택기로부터의 클록 신호, 명령 신호 및 기록 데이터 큐 신호의 세트는 코어 다이(예로서, 코어 다이(11))로 제공되며 코어 다이로부터의 판독 데이터 큐 신호는 단자 및 테스트 채널 선택기로 제공될 수 있다.
표 6: 본 개시의 실시예에 따른 소스 신호들, 테스트 채널 선택기의 제어 신호들, 및 코어 다이로의 테스트 버스 선택기의 출력 신호들 간의 관계들의 논리표
Figure pct00007
표 6은 본 개시의 실시예에 따른 소스 신호들, 테스트 채널 선택기의 제어 신호들, 및 코어 다이로의 테스트 버스 선택기의 출력 신호들 간의 관계의 논리표이다. 표 6의 논리표는 표 4a의 논리표 및 표 5의 논리표의 조합으로부터 획득될 수 있다. 테스트 인에이블 신호(TEN)가 로직 로우 레벨로 설정될 때, 신호들의 소스는 단자(예로서, 네이티브 IO)이다. 테스트 인에이블 신호(TEN)가 로직 하이 레벨로 설정될 때, BSEL 신호에 의존하여, 신호들의 소스는 테스트 IO 회로 또는 BIST 회로일 수 있다.
표 7은 본 개시의 실시예에 따른 도 2의 I/F 다이의 제어 신호들 및 출력 신호들 사이에서의 관계들의 논리표이다. 테스트 인에이블 신호(TEN)가 로직 로우 레벨로 설정될 때, I/F 다이는 테스트 모드에 있지 않은 정상 동작하에 있으며, 따라서 단자(예로서, 네이티브 IO)의 데이터 큐가 선택된다. 테스트 인에이블 신호(TEN)가 로직 하이 레벨로 설정될 때, I/F 다이는 테스트 모드에 있다. 각각의 채널에 대해, 테스트 IO 회로는, BSEL 신호가 로직 로우로 설정되는 경우 및 채널이 RSEL 신호에 의해 선택될 때, 소스로서 선택된다. BSEL 신호가 로직 하이로 설정되면, BIST 회로는 소스로서 선택된다. 따라서, 각각의 채널에 대해 BSEL 신호들 및 RSEL 신호들을 독립적으로 제어함으로써, 외부 테스터 및 BIST 회로는 각각, 상이한 채널들에 대해 동시에 테스트들을 수행할 수 있다. 외부 테스터 및 BIST 회로가 공격자 역할 또는 피해자 역할에 할당되면, 상이한 유형들의 시퀀스들(예로서, 인접한 채널이 기록 동작을 실행하는 동안 하나의 채널의 판독 동작, 인접한 채널이 리프레시 동작을 실행하는 동안 하나의 채널의 기록 동작 등)을 사용하여 독립 채널들 사이에서 잡음 간섭을 테스트하는 것이 가능하다. 따라서, BIST 회로에 의한 테스트 및 외부 테스터에 의한 테스트는 단지 하나 이상의 테스트 채널 선택기들의 작은 수정에 의해 동시에 수행될 수 있다.
표 7: 본 개시의 실시예에 따른 도 2의 I/F 다이의 제어 신호들 및 출력 신호들 사이에서의 관계들의 논리표
Figure pct00008
채널-대-채널 잡음의 잡음 간섭을 위한 테스트는 하나의 채널에 잡음 발생기 역할을 및 또 다른 채널에 잡음 수신기 역할을 할당함으로써 실행될 수 있으며 각각 BIST 회로 및 테스터의 조합에 의해 테스트된 하나의 채널 및 다른 채널을 갖는다. 게다가, 이 실시예는 테스터 및 BIST 회로가 서로 독립적으로 각각의 클록 신호들을 사용할 수 있기 때문에 테스터 및 BIST 회로에 의해 할당된 채널들 사이에서 비동기식 잡음을 평가할 수 있다. 예를 들면, 이 실시예는 BIST 회로로부터 공급된 클록 신호의 타이밍을 유지하면서 테스터로부터 공급된 클록 신호의 타이밍을 스위핑함으로써 채널들 사이에서 최대 잡음을 평가할 수 있다.
일 실시예에서, 도 2에서의 각각의 채널은 BSEL 신호에 기초하여 공격자 또는 피해자로 설정될 수 있다. 예를 들면, ch0이 공격자로 설정되고 chl 내지 ch7이 피해자들로 설정될 때, ch0에 대한 판독 동작 및 ch1 내지 ch7에 대한 기록 동작들을 포함한 테스트가 수행될 수 있다. ch0에 대한 판독 동작은 ch1 내지 ch7에 대한 기록 동작들 중 하나 이상에 의해 영향을 받을 수 있다. 이러한 유형의 테스트들은 도 2에서의 반도체 디바이스가 고 대역폭 메모리(HBM)로 구현될 때 여러 잡음 조건들하에서 선택된 하나의 채널에 대한 잡음 간섭을 드러낼 수 있다. 또 다른 실시예에서, ch0은 공격자로서 선택될 수 있으며, 다른 채널들 중 하나(예로서, ch1)가 피해자로서 선택될 수 있다. 선택되지 않은 채널들(예로서, ch2 내지 ch7)은 비-동작 상태로 비활성화될 수 있다. 상기 제안된 바와 같이 선택된 두 개의 채널들 사이에서 잡음 간섭을 평가하는 테스트를 수행하기 위해, 각각의 채널을 개별적으로 인에이블(enable)시키거나 또는 디스에이블(disable) 시키기 위한 하나 이상의 로직들이 부가적으로 구현될 수 있다.
일 실시예에서, HBM 패키지는, 테스트 모드에서 BIST 회로 및 테스터 외에, 또한 동시에 동작될 수 있는, 단자들(예로서, 네이티브 IO들)을 포함할 수 있다. 이 실시예에서, 테스터, BIST 회로 및 단자의 보다 많은 조합들이 각각의 채널로 제공될 수 있다. 예를 들면, BIST 회로 및 단자는 동시에 동작될 수 있다.
도 8은 본 개시의 실시예에 따른 반도체 디바이스에서 프로브 테스트를 위한 테스트 입력/출력(IO) 회로 및 메모리 빌트인 자가 테스트(mBIST) 회로를 포함한 인터페이스(I/F) 다이의 블록도이다. 도 2에 포함되며 그것을 참조하여 이전에 설명된 구성요소들에 대응하는 구성요소들에 대한 설명은 반복되지 않을 것이다. 도 8에 도시되는 바와 같이, 각각의 테스트 채널 선택기(예로서, 테스트 채널 선택기들(106a 및 106b))는 2-비트 BSEL 신호를 수신할 수 있다. 더욱이, 각각의 테스트 채널 선택기(예로서, 테스트 채널 선택기들(106a 및 106b))는 각각의 네이티브 IO를 활성화시키기 위해 사용된 NativeIOEn 신호를 제공하기 위해 각각의 단자(예로서, 네이티브 IO인 제 1 단자(108a), 네이티브 IO인 제 2 단자(108b))에 결합될 수 있다. 테스트 채널 선택기들(예로서, 테스트 채널 선택기들(106a 및 106b))은 따라서 테스트 단자(101)로부터의 신호들, BIST 회로(102)로부터의 신호들, 및 각각의 단자로부터의 신호들 간에 스위칭하도록 설계된다.
도 9는 본 개시의 실시예에 따른 테스트 채널 선택기(91)의 개략도이다. 표 8a는 도 9의 테스트 채널 선택기(91)의 테스트 제어 신호들 및 입력/출력 신호들의 논리표이다. 표 8b는 도 9의 테스트 채널 선택기(91)의 제어 신호 및 입력/출력 신호들의 논리표이다. 테스트 채널 선택기(91)는 도 8에서 복수의 테스트 채널 선택기들(106a, 106b 등) 중 하나 이상으로서 사용될 수 있다. 테스트 채널 선택기(91)는 반도체 디바이스가 테스트 모드에 있음을 나타내는 테스트 인에이블 신호(TEN)를 수신하거나 또는 수신하지 않을 수 있다. 어느 경우든, 테스트 채널 선택기(91)는 클록 신호, 명령 신호 및 기록 데이터 큐 신호의 세트를 수신하며, 이것은 테스트 인에이블 신호(TEN)에 응답한다.
표 8a: 도 9의 테스트 채널 선택기(91)의 테스트 제어 신호들 및 입력/출력 신호들의 논리표
Figure pct00009
테스트 채널 선택기(91)는 복수의 선택기들(911, 912 및 913)을 포함할 수 있다. 예를 들면, 복수의 선택기들(911, 912 및 913)은 선택 신호에 기초하여 출력 신호로서 입력 신호들 중 하나를 선택적으로 결합하는 다중화기들일 수 있다. 선택기(911)는 테스트 IO 회로(예로서, 테스트 단자(101))로부터 테스트 클록 신호(TClkI)를 및 BIST 회로(예로서, BIST 회로(102))로부터 mBIST 클록 신호(mClkI)를 수신하며, 테스트 인에이블 신호(TEN)가 로직 하이 레벨에 있다면, 이들 수신된 클록 신호들 중 하나를 추가로 제공한다. 선택기(912)는 테스트 IO 회로로부터 테스트 명령 신호(TComI)를 및 BIST 회로로부터 mBIST 명령 신호(mCmdI)를 수신하며, 테스트 인에이블 신호(TEN)가 로직 하이 레벨에 있다면, 이들 수신된 명령 신호들 중 하나를 추가로 제공한다. 유사하게, 선택기(913)는 테스트 IO 회로로부터 테스트 기록 데이터 큐 신호(TWDqI)를 및 BIST 회로로부터 mBIST 기록 데이터 큐 신호(mWDqI)를 수신하며, 테스트 인에이블 신호(TEN)가 로직 하이 레벨에 있다면, 이들 수신된 기록 데이터 큐 신호들 중 하나를 추가로 제공한다. 복수의 선택기들(911, 912 및 913)은, 테스트 인에이블 신호(TEN)가 또한 미리 결정된 논리 레벨(예로서, 로직 로우)에 있다면, 미리 결정된 논리 레벨(예로서, 로직 로우)을 유지할 수 있다.
테스트 채널 선택기는 버퍼(914)를 추가로 포함할 수 있다. 테스트 채널 선택기(91)가 테스트 버스 선택기(예로서, 107a, 107b)로부터 테스트 판독 데이터 큐 신호(TRDqI)를 수신할 때, 버퍼(914)는 RSEL 신호가 로직 하이 레벨로 설정될 때 테스트 판독 데이터 큐 출력 신호(TRDqO)로서 수신된 테스트 판독 데이터 큐 신호(TRDqI)를 테스트 IO 회로로 제공할 수 있다. 버퍼(914)는 대안으로 RSEL 신호가 로직 로우 레벨로 설정되면 플로팅 상태(Hi-Z)에서 테스트 판독 데이터 큐 출력 신호(TRDqO)를 설정한다.
표 8b: 도 9의 테스트 채널 선택기(91)의 제어 신호 및 입력/출력 신호들의 논리표
Figure pct00010
표 8c: 도 9의 테스트 채널 선택기(91)의 테스트 제어 신호들 및 입력/출력 신호들의 논리표
Figure pct00011
테스트 버스 선택기(예로서, 107a, 107b)로부터 테스트 판독 데이터 큐 신호(TRDqI)를 수신하기 위한 노드는 mBIST 판독 데이터 큐 출력 신호(mRDqO)를 제공하기 위한 노드에 결합될 수 있다. 테스트 채널 선택기(91)는 각각의 단자를 인에이블시키거나 또는 디스에이블시키기 위해 로직 로우 또는 로직 하이의 NativeIOEn을 제공할 수 있는 선택기(915)를 추가로 포함할 수 있다. 표 8c는 도 9의 테스트 채널 선택기(91)의 제어 신호 및 입력/출력 신호들의 논리표이다. 테스트 채널 선택기(91)는 2-비트 BSEL 신호 [1:0]를 수신하며 2-비트 BSEL 신호 [1:0]를 복수의 선택기들(911, 912, 913 및 915)로 제공할 수 있다. 복수의 선택기들(911, 912 및 913)의 각각은 BSEL 신호에 기초하여 테스트 IO 회로 및 BIST 회로 중 하나로부터 클록 신호, 명령 신호 및 기록 데이터 큐 신호를 선택한다. 표 8a 및 도 8c에 도시된 이 예에서, 선택기(915)는 테스트 인에이블 신호(TEN)가 로직 로우로 설정되거나 또는 BSEL [0:1]의 양쪽 비트이 로직 하이(="11") 또는 로직 로우(="00")로 설정될 때 단자를 인에이블시키는 것을 나타내는 로직 하이로 설정된 NativeIOEn 신호를 제공한다. 대안으로, 선택기(915)는 테스트 인에이블 신호(TEN)가 로직 하이로 설정되는 동안 BSEL [0:1]의 1 비트가 로직 하이로 설정되며 BSEL [0:1]의 다른 비트가 로직 로우(예로서, "01" 또는 "10")로 설정될 때 단자를 디스에이블시키는 것을 나타내는 로직 로우로 설정된 NativeIOEn 신호를 제공한다. 더욱이, 테스트 채널 선택기(91)는, 로직 하이인 테스트 인에이블 신호(TEN) 및 "01"인 BSEL 신호 [1:0]의 조합에 응답하여, 테스트 IO 회로로부터의 클록 신호, 명령 신호 및 기록 데이터 큐 신호의 세트를 테스트 버스 선택기로 제공한다. 대안으로, 테스트 채널 선택기(91)는 테스트 인에이블 신호(TEN)가 로직 하이로 설정되며 BSEL [1:0] 신호가 "10"으로 설정될 때, BIST 회로에서 알고리즘 패턴 발생기(APG)에 의해 발생된 클록 신호, 명령 신호 및 기록 데이터 큐 신호의 세트를 테스트 버스 선택기로 제공한다.
I/F 다이 상에서, 테스트 IO 회로, BIST 회로 및 단자(예로서, 네이티브 IO) 중 하나는 공격자의 역할을 할당받으며 테스트 IO 회로, BIST 회로 및 단자 중 또 다른 하나는 피해자의 역할을 할당받는다. 따라서, 테스트는 공격자 및 피해자의 조합을 위해 수행될 수 있다. 이러한 구성은 특정된 채널이 기록 동작 또는 리프레시 동작을 동시에 수행하는 또 다른 채널로부터 발생된 잡음하에서 동작들(예로서, 판독 동작 또는 기록 동작)을 정확하게 수행하는지에 관계없이, 공격자 및 피해자의 조합에 관련된 액세스 시퀀스의 평가를 독립적으로 수행하는 것을 허용한다. BSEL 신호를 제어함으로써, 단자 및 BIST 회로의 조합, 테스트 IO 회로 및 단자의 조합, 또는 BIST 회로 및 테스트 IO 회로의 조합과 같은, 테스트 신호들의 조합을 고르는 것이 가능하다. 표 9는 본 개시의 실시예에 따른 소스 신호들, 테스트 채널 선택기의 제어 신호들, 및 코어 다이로의 테스트 버스 선택기의 출력 신호들 간의 관계들의 논리표이다. 테스트 인에이블 신호(TEN)가 로직 로우로 설정되거나 또는 BSEL [0:1]의 양쪽 비트이 로직 하이(="11") 또는 로직 로우(=""00")로 설정될 때, NativeIOEn 신호는 로직 하이로 설정되며 단자(예로서, 네이티브 IO)가 인에이블된다.
표 9: 본 개시의 실시예에 따른 소스 신호들, 테스트 채널 선택기의 제어 신호들, 및 코어 다이로의 테스트 버스 선택기의 출력 신호들 간의 관계들의 논리표
Figure pct00012
NativeIOEn 신호는 테스트 인에이블 신호(TEN)가 로직 하이로 설정되는 동안 BSEL [0:1]의 1 비트가 로직 하이로 설정되며 BSEL [0:1]의 다른 비트가 로직 로우(예로서, "01" 또는 "10")로 설정될 때 단자를 디스에이블시키는 것을 나타내는 로직 로우로 설정된다. 표 10은 본 개시의 실시예에 따른 도 8의 I/F 다이의 제어 신호들 및 출력 신호들 간의 관계들의 논리표이다. 더욱이, 테스트 채널 선택기(91)는 로직 하이인 테스트 인에이블 신호(TEN) 및 "01"인 BSEL 신호 [1:0]이 조합에 응답하여, 테스트 IO 회로로부터의 클록 신호, 명령 신호 및 기록 데이터 큐 신호의 세트를 테스트 버스 선택기로 제공한다. 대안으로, 테스트 채널 선택기(91)는, 테스트 인에이블 신호(TEN)가 로직 하이로 설정되며 BSEL [1:0] 신호가 "10"으로 설정될 때, BIST 회로에서 알고리즘 패턴 발생기(APG)에 의해 발생된 클록 신호, 명령 신호 및 기록 데이터 큐 신호의 세트를 테스트 버스 선택기로 제공한다. 따라서, I/F 다이는 상이한 테스트 채널들에 대한 공격자 및 피해자 역할들을 제어함으로써 보다 상세한 잡음 평가를 수행하도록 허용한다.
표 10: 본 개시의 실시예에 따른 도 8의 I/F 다이의 제어 신호들 및 출력 신호들 간의 관계들의 논리표
Figure pct00013
일 실시예에서, 하나 이상의 테스트 모드들은 테스트 모드 진입 회로에서 제공될 수 있다. 도 10은 본 개시의 실시예에 따른 반도체 디바이스에서 테스트 모드 선택기로서 기능하는 프로브 테스트를 위한 테스트 입력/출력(IO) 회로, 메모리 빌트인 자가 테스트(mBIST) 회로, 및 테스트 모드 진입 회로(109)를 포함한 인터페이스(I/F) 다이의 블록도이다. 도 8에 포함된 구성요소들에 대응하는 구성요소들의 설명은 반복되지 않을 것이다. 도 10에 도시된 바와 같이, 테스트 모드 진입 회로(109)는 테스트 단자(101) 및 BIST 회로(102)로부터 클록 신호 및 명령 신호의 조합을 수신할 수 있으며 BSEL 신호를 제공한다.
도 11은 본 개시의 실시예에 따른 도 10에서의 테스트 모드 진입 회로(110)의 개략도이다. 테스트 모드 진입 회로(110)는 도 10에서 테스트 모드 진입 회로(109)로서 사용될 수 있다. 예를 들면, 테스트 모드 진입 회로(110)는 테스트 모드 정보를 포함한 명령 신호들을 수신하며 테스트 모드들을 추출하기 위해 명령들을 디코딩하는 테스트 모드 디코더들(111a 및 111b)을 포함할 수 있다. 예를 들면, 테스트 모드 디코더(111a)는 테스트 IO 회로(예로서, 도 10에서의 테스트 단자(101))로부터 테스트 명령 신호를 수신하고 디코딩하며 테스트 IO 회로의 디코딩된 명령 신호에 기초하여 테스트 모드를 제공한다. 유사하게, 테스트 모드 디코더(111b)는 BIST 회로(예로서, 도 10에서의 BIST 회로(102))로부터 mBIST 명령 신호를 수신하고 디코딩하며 BIST 회로의 디코딩된 명령 신호에 기초하여 테스트 모드를 제공한다. 테스트 모드 우선순위 회로들(112a 및 112b)은 각각 테스트 모드 디코더들(111a 및 111b)로부터 디코딩된 명령 신호들을 수신하며 테스트 모드 신호들을 제공한다. 테스트 모드 우선순위 회로들(112a 및 112b)은 토글 레지스터들일 수 있다. 예를 들면, 테스트 모드 우선순위 회로(112a)는 플립플롭 회로(FF)(116a) 및 선택기(115a)를 포함할 수 있다. 선택기(115a)는 인버터(117a)를 갖고 또는 그것 없이 플립플롭 회로(116a)의 출력 신호를 선택할 수 있다. 예를 들면, 선택기(115a)는 테스트 모드 디코더(111a)가 테스트 모드를 선택기(115a)에 제공할 때 인버터(117a)의 출력 신호를 선택한다. 이 경우에, FF(116a)는 신호(TClKI)에 기초하여 FF(116a)의 출력 신호의 반전 신호를 제공한다. FF(116a)의 출력 신호는 인버터(117a)를 통해 또는 그것 없이 선택기(115a)로 제공된다. FF(116a)의 출력 신호는 우선순위 제어를 위해 배타적-OR(EOR) 회로(113)에 제공된다. 테스트 모드 우선순위 회로(112b)는, 선택기(115b)가 테스트 모드 디코더(111b)로부터 테스트 모드를 수신하며 FF(116b)가 클록(mClkI)에 의해 동작된다는 점을 제외하고, 테스트 모드 우선순위 회로(112a)를 가진 유사한 회로 구조를 갖는다. 예를 들면, 선택기(115b)는 테스트 모드 디코더(111b)가 선택기(115b)로 테스트 모드를 제공할 때 인버터(117b)의 출력 신호를 선택한다. 인버터(117)의 출력 신호는 우선순위 제어를 위해 EOR 회로(113)로 제공된다.
EOR 회로(113)로부터의 출력 신호는 테스트 인에이블 신호(TEN), 제어 신호들(BSEL, RSEL) 등과 같은 테스트 신호들을 제공하는 선택기들(114)을 제어한다. 초기 스테이지에서, FF들(116a 및 116b)은 리셋 신호 등에 의해 각각 로직 로우 레벨을 제공하며, 따라서 EOR 회로(113)는 로직 로우 레벨을 제공하며 선택기들(114)은 테스트 모드 디코더(111a)로부터 신호들(RSEL, BSE, TEN)을 선택한다. 즉, 초기 스테이지에서, 선택기들(114)은 테스터로부터 신호들(TComI)을 선택하고 제공한다. 이러한 상태에서, BIST 회로(102)는, mComI로서 테스트 모드 명령을 발행함으로써, 우선순위 제어를 획득하며 테스트 모드 디코더(111b)는 그것의 명령을 검출하고 테스트 모드를 제공한다. 선택기(115b)는 인버터(117b)의 출력 신호, 즉 테스트 모드에 응답하여 로직 하이 레벨을 선택한다. 그 후 FF(116b)는 클록 신호(mClkI)에 응답하여 로직 하이 레벨을 제공하며 EOR 회로(113)는 로직 하이 레벨을 제공한다. 그 결과, 선택기들(114)은 BIST 회로(102)로부터의 테스트 모드 디코더(111b)로부터 신호들(RSEL, BSE, TEN)을 선택한다. 테스트 모드 디코더들(111a 및 111b)은 각각 래치 회로들(118a) 및 래치 회로들(118b)을 포함할 수 있으며, 그 각각은 각각의 클록 신호(TClkI 및 mClkI)에 응답하여 각각 테스트 모드 명령들(TComI 및 mComI)의 디코딩된 신호를 래칭할 수 있다. BIST 회로(102)는 TCom 측에서의 테스터가 실시예의 반도체 디바이스에 결합되지 않을지라도(예로서, 테스트 패드는 테스터에 연결되지 않는다) 우선순위 제어를 획득할 수 있다.
BIST 회로(102)가 테스트를 완료할 때, 테스터는 테스터로부터 테스트 동작을 실행하기 위해 테스트 명령(TComI)을 발행할 수 있다. 테스트 명령(TComI)에 응답하여, 선택기(115a)는 로직 하이인 인버터(117a)의 출력 신호를 수신하며, FF(116a)는 로직 하이 레벨을 제공한다. 그 결과, EOR 회로(113)는 선택기들(114)이 테스트 모드 디코더(111a)로부터 신호들(RSEL, BSE, TEN)을 선택하도록 로직 로우 레벨을 제공한다. 따라서, 우선순위 제어는 BIST 제어로부터 테스터로 스위칭될 수 있다.
상기 설명된 실시예는 예로서 I/F 다이 상에서의 테스트 IO 회로 및 BIST 회로의 스테이지들 후 테스트 모드 진입 회로를 보여주었다. 그러나, 테스트 모드 진입 회로는 I/F 다이 상에서의 어디든(예로서, 테스트 I/O 회로 안에, BIST 회로 안에) 또는 I/F 다이의 바깥쪽에(예로서, 프로브의 안에, 테스터의 안에 등) 제공될 수 있다.
상기 설명된 실시예들에서 사용된 신호들의 논리 레벨들은 단지 예들이다. 그러나, 다른 실시예들에서, 본 개시에서 구체적으로 설명된 것들 외에 신호들의 논리 레벨들의 조합들이 본 개시의 범위로부터 벗어나지 않고 사용될 수 있다.
본 발명은 특정한 바람직한 실시예들 및 예들의 맥락에서 개시되었지만, 본 발명들은 구체적으로 개시된 실시예들을 넘어 발명들의 다른 대안적인 실시예들 및/또는 사용들 및 그것의 분명한 수정들 및 등가물들로 확대된다는 것이 이 기술분야의 숙련자들에 의해 이해될 것이다. 또한, 본 발명의 범위 내에 있는 다른 수정들은 본 개시에 기초하여 이 기술분야의 숙련자들에게 쉽게 명백할 것이다. 실시예들의 특정 특징들 및 양상들의 다양한 조합 또는 서브-조합이 이루어질 수 있으며 여전히 발명들의 범위 내에 있다는 것이 또한 고려된다. 개시된 실시예들의 다양한 특징들 및 양상들은 개시된 발명의 다양한 모드를 형성하기 위해 서로 조합되거나 또는 대체될 수 있다는 것이 이해되어야 한다. 따라서, 여기에서 개시된 본 발명 중 적어도 일부의 범위는 상기 설명된 특정한 개시된 실시예들에 의해 제한되지 않아야 한다는 것이 의도된다.

Claims (20)

  1. 적어도 제 1 및 제 2 메모리 채널들을 통해 복수의 다이들과 인터페이스(interface)하도록 구성된 인터페이스 칩을 포함하는 장치에 있어서, 상기 복수의 다이들의 각각은 복수의 메모리 셀들을 포함하며, 상기 인터페이스 칩은 테스트 회로를 포함하고,
    상기 테스트 회로는:
    제 1 및 제 2 단자들로서, 상기 제 1 및 제 2 단자들의 각각은 상기 제 1 및 제 2 메모리 채널들에 대응하는, 상기 제 1 및 제 2 단자들;
    상기 제 1 및 제 2 메모리 채널들에 공동으로 제공된 테스트 단자;
    상기 제 1 및 제 2 메모리 채널들에 공동으로 제공된 빌트인 자가 테스트(BIST : built in self test) 회로; 및
    선택기로서, 상기 제 1 및 제 2 단자들, 상기 테스트 단자 및 상기 BIST 회로에 결합되며, 상기 제 1 단자, 상기 테스트 단자 및 상기 BIST 회로 중 제 1 선택된 것을 상기 제 1 메모리 채널에 그리고 상기 제 2 단자, 상기 테스트 단자 및 상기 BIST 회로 중 제 2 선택된 것을 상기 제 2 메모리 채널에 결합하도록 구성되고, 상기 제 1 선택된 것은 상기 제 2 선택된 것과 상이한, 상기 선택기를 포함하는, 장치.
  2. 청구항 1에 있어서,
    상기 제 1 선택된 것은 상기 테스트 단자와 상기 BIST 회로 중 하나이며 상기 제 2 선택된 것은 상기 테스트 단자와 상기 BIST 회로 중 다른 것인, 장치.
  3. 청구항 1에 있어서,
    상기 제 1 선택된 것은 상기 제 1 단자이며 상기 제 2 선택된 것은 상기 테스트 단자 및 상기 BIST 회로 중 하나인, 장치.
  4. 청구항 1에 있어서,
    상기 선택기는 상기 제 1 메모리 채널에 결합되고, 상기 제 1 단자 또는 상기 제 2 단자의 결합된 것으로부터 신호들의 테스트 신호 세트 또는 또 다른 신호 세트를 수신하도록 구성되며, 상기 제 1 단자 및 상기 제 2 단자의 결합된 것에 대한 상기 제 1 메모리 채널로 상기 수신된 신호를 제공하도록 추가 구성된 테스트 버스 선택기인, 장치.
  5. 청구항 1에 있어서,
    상기 선택기는 상기 테스트 단자로부터 제 1 세트의 신호들을 수신하도록 구성되고, 상기 BIST 회로로부터 제 2 세트의 신호들을 수신하도록 추가 구성되며, 적어도 하나의 제어 신호에 응답하여 상기 제 1 세트 또는 상기 제 2 세트를 선택하도록 구성된 테스트 채널 선택기인, 장치.
  6. 청구항 5에 있어서,
    상기 테스트 채널 선택기는 상기 적어도 하나의 제어 신호의 제어 신호를 제공하도록 구성되는 테스트 모드 선택기에 결합된, 장치.
  7. 청구항 5에 있어서,
    상기 인터페이스 칩은 상기 제 1 메모리 채널 또는 상기 제 2 메모리 채널에 결합되고, 상기 테스트 채널 선택기로부터 선택된 신호 세트 또는 상기 제 1 단자 또는 상기 제 2 단자의 결합된 것으로부터 제 3 신호 세트를 수신하도록 구성되며, 상기 제 1 단자 및 상기 제 2 단자의 결합된 것에 대한 상기 제 1 메모리 채널 및 상기 제 2 메모리 채널 중 하나로 상기 수신된 신호 세트를 제공하도록 추가 구성된 테스트 버스 선택기를 더 포함하는, 장치.
  8. 청구항 7에 있어서,
    상기 테스트 채널 선택기는 상기 적어도 하나의 제어 신호의 제어 신호를 제공하도록 구성되는 테스트 모드 선택기에 결합되며, 상기 적어도 하나의 제어 신호의 제어 신호는 상기 테스트 단자, 상기 BIST 회로 및 상기 제 1 단자와 상기 제 2 단자의 결합된 것 중에서 선택을 제공하기 위해 적어도 2비트를 포함하는, 장치.
  9. 인터페이스 칩에 있어서,
    제 1 다이에 결합된 제 1 메모리 채널;
    제 2 다이에 결합된 제 2 메모리 채널;
    상기 제 1 메모리 채널에 대응하는 제 1 단자;
    상기 제 2 메모리 채널에 대응하는 제 2 단자;
    프로브를 통해 테스터에 결합된 테스트 입력/출력(IO) 회로;
    알고리즘 패턴 발생기를 포함한 빌트인 자가 테스트(BIST) 회로; 및
    상기 제 1 메모리 채널과 연관된 제 1 테스트 채널 선택기 및 상기 제 2 메모리 채널과 연관된 제 2 테스트 채널 선택기로서, 각각의 테스트 채널 선택기는 상기 테스트 IO 회로, 상기 BIST 회로 및 상기 각각의 단자 중 하나를 상기 각각의 메모리 채널에 결합하도록 구성되는, 상기 제 1 테스트 채널 선택기 및 상기 제 2 테스트 채널 선택기를 포함하며,
    상기 제 1 테스트 채널 선택기에 결합된 상기 BIST 회로 및 상기 테스트 IO 회로는 상기 제 2 테스트 채널 선택기로부터 분리되는, 인터페이스 칩.
  10. 청구항 9에 있어서,
    상기 제 1 메모리 채널과 연관된 제 1 테스트 버스 선택기로서, 상기 제 1 테스트 버스 선택기는 상기 제 1 테스트 채널 선택기 및 상기 제 1 단자에 결합되는, 상기 제 1 테스트 버스 선택기; 및
    상기 제 2 메모리 채널과 연관된 제 2 테스트 버스 선택기로서, 상기 제 2 테스트 버스 선택기는 상기 제 2 테스트 채널 선택기 및 상기 제 2 단자에 결합되는, 상기 제 2 테스트 버스 선택기를 더 포함하며,
    각각의 테스트 버스 선택기는 상기 각각의 메모리 채널과 상기 각각의 테스트 채널 선택기 및 상기 각각의 단자 중 하나 사이에서 신호들을 제공하도록 구성되는, 인터페이스 칩.
  11. 청구항 9에 있어서,
    상기 BIST 회로에 결합되며 상기 프로브 및 또 다른 단자에 또한 결합된 직렬 버스 선택기를 더 포함하며,
    상기 직렬 버스 선택기는 테스트 인에이블 신호(test enable signal)를 수신하도록 구성되며,
    상기 직렬 버스 선택기는 상기 테스트 인에이블 신호에 응답하여 상기 프로브와 상기 또 다른 단자 중 하나로부터 클록 신호 및 직렬 입력 신호를 수신하도록 구성되며, 상기 클록 신호 및 상기 직렬 입력 신호를 상기 BIST 회로에 제공하도록 추가로 구성되는, 인터페이스 칩.
  12. 청구항 9에 있어서,
    상기 테스트 채널 선택기들의 각각은 상기 각각의 메모리 채널에 결합될 타겟 회로를 나타내는 버스 선택 신호를 수신하도록 구성되며,
    상기 테스트 채널 선택기들의 각각은 상기 버스 선택 신호에 응답하여 상기 타겟 회로로부터 신호들을 제공하도록 구성되는, 인터페이스 칩.
  13. 청구항 12에 있어서,
    상기 테스트 채널 선택기들의 각각은 상기 버스 선택 신호를 제공하도록 구성되는 테스트 모드 선택기에 결합되는, 인터페이스 칩.
  14. 청구항 13에 있어서,
    상기 테스트 모드 선택기는 인터페이스 칩 상에 있는, 인터페이스 칩.
  15. 청구항 14에 있어서,
    상기 테스트 모드 선택기는 상기 테스터에 포함되는, 인터페이스 칩.
  16. 청구항 12에 있어서,
    각각의 테스트 채널 선택기는:
    상기 테스트 IO 회로로부터 제 1 테스트 클록 신호를 수신하며 상기 BIST 회로로부터 제 2 테스트 클록 신호를 수신하도록 구성된 제 1 선택기로서, 상기 제 1 선택기는 또한 상기 수신된 테스트 클록 신호들 중 하나를 제공하도록 구성되는, 상기 제 1 선택기;
    상기 테스트 IO 회로로부터 제 1 테스트 명령 신호들을 수신하며 상기 BIST 회로로부터 제 2 테스트 명령 신호를 수신하도록 구성된 제 2 선택기; 및
    상기 테스트 IO 회로로부터 제 1 테스트 기록 데이터 신호를 수신하며 상기 BIST 회로로부터 제 2 테스트 기록 데이터 신호를 수신하도록 구성된 제 3 선택기를 포함하며,
    상기 제 1 선택기, 상기 제 2 선택기, 및 상기 제 3 선택기는 상기 버스 선택 신호에 응답하여 상기 수신된 신호들 중 하나를 제공하도록 구성되는, 인터페이스 칩.
  17. 청구항 16에 있어서,
    각각의 테스트 채널 선택기는 상기 각각의 단자에 결합되며 상기 버스 선택 신호를 수신하도록 구성된 또 다른 선택기를 더 포함하며,
    상기 제 1 선택기, 상기 제 2 선택기, 및 상기 제 3 선택기는 또한 상기 각각의 단자를 인에이블(enable)시키는 것을 나타내는 상기 버스 선택 신호에 응답하여 상기 수신된 신호들을 제공하는 것을 디스에이블(disable)시키도록 구성되며,
    상기 또 다른 선택기는 상기 버스 선택 신호가 상기 각각의 단자를 인에이블시키는 것을 나타낸다면 상기 각각의 단자로 인에이블 신호(enable signal)를 제공하도록 구성되는, 인터페이스 칩.
  18. 복수의 코어들에 결합된 복수의 메모리 채널들을 테스트하는 방법에 있어서,
    제 1 버스 선택 신호에 응답하여 제 1 테스트 회로, 제 2 테스트 회로 및 하나의 단자 중 하나를 제 1 메모리 채널에 결합시키는 단계; 및
    제 2 버스 선택 신호에 응답하여 상기 제 1 테스트 회로, 상기 제 2 테스트 회로 및 또 다른 하나의 단자 중 하나를 제 2 메모리 채널에 결합시키는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서,
    상기 제 1 버스 선택 신호에 응답하여 상기 제 1 테스트 회로, 상기 제 2 테스트 회로 및 상기 하나의 단자 중 하나를 상기 제 1 메모리 채널에 결합시키는 단계는 클록 신호, 명령 신호 및 기록 데이터 신호를 수신하는 단계 및 상기 수신된 신호를 상기 제 1 메모리 채널에 제공하는 단계를 포함하며;
    상기 제 2 버스 선택 신호에 응답하여 상기 제 1 테스트 회로, 상기 제 2 테스트 회로 및 상기 또 다른 하나의 단자 중 하나를 상기 제 2 메모리 채널에 결합시키는 단계는 어드레스 신호에 응답하여 상기 제 2 메모리 채널로부터 판독 데이터 신호를 수신하는 단계 및 상기 제 1 테스트 회로, 상기 제 2 테스트 회로 및 상기 또 다른 하나의 단자 중 결합된 것에 상기 판독 데이터 신호를 제공하는 단계를 포함하는, 방법.
  20. 청구항 18에 있어서,
    상기 제 1 테스트 회로는 프로브를 통해 테스터에 결합된 테스트 입력/출력 회로이며, 상기 제 2 테스트 회로는 BIST 회로인, 방법.
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