JP5302325B2 - プロトコル認識デジタルチャネル装置 - Google Patents

Description

本出願は、ここに引用によって組み込まれる、本発明と同じ譲渡人に譲渡され、George W. Connerによる「再構成可能なテスターでの試験のための方法」と題され、本出願と同じ日に提出された、米国特許出願第１２／７４０，８８６号に関連する。

自動化された格納パターン機能的試験は、集積回路（ＩＣ）デバイスの製造においてデバイスのパラメータ的および動作的特性化を提供する決定的に重要なステップをもたらす。自動化試験設備システムは、制御コンピュータに接続された試験回路を含む。制御コンピュータは、被試験デバイスに刺激信号を提供し被試験デバイスから応答信号を受け取る試験回路を駆動するための機能的試験パターンデータを受け付けて格納するユーザインターフェースを提供する。応答信号は評価されて、集積回路デバイスのパラメータ的および動作的特性化を決定する。

被試験デバイス（ＤＵＴ）は、ＰＩＮエレクトロニクスから／への物理的インターフェースを提供するデバイスインターフェースボードまたはＤＩＢ上に載置される。ＰＩＮエレクトロニクス回路は、ＤＩＢを介して被試験デバイスへ／からの電気的試験刺激／応答信号を提供する／受け取る電気的インターフェースである。試験回路からの試験刺激信号は、ＰＩＮエレクトロニクスを通して被試験デバイスにＤＩＢを介して供給される。被試験デバイスからの試験応答信号は、ＤＩＢを通してＰＩＮエレクトロニクスに、および更に試験回路に転送される。試験刺激信号と試験応答信号は試験回路によって相関させられて、被試験デバイスが試験に合格したのか失格したのかを決定する。

試験回路によって生成された刺激信号は、データ信号と、刺激入力を同期させるクロック信号を含む。試験の実効性は、これらの信号のお互いに対する正確な配置に依っている。例えば、クロック、データ、イネーブル信号のようないくつかの異なる信号が、連携されて適当な時間においてトリガーされて、試験プロセス中に意味のあるデータが取得されることを確かなものとする。クロックおよびデータ信号のエッジ配置の不正確さは、偽りの試験結果となってしまう。試験されるデバイスの動作速度が増加するにつれて、エッジ配置の正確さについてのエラーの余地は減少する。

システム−オン−ア−チップ（ＳＯＣ）は、同じ半導体基板上に組み込まれた多数のデジタルおよびアナログ集積回路機能を提供する。ＳＯＣの例は、移動電話の受信、処理、送信機能のみでなく、写真およびビデオ処理機能や、音声デジタル信号処理および半導体メモリ回路も組み込んだ移動電話である。現在、ＳＯＣ試験のほとんどにおいて、ＳＯＣの個別の機能は、ＳＣＡＮ試験、内蔵自己試験（ＢＩＳＴ）、機能的試験等によるなどの多数の試験方法で別々に試験されている。システムレベル試験は、典型的には特注回路を採用し、一般的には、マイクロプロセッサのような高平均販売価格でローミックスなデバイスについてのみ使われる。最終システムレベル試験は、マイクロプロセッサのような特定のＳＯＣデバイスの試験のために特別に作られた特注の試験装置上に実装されても良い。他のＳＯＣデバイスについてもシステムレベル試験を行うことが望ましいであろうが、低平均販売価格のＳＯＣのために特注の機能的試験装置を構築することは価格的に効果的ではない。

自動試験回路でＳＯＣを試験することの困難さは、自動試験回路でのパラメータ的および個別機能的試験が確定的試験動作であることにある。試験刺激信号は或るタイミングと構造で印加され、試験応答信号は特定のタイミングと構造を有することが期待される。もし試験応答信号が与えられたパラメータについての期待されたタイミングと構造にマッチしなければ、ＳＯＣ被試験デバイスは失格したと決定される。ＳＯＣデバイスの機能は、異なるタイミングとクロッキング仕様で動作しても良く、実際非同期で動作しても良い。ＳＯＣデバイスは、応答試験信号がそうでないことを示す時、通信機能の非同期性が試験応答信号が正しくないように見えることを引き起こす時、動作的であり得る。

現在の自動試験設備システム内で、ＳＯＣ被試験デバイスの動作条件をシミュレーションする試みがあった。回路機能間の非同期通信の不確定的機能のために、機能の通常動作環境は、ＳＯＣ被試験デバイスについては正確に再生できない。現在の自動試験設備環境は、ＳＯＣ被試験デバイスの通常動作環境の不確定的な電気的およびタイミング的条件を容易に正確に提供する能力を欠いている。この自動試験設備システム内での不確定的な電気的およびタイミング的条件の欠如は更に、その通常動作環境中に存在し得る変化する動作条件下でのその耐性に対するＳＯＣ被試験デバイスについてのエラーの余地を測定しない。

従って、必要であるのは、確定的および不確定的な試験刺激信号を提供することが可能な自動試験設備システムである。不確定的な試験刺激信号は、被試験デバイスの通常動作環境の電気的およびタイミング的プロトコルを提供するので、自動試験設備システムは、あたかも被試験デバイスがその通常環境で動作しているかのように、被試験デバイスの試験応答信号に応答する。

一実施形態では、被試験デバイスが機能的試験のためにその中に置かれる機能的動作環境をシミュレーションするプロトコル特定回路が提供される。プロトコル特定回路は、被試験デバイスによって通信された不確定的信号を受け取り、不確定的信号に応答して試験刺激信号の被試験デバイスへの転送を制御するように構築されたプロトコル認識(aware)回路を含む。

いくつかの実施形態では、プロトコル特定回路が、ＰＩＮエレクトロニクスを介してプロトコル特定被試験デバイスによって通信された少なくとも一つの不確定的信号を受け取り、試験刺激信号の試験信号発生器から被試験デバイスへの転送を制御するように構築されている。いくつかの実施形態では、プロトコル特定回路が、試験信号発生器からの試験刺激信号をＦＩＦＯのような刺激信号格納装置に格納するように構築されている。いくつかの実施形態では、プロトコル特定回路が、不確定的信号をＦＩＦＯのような応答信号格納装置に格納するように構築されている。

様々な実施形態では、プロトコル特定回路が、期待された応答信号との失格プロセッサによる比較のために応答信号格納装置から不確定的信号を抽出し、被試験デバイスの動作条件を決定するように構築されている。

いくつかの実施形態では、プロトコル特定回路が、被試験デバイスが機能的試験のためにその中に置かれる機能的動作環境をシミュレーションすることを自動化試験設備に許容するように自動化試験設備中への搭載のために構築されており、プロトコル認識回路が、不確定的信号を解釈して試験刺激信号の送信についての同期時間と待ち時間を決定する。

別の実施形態では、被試験デバイスからの不確定的信号に応答して、試験刺激信号を試験信号発生器と特定の被試験デバイスの間でＰＩＮエレクトロニクスを介して通信するように予め構成されることが可能な構成可能なプロトコル認識回路を有するプロトコル特定回路が提供される。

いくつかの実施形態では、プロトコル特定回路が、被試験デバイスからの非同期に発生する信号を有する不確定的信号に応答して特定の被試験デバイスに応答するように予め構成されている。いくつかの実施形態では、プロトコル特定回路が、フィールドプログラマブルゲートアレイのような、プログラム可能であっても良い、プロトコル検出器を含む。いくつかの実施形態では、フィールドプログラマブルゲートアレイが、ＦＩＦＯのようなメモリ装置に結合されたプロトコル認識回路を含む。

いくつかの実施形態では、プロトコル特定回路が、試験信号発生器によって発生された試験刺激信号を格納し、被試験デバイスからの不確定的信号に応答して格納された試験刺激信号をＰＩＮエレクトロニクスを介して被試験デバイスに提供するように構成されたメモリバッファーを含む。メモリバッファーは、ＦＩＦＯであっても良い。

様々な実施形態では、プロトコル特定回路が、被試験デバイスからの確定的信号を受け取るためのプロトコル認識回路と並列に結合された通過回路を含む。

別の実施形態では、被試験デバイスを試験するためのプロトコル認識チャネルを含んだ自動化試験設備であって、プロトコル認識チャネルが、試験信号発生器とＰＩＮエレクトロニクス回路の間に結合されたプロトコル特定回路を含み、プロトコル特定回路が、被試験デバイスからの不確定的信号に応答してプロトコル特定被試験デバイスに応答するように予め構成されることが可能であるように構築されている、自動化試験設備が提供される。

いくつかの実施形態では、プロトコル特定回路がプロトコルデコーダを含む。いくつかの実施形態では、プロトコル特定回路が、メモリ装置に結合されたプロトコル認識回路を含んでも良い、フィールドプログラマブルゲートアレイを含む。いくつかの 実施形態では、プロトコル特定回路が、試験信号発生器によって発生された少なくとも一つの試験刺激信号を格納し、被試験デバイスからの不確定的信号に応答して格納された試験刺激信号をＰＩＮエレクトロニクスを介して被試験デバイスに提供するように構成されたメモリバッファーを含む。いくつかの実施形態では、プロトコル特定回路が、被試験デバイスからの確定的信号を受け取るためのプロトコル認識回路と並列に結合された通過回路を含む。

図１は、不確定的挙動を有する集積回路装置構造のブロック図である。 図２は、自動化試験設備システム内のプロトコル特定回路の実施形態のブロック図である。 図３は、プロトコル特定回路の一実施形態を組み込んだ自動化試験設備システムの別の実施形態のブロック図である。 図４は、プロトコル特定回路の実施形態の一つの多数の場合を組み込んだ自動化試験設備システムのブロック図である。 図５Ａは、被試験デバイスが機能的試験のためにその中に置かれる機能的動作環境を、自動化試験システム内でシミュレーションするための方法のフロー図である。 図５Ｂは、被試験デバイスが機能的試験のためにその中に置かれる機能的動作環境を、自動化試験システム内でシミュレーションするための方法のフロー図である。 図６は、プロトコル特定回路のいくつかの実施形態がシミュレーションしても良い、ダブルデータレートランダムアクセスメモリコントローラプロトコルを描いたブロック図である。 図７は、図６のダブルデータレートランダムアクセスメモリコントローラプロトコルをシミュレーションするように構成された、自動化試験設備システム内のプロトコル特定回路の一実施形態のブロック図である。 図８は、図５の自動化試験設備システム内のプロトコル特定回路の実施形態の一つによって発生された通りの、ダブルデータレートランダムアクセスメモリコントローラプロトコルの読み取りタイミングのプロットである。 図９は、図５の自動化試験設備システム内のプロトコル特定回路の実施形態の一つによって発生された通りの、ダブルデータレートランダムアクセスメモリコントローラプロトコルの書き込みタイミングのプロットである。

上述した通り、格納パターン機能的試験は近年、確定的に振舞わないデバイスとの増大する困難に直面している。現在、半導体処理の集積のレベルと複雑さは、集積回路チップが実効的に完全な「システム−オン−ア−チップ」（ＳＯＣ）となることを許容している。システム−オン−ア−チップは、コンピュータまたは他の電子システムの全ての機能的回路要素を単一の集積回路（チップ）に集積する。これらの集積回路要素は、デジタル回路、アナログ回路、ランダムアクセスメモリ、混合されたアナログおよびデジタル信号回路のいかなる組み合わせでもあり得て、しばしば無線周波数機能を含む。図１を参照すると、ＳＯＣデバイスは、複数の知的財産（ＩＰ）集積回路要素ブロック１０５ａと１０５ｂを有する。本描写では、説明の簡単のために二つのＩＰブロック１０５ａと１０５ｂのみが示されているが、多数の複雑なＩＰブロックがＳＯＣデバイス１００上に集積されていることは当業者には明らかである。この描写では、二つのＩＰブロックは、非同期インターフェース１１０を通して通信する。

パラメータ的および機能的動作を決定するようにＳＯＣデバイス１００が試験される時、ＳＯＣデバイス１００は、被試験デバイス固定具１２５中に置かれ、自動化試験設備システム１２０にＰＩＮエレクトロニクスを通して接続される。ＰＩＮエレクトロニクスは被試験デバイスと自動化試験設備システム１２０の間の電気的インターフェースを提供する。自動化試験設備システム１２０は、試験パターン１３０と１３５のセットを生成し、送信し、受信し、評価して、ＳＯＣデバイス１００のパラメータ的および機能的動作を決定する。

ＩＰブロック１０５ａと１０５ｂの各々は一般に、それ自身のクロックおよびタイミングドメイン１１５ａと１１５ｂを有し、それらは一般に同期されていない。試験刺激信号１３２はＩＰブロック１０５ａがＩＰブロック１０５ｂと通信することを引き起こし得て、それはＩＰブロック１０５ｂの試験応答信号１３９が誤りとなることを引き起こす。同様に、試験刺激信号１３７はＩＰブロック１０５ｂがＩＰブロック１０５ａと通信することを引き起こし得て、それはＩＰブロック１０５ａの試験応答信号１３４が誤りとなることを引き起こす。この不確定的通信はＳＯＣデバイス１００間、および同一ＳＯＣデバイス１００内で異なる電圧および温度において変動する。

現世代の自動化試験設備システム１２０は、試験刺激信号１３２をＩＰブロック１０５ａに、試験刺激信号１３７をＩＰブロック１０５ｂに提供し、ＩＰブロック１０５ａから試験応答信号１３４と、ＩＰブロック１０５ｂから試験応答信号１３９を受け取ることが可能である。この場合、試験応答信号１３４と１３９が或る構造と有効となるタイミングにマッチするという点で、試験は確定的である。ＩＰブロック１０５ａと１０５ｂ間のあらゆる通信は切り詰められ、相互作用は検証されない。

現世代の自動化試験設備システム１２０は、或る待ち時間ファクターを提供する以外には不確定的ＳＯＣデバイス１００に対処する非常に限られた能力しか有していない。これは、試験刺激信号１３２と１３７が設計検証に使われたシミュレーションベクトルである時には最初の原型デバイスはほぼ間違いなく働かないであろうという点で、試験エンジニアにかなりの問題を引き起こす。合格する配置を見つけるまで試験エンジニアがベクトルを動かし回すことを試みる一連の試行錯誤ループが続くこととなる。関係する大量のデータと全ての試行を再シミュレーションする必要のために、各ループは数日かかり得て、最終的な結果は、新しいＳＯＣデバイスの試験および評価フェーズに数ヶ月が追加されることとなる。

おそらく、試験エンジニアが全てのデバイスについて働く試験刺激信号１３２と１３７の単一の組を見つけることは無いかもしれず、試験刺激信号１３２と１３７の多くの組をサポートすることに直面するかもしれない。この状況では、もしどれか一つが合格すれば、デバイスは良好なものとされる。これは、多くのパターンをサポートしなければならないことについての試験時間ペナルティを引き起こし、全ての可能な良好なパターンが発見されてはいないことの非常に現実的な可能性があり、よって悪い歩留まりへの影響を作り出す。

この状況では、市場までへの時間に数ヶ月が追加され得て、デバイスの歩留まりが減少し得る。いくつかの組織は、ＳＯＣデバイス１００内のＩＰブロック１０５ａと１０５ｂの不確定的な機能に対処する能力の無さに、何らかの形の構造的試験を使って自動化試験設備システム１２０での機能的試験から完全に離れることによって対応することを選んでいる。構造的試験は成功する試験プランの必要な要素であるものの、現行のジオメトリーを持った半導体処理の今の時代においては十分ではない。

自動化試験設備システム１２０の使用を許容するようにデバイス不確定性の問題を解決するために、自動化試験設備システム１２０の実施形態は、試験されるべきＳＯＣデバイス１００が機能的試験のためにその中に置かれるところの機能的動作的環境をシミュレーションするためのプロトコル特定回路を含む。プロトコル特定回路は、ＩＰブロック１０５ａと１０５ｂが通信しているプロトコルを知っている。不確定性によって引き起こされる基本的な問題は、ＳＯＣデバイス１００が毎回同じ事をすることになっても良い一方で、それは毎回同じやり方でそれをする必要はないということである。それはそれが最後に実行された時よりも一サイクル早くまたは遅くデータが提示されることを欲しても良い。この振舞いへの明らかな解決策は、ＳＯＣデバイス１００において単にデータを吐き出すことよりはむしろ、デバイスがそれについて準備完了になるまで待つことである。但し、ＳＯＣデバイス１００が準備完了になるまで待つために、自動化試験設備システム１２０はある意味ではＳＯＣデバイス１００からの試験応答信号１３４と１３９の機能を理解する。

ＳＯＣデバイス１００の増加する速度についていくために、現行の自動化試験設備システム１２０はパターン生成器のパイプライン深度を増加している。これは、自動化試験設備システム１２０チャネル中の最後のいくつか以外の全てのトランジスターについて低コストなＣＭＯＳ技術を使用することを許容し、それでも、ギガビット深度に近づくパターンで、６．４Ｇｂｐｓを超える達成されるべき速度を許容した。この傾向の副作用は、もしデバイスに応答するために自動化試験設備システム１２０のパターンフローが変更される必要があっても、パイプラインをクリアするのに数マイクロ秒の待ち時間があり得ることである。

プロトコル認識（aware）回路は、被試験デバイス固定具１２５と、よってＳＯＣデバイス１００に、出来るだけ近くに置かれて、被試験デバイス固定具１２５を通してＳＯＣデバイス１００によって通信された不確定的試験応答信号１３４と１３９を受け取る。プロトコル認識回路は、不確定的試験刺激信号１３２と１３７に応答して、ＳＯＣデバイス１００への試験刺激信号１３２と１３７の転送を制御する。

ここで自動化試験設備システム２００の実施形態内のプロトコル特定回路２０５の詳細な説明のために図２を参照する。データ生成器２２５は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）２２０中に格納された試験パターンコマンドから試験刺激信号を作り出す。試験刺激信号はプロトコル特定回路２０５のソースメモリ２３０に転送され、それは試験刺激信号をＳＯＣ被試験デバイス２１５の仕様にマッチした速度にする役割を果たす。

理想的には、ソースメモリ２３０は、試験刺激信号のランダムアクセスを許容するランダムアクセスメモリ（ＲＡＭ）である。本当のＲＡＭモードでは、動作のための試験ベクトルを提供することは必要なくても良く、ＤＵＴは要求された時に、データを書き込み、それからデータを読み出すことができる。ＲＡＭは、現行の技術では、典型的には約１ＧＨｚより下の速度と１２８ＰＩＮまでのポートＰＩＮカウントについて働く。しかしながら、より速い速度またはより広いバスをもったＳＯＣ被試験デバイス２１５の性能要求のために、ソースメモリ２３０は、試験刺激信号が順序付けられ要求された速度で転送されるファーストインファーストアウト（ＦＩＦＯ）メモリであっても良い。なお、（他のプロトコルに加えて）ＦＩＦＯと本当のＲＡＭモードのどちらか一方／両方が、様々な実施形態においてサポートされることに注意すべきである。

ソースメモリ２３０の出力は、ＰＩＮエレクトロニクス２１０ａと２１０ｂへの物理的相互接続２３７と２３９上での転送のために試験刺激信号を増幅し条件付けする送信バッファー回路２３５に送られる。ＰＩＮエレクトロニクス２１０ａと２１０ｂは、ＳＯＣ被試験デバイス２１５と自動化試験設備システム２００の間の電気的インターフェース２０２と２０４を提供する。通常の確定的動作では、試験刺激信号は、決められた時間に、ＤＲＡＭ２２０に格納された試験ベクトルに基づく決められた構造で転送される。試験刺激信号は、ＳＯＣ被試験デバイス２１５を占めるＩＰブロック２１７ａ、２１７ｂ、…、２１７ｉ、…、２１７ｎの所望のＩＰブロック２１７ｉに印加される。

確定的動作モードでは、ＩＰブロック２１７ｉはＰＩＮエレクトロニクス２１０ａと２１０ｂへのインターフェース２０４上の試験応答信号で応答する。ＰＩＮエレクトロニクス２１０ａと２１０ｂはそれからインターフェース２５２上の試験応答信号を受信器２５０に転送する。受信器２５０は試験応答信号を増幅して条件付けし、それらを捕捉メモリ２５５に転送する。捕捉メモリ２５５は、プロトコル特定回路２０５から失格プロセッサ２６０への転送のための試験応答信号をバッファーする役割を果たす。捕捉メモリ２５５は一般に、順序付けられた試験応答信号が要求された速度で転送されるＦＩＦＯメモリである。

失格プロセッサ２６０は、比較のために捕捉メモリ２５５からの試験応答信号とデータ生成器２２５からの試験刺激信号を受け取る。誤りである試験応答信号のいずれかは、更なる分析のためにＤＲＡＭ２２０に履歴記録される。

記載された自動化試験設備システム２００の確定的動作モードは、従来例の自動化試験設備システムでのような確定的動作を提供する。プロトコル特定回路２０５は、プロトコル認識選択信号２４５の状態に基づいて確定的動作モードから不確定的動作モードに切り替えるモード選択回路２４０と２６５を有する。確定的動作モードについては、記載されたように、モード選択回路２４０がデータ生成器２２５からのソースメモリ２３０の制御を有し、モード選択回路２６５が失格プロセッサ２６０からの捕捉メモリ２５５の制御を有するように、プロトコル認識選択信号２４５が設定される。不確定的動作モードでは、ソースメモリ２３０と捕捉メモリ２５５の制御がプロトコル認識エンジン２７０からであるように、プロトコル認識選択信号２４５が設定される。

プロトコル認識エンジン２７０は、ＳＯＣ被試験デバイス２１５からプロトコルを受け付け、プロトコルをコマンド、アドレスおよび／またはデータにデコードするように再構成された例えばフィールドプログラマブルゲートアレイ（ＦＰＧＡ）のような再構成可能な集積回路であっても良い。受け取ったコマンド、アドレス、タイミングおよび／またはデータから、プロトコル認識エンジン２７０は、ソースメモリ２３０からＩＰブロック２１７ｉへ送信器２３５とＰＩＮエレクトロニクス２１０ａと２１０ｂを通して転送されるべき試験刺激信号の構造とタイミングを決定する。例えば、もし自動化試験設備システム２００がランダムアクセスメモリ（ＲＡＭ）をシミュレーションするものであり、ＳＯＣ被試験デバイス２１５のＩＰブロック２１７ｉがメモリコントローラであれば、メモリコントローラ２１７ｉは、デコードされた時にＲＡＭのためのアドレス、コマンド、制御、タイミングおよびデータである試験応答信号を送る。プロトコル認識エンジン２７０は、試験応答信号を受け取り、試験応答信号をアドレス、コマンド、制御、タイミングおよびデータにデコードする。プロトコル認識エンジン２７０は、ＳＯＣ被試験デバイス２１５のＩＰブロック２１７ｉに供給されるべき試験刺激信号の構造とタイミングを決定する。ＲＡＭの読み出しコマンドの場合には、プロトコル認識エンジン２７０は読み出し待ち時間タイミングと転送されるべきデータの構造を決定し、それに従って試験刺激信号を転送するようにソースメモリ２３０に命令する。書き込みの場合には、プロトコル認識エンジン２７０は捕捉メモリ２５５からのアドレスとコマンドをデコードして書かれたデータを格納する。プロトコル認識エンジン２７０はまた、ＩＰブロック２１７ｉへの試験刺激信号として、書き込みを受領するあらゆる応答を始動する。このアクションでは、あたかもＳＯＣ被試験デバイス２１５がその標準動作環境にあるかのように、試験されているＩＰブロック２１７ａ、２１７ｂ、…、２１７ｎのいずれかが機能的に正しいやり方でＩＰブロック２１７ｉと相互作用する。

なお、ソースメモリ２３０と捕捉メモリ２５５は、静的ＲＡＭまたは動的ＲＡＭのようなランダムアクセスメモリであることができることに注意すべきである。しかしながら、高性能ＳＯＣ被試験デバイス２１５の動作環境をシミュレーションする際には、ソースメモリ２３０と捕捉メモリ２５５はファーストインファーストアウト（ＦＩＦＯ）メモリであっても良い。ＦＩＦＯメモリはそれらの性質により、静的および動的ＲＡＭよりも試験刺激信号のより速い転送と受信を許容する。

試験応答信号の転送の適切な同期を確かなものとするために、プロトコル認識エンジン２７０はオプションで、動作の不確定的モード中には被試験デバイスクロック２８０によって、確定的動作については自動化試験設備システム２００クロック２８５によって、クロックされても良い。自動化試験設備システム２００クロック２８５はオプションで、自動化試験設備システム２００がマスターとして不確定的動作を始動しており、よってクロックのソースである時に、選択されても良い。オプションのマルチプレクサ２７５は、確定的および不確定的モードの間でプロトコル認識エンジン２７０の動作モードを制御するように、プロトコル認識選択信号２４５によって制御される。

自動化試験設備システム２００の様々な実施形態がシミュレーションすることを要求され得るプロトコルは、一般的に２つの広いカテゴリーに入る。第一の例では、ＳＯＣ被試験デバイス２１５が、自動化試験設備システム２００とＳＯＣ被試験デバイス２１５の間のインターフェースを制御する。第二の例では、自動化試験設備システム２００が、ＳＯＣ被試験デバイス２１５と自動化試験設備システム２００の間のインターフェースを制御する。第一の例では、ＳＯＣ被試験デバイス２１５が不確定的信号を通信し、自動化試験設備システム２００が応答する。第二の例では、自動化試験設備システム２００が適切なプロトコル構造とタイミングをもった試験刺激信号をＳＯＣ被試験デバイス２１５に送り、ＳＯＣ被試験デバイス２１５が上記の通りデコードされた不確定的試験応答信号で応答する。どちらの例においても、自動化試験設備はＳＯＣ被試験デバイスからの不確定的応答信号を認識して、応答する。

ここで自動化試験設備システム３００内のプロトコル特定回路３０５の別の実施形態の詳細な説明のために図３を参照する。プロトコル特定回路３０５は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）３２０中に格納された試験パターンコマンドから試験刺激信号を作り出すチャネル機能生成器３２５を有する。チャネル機能生成器３２５は、メモリコントローラ３６０と通信してＤＲＡＭ３２０からの試験パターンコマンドを受け取る。メモリコントローラ３６０は、ＤＲＡＭ３２０からの試験パターンコマンドにアクセスするための必要なアドレス、タイミングおよびコマンド信号を生成する。メモリコントローラ３６０は、試験パターンコマンドを受け取り、それらをチャネル機能生成器３２５に転送する。試験パターンコマンドはそれからデコードされて試験刺激信号を形成する。試験刺激信号はそれからモード選択回路３４０と３６５を通して送信バッファー回路３３５に転送される。送信バッファー回路３３５は、ＰＩＮエレクトロニクス３１０ａと３１０ｂへの物理的相互接続３３７と３３９上での転送のために試験刺激信号を増幅し条件付けする。ＰＩＮエレクトロニクス３１０ａと３１０ｂは、ＳＯＣ被試験デバイス３１５と自動化試験設備システム３００の間の電気的インターフェース３０２と３０４を提供する。通常の確定的動作では、試験刺激信号は、決められた時間に、ＤＲＡＭ３２０に格納された試験ベクトルに基づく決められた構造で転送される。試験刺激信号は、ＳＯＣ被試験デバイス３１５を占めるＩＰブロック３１７ａ、３１７ｂ、…、３１７ｉ、…、３１７ｎの所望のＩＰブロック３１７ｉに印加される。

確定的動作モードでは、ＩＰブロック３１７ｉはＰＩＮエレクトロニクス３１０ａと３１０ｂへのインターフェース３０４上の試験応答信号で応答する。ＰＩＮエレクトロニクス３１０ａと３１０ｂはそれからインターフェース３５２上の試験応答信号を受信器３５０に転送する。受信器３５０は試験応答信号を増幅して条件付けし、それらを捕捉メモリ３５５に転送する。捕捉メモリ３５５は、メモリコントローラ３６０とチャネル機能生成器への転送のための試験応答信号をバッファーする役割を果たす。捕捉メモリ３５５は一般に、順序付けられた試験応答信号がＩＰブロック３１７ｉの仕様によって指令された速度で転送されるＦＩＦＯメモリである。

チャネル機能生成器３２５は、試験応答信号と試験刺激信号を受け取り、比較する。誤りである試験応答信号のいずれかは、更なる分析のためにメモリコントローラ３６０を通してＤＲＡＭ３２０に履歴記録される。

記載された自動化試験設備システム３００の確定的動作モードは、従来例の自動化試験設備システムでのような確定的動作を提供する。モード選択回路３４０と３６５は、プロトコル認識選択信号３４５の状態に基づいて確定的動作モードから不確定的動作モードに切り替える。確定的動作モードについては、記載されたように、チャネル機能生成器３２５が、チャネル機能生成器３２５からの試験刺激信号の転送を制御するように、プロトコル認識選択信号３４５が設定される。不確定的動作モードでは、ソースメモリ３３０と捕捉メモリ３５５の制御がプロトコルデコード回路３７０からである。試験刺激信号の送信は、チャネル機能生成器３２５からプロトコルデコード回路３７０に転送される。

プロトコルデコード回路３７０は、ＳＯＣ被試験デバイス３１５からプロトコルを受け付け、プロトコルをコマンド、アドレスおよび／またはデータにデコードするように構成されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）のような再構成可能な集積回路であっても良い。受け取ったアドレス、コマンド、制御、タイミングおよびデータから、プロトコルデコード回路３７０は、ＩＰブロック３１７ｉの仕様によって規定された試験刺激信号の構造とタイミングを決定する。プロトコルデコード回路３７０は、必要な試験刺激信号をメモリコントローラ３６０を通してＤＲＡＭ３２０から抽出するソースメモリ３３０と通信する。試験刺激信号は、ソースメモリ３３０からモード選択回路３４０を通して転送され、ＩＰブロック３１７ｉへのコマンド応答を表す試験刺激信号は、モード選択回路３６５を通して転送される。試験刺激信号は、相互接続３３７と３３９を通してＰＩＮエレクトロニクス３１０ａと３１０ｂへ、ＳＯＣ被試験デバイス３１５のＩＰブロック３１７ｉまで転送される。例えば、もし自動化試験設備システム３００がランダムアクセスメモリ（ＲＡＭ）をシミュレーションするものであり、ＳＯＣ被試験デバイス３１５のＩＰブロック３１７ｉがメモリコントローラであれば、メモリコントローラは、デコードされた時にＲＡＭのためのアドレス、コマンド、制御、タイミングおよびデータである試験応答信号を送る。プロトコルデコード回路３７０は、試験応答信号を受け取り、試験応答信号をアドレス、コマンド、制御、タイミングおよびデータにデコードする。プロトコルデコード回路３７０は、ＳＯＣ被試験デバイス３１５のＩＰブロック３１７ｉに供給されるべき試験刺激信号の構造とタイミングを決定する。ＲＡＭの読み出しコマンドの場合には、プロトコルデコード回路３７０は読み出し待ち時間タイミングと転送されるべきデータの構造を決定し、それに従って試験刺激信号を転送するようにソースメモリ３３０に命令するとともに、プロトコルデコード回路３７０がＩＰブロック３１７ｉのメモリコントローラのためのあらゆる指定されたコマンドおよびタイミング応答信号を提供する。

書き込みの場合には、プロトコルデコード回路３７０は捕捉メモリからのアドレスとコマンドをデコードして書かれたデータを格納する。プロトコルデコード回路３７０はまた、モード選択回路３６５、送信回路３３５およびＰＩＮエレクトロニクス３１０ａと３１０ｂを通してＩＰブロック３１７ｉへの試験刺激信号として、書き込みを受領する応答を始動する。このアクションでは、あたかもＳＯＣ被試験デバイス３１５がその標準動作環境にあるかのように、試験されているＩＰブロック３１７ａ、３１７ｂ、…、３１７ｎのいずれかが機能的に正しいやり方でＩＰブロック３１７ｉと相互作用する。

なお、ソースメモリ３３０と捕捉メモリ３５５は理想的には、静的ＲＡＭまたは動的ＲＡＭのようなランダムアクセスメモリであることに注意すべきである。しかしながら、高性能ＳＯＣ被試験デバイス３１５の動作環境をシミュレーションする際には、ソースメモリ３３０と捕捉メモリ３５５はファーストインファーストアウト（ＦＩＦＯ）メモリであっても良い。ＦＩＦＯメモリはそれらの性質により、静的および動的ＲＡＭよりも試験刺激信号のより速い転送と受信を許容する。更に、この実施形態では、ソースメモリ３３０、捕捉メモリ３５５およびモード選択回路３４０と３６５もまたＦＰＧＡ内の再構成可能な回路である。

この実施形態は、プロトコル特定回路３０５のための単一のＡＴＥクロック３８５とともに示されているが、プロトコル特定回路３０５はオプションで、動作の不確定的モード中には被試験デバイスクロックによって、確定的モード中には自動化試験設備システムクロック３８５によって、クロックされて、試験応答信号の転送の適切な同期を確かなものとしても良い。図２に示されているマルチプレクサ２７５と同様のオプションのマルチプレクサ（図示せず）が、被試験デバイスクロックと自動化試験設備システムクロック３８５の間での切り替えのために設けられても良い。オプションのマルチプレクサは、確定的および不確定的モードの間でプロトコル特定回路３０５の動作モードを制御するように、プロトコル認識選択信号３４５によって制御される。

自動化された試験設備システムの図２と３の実施形態は、プロトコル特定回路を含んだ単一のプロトコル認識チャネルを示す。従来の自動化試験設備システムでは、各チャネルがＳＯＣ被試験デバイスの特定の数のＰＩＮ（例えば、８ＰＩＮ）のための刺激と応答を制御している、複数のチャネルがあった。いくつかの実施形態の自動化試験設備システムの複数のプロトコル認識チャネルは、他のプロトコル認識チャネルと通信してＳＯＣ被試験装置からのプロトコルコマンドをデコードし、それからＳＯＣ被試験デバイスによって期待された、正しく構造化されタイミング化された応答である試験刺激信号を生成して同期する。

ここでこの実施形態の自動化試験設備システム４００の記載のために図４を参照する。自動化試験設備システム４００は、複数のＰＩＮエレクトロニクユニット４１０ａ、…、４１０ｎに接続されたプロトコル特定回路４０５ａ、…、４０５ｎの複数のチャネルを有する。上述した複数のＰＩＮエレクトロニクユニット４１０ａ、…、４１０ｎの各々は、負荷アダプターの物理的相互接続を通してＳＯＣ被試験デバイス４４０と自動化試験設備システム４００の間の電気的インターフェース４０２ａ、…、４０２ｎと４０４ａ、…、４０４ｎを提供する。プロトコル特定回路４０５ａ、…、４０５ｎの各々は、複数のＰＩＮエレクトロニクユニット４１０ａ、…、４１０ｎの少なくとも一つに接続されて、ＳＯＣ被試験デバイス４４０に試験刺激信号を提供し、ＳＯＣ被試験デバイス４４０から試験応答信号を受け取る。

プロトコル特定回路４０５ａ、…、４０５ｎの各々は、図２のプロトコル特定回路２０５または図３のプロトコル特定回路３０５の残りの回路と協調して、図２のプロトコル認識エンジン２７０または図３のプロトコルデコード回路３７０として機能する、プロトコル認識コントローラ４１５を有する。プロトコル特定回路４０５ａ、…、４０５ｎの各プロトコル認識コントローラ４１５は、その指名されたＤＲＡＭ４２０ａ、…、４２０ｎと通信して、必要な試験コマンドを提供し、ＳＯＣ被試験デバイス４４０の実践の試験結果を履歴記録する。

多数のＰＩＮを有するプロトコルでは、プロトコル特定回路４０５ａ、…、４０５ｎは、コマンドのデコーディングを調和させ、期待された応答を同期的にシミュレーションする試験応答信号を生成する。期待された応答を同期的にシミュレーションするには、プロトコル特定回路４０５ａ、…、４０５ｎは、プロトコル特定回路４０５ａ、…、４０５ｎの内の協調し得るものの間の同期通信インターフェース４２５を通して通信する。この協調は、動作の待ち時間に影響を与え得るので、よって通信はプロトコル特定回路４０５ａ、…、４０５ｎ間のクロス通信の影響を最小化するように構造化される。例えば、プロトコル認識コントローラ４１５の一つがマスターとしての役割を果たし、デコーディングのために隣接するプロトコル特定回路４０５ａ、…、４０５ｎから直接試験刺激信号を受け取っても良い。マスターのプロトコル認識コントローラ４１５はそれから、プロトコルによって指定された試験応答信号の構造とタイミングを構築するための適切な命令を送り出すとともに、動作のための待ち時間の影響を最小化する。待ち時間同期信号ライン（ＩＳＬ）４３５が、複数のプロトコル特定回路４０５ａ、…、４０５ｎに跨った特定のプロトコルアクションの始動を送り出すためにマスターのプロトコル認識コントローラ４１５によって使われる。

自動化試験設備システム４００は、プロトコル特定回路４０５ａ、…、４０５ｎによって決定された異なるタイミングを生成する複数のマスター発振器４３０ａと４３０ｂを有していても良い。これは、自動化試験設備システム４００の確定的動作について特にそうである。自動化試験設備システム４００の不確定的動作では、マスター発振器４３０ａと４３０ｂが試験の確定的操作を含んだ部分について使われても良い一方で、不確定的動作中のプロトコル認識コントローラ４１５についてはＳＯＣ被試験デバイス４４０からの外部タイミングが使われても良い。

ここで、機能的試験のために被試験デバイスがその中に置かれるところの機能的動作環境を自動試験システム内でシミュレーションするための方法の記載のために図５ａと５ｂを参照する。被試験デバイスは、アダプター（または負荷）ボード、即ちＤＩＢ中に置かれたＳＯＣ集積回路である。ＰＩＮエレクトロニクスは被試験デバイスと自動試験システムの試験回路の間の電気的インターフェースをＤＩＢを介して提供する。方法は、自動試験システムの動作のモードを選択すること（Ｂｏｘ５００）によって始まる。もし動作の確定的モードが選択されるべきと決定されれば（Ｂｏｘ５０５）、ＳＯＣ被試験デバイスの通常の動作試験が行われる（Ｂｏｘ５１０）。もし不確定的モードが選択されるべきと決定されれば（Ｂｏｘ５０５）、ＳＯＣ被試験デバイスから不確定的応答信号が受け取られる（Ｂｏｘ５１５）。所定のプロトコルに基づいて、ＳＯＣ被試験デバイスに転送されるべき期待された刺激信号が、不確定的応答信号から確定される（Ｂｏｘ５２０）。自動試験システムから被試験デバイスへの期待された刺激信号の送信が始動される（Ｂｏｘ５２５）。不確定的応答信号は、応答捕捉格納装置内に格納される（Ｂｏｘ５３０）。不確定的応答信号は評価されて（Ｂｏｘ５４０）、もし不確定的応答信号がＳＯＣ被試験デバイスの動作条件を決定するようにＳＯＣ被試験デバイスから正しく送信されたかどうかを決定する。

期待された刺激信号は、符号化された刺激データから生成され（Ｂｏｘ５４５）、期待された刺激信号格納装置中に格納される（Ｂｏｘ５５０）。期待された刺激信号の少なくとも一つが選択される（Ｂｏｘ５６０）。デコードされた不確定的応答信号から、期待された刺激信号のタイミングと待ち時間遅延が、ＳＯＣ被試験デバイスへの送信のために同期化される（Ｂｏｘ５６５）。

不確定的応答信号と期待された刺激信号の所定のプロトコルは、ランダムアクセスメモリインターフェースプロトコル、通信インターフェースプロトコル、またはコンピューティングデバイスインターフェースプロトコルであっても良い。

不確定的応答信号のデコーディングは、ＳＯＣ被試験デバイスの通常の動作環境において期待されるであろう適切なタイミングと待ち時間遅延をもった期待された刺激信号によって、期待された応答をＳＯＣ被試験デバイスに転送することを、自動試験システムに許容する。

“JEDEC Standard JESD79-3 − DDR3 SDRAM Standard”, JEDEC Solid State Technology Association, Arlington, VA, June 2007は、特徴、機能性、ＡＣおよびＤＣ特性、パッケージ、およびボール／信号割り当てを含んだ、ダブルデータレート（DDR3）シンクロナスダイナミックランダムアクセスメモリ（SDRAM）仕様を規定する。上述したようにＳＯＣ被試験デバイスのＩＰブロックの一つは、DDR3 SDRAMを含んだメモリシステムのためのコントローラ回路であっても良い。ＳＯＣ被試験デバイスのＩＰブロックの機能的評価では、他のＩＰブロックがコントローラ回路ＩＰブロックとメモリシステムの間のデータの転送を要求していても良い。試験環境では、このタイプのアクセスは確定的ではなく、ＩＰブロック間の相互作用のタイミングに基づいている。コントローラＩＰブロックは、タイミング、コマンド、制御およびデータ信号を稼動させてDDR3 SDRAMとＳＯＣ被試験デバイスの間でデータを転送する。様々な実施形態の自動化試験設備システムは、コントローラＩＰブロックについて指定されたタイミングと構造において適切な信号で応答して、ＳＯＣ被試験デバイスの残りのＩＰブロックと正しく相互作用する。上記されたように、この相互作用のタイミングは不確定的であり、プロトコルの仕様に従って達成される。図６を参照すると、コントローラＩＰブロック６００は、DDR3 SDRAM標準に規定されたように、データ信号６０５ａと６０５ｂと、コマンド信号（ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃）６１０と、選択およびイネーブル信号６１５と６２０と、クロッキング信号（ＣＫ、ＣＫ＃）６２５と、アドレス信号６３０と、ストローブおよび同期信号６３５ａと６３５ｂを生成する。

様々な実施形態のプロトコル認識コントローラは、信号を受け取り、アクションをデコードし、コマンドを実行して、要求されたアクションを行う。プロトコルコントローラはそれから、DDR3 SDRAM応答をシミュレーションする試験刺激信号をタイミングを採って同期して、それらが一貫したクロック待ち時間（ＣＬ）でＳＯＣ被試験デバイスに到着するようにする。非動作的（ＮＯＰ）サイクルは捕捉されて比較されるべきである。ＮＯＰサイクルを取り外すことは、様々な実施形態の自動化試験設備システムによって使われるデータセットサイズを削減し、様々な実施形態の自動化試験設備システム内のプロトコル認識コントローラの直接の利点の一つである。

この例から見ることができるように、DDR3 SDRAMプロトコルは、合計２６個のアドレス／コマンド／クロッキングＰＩＮ（６１０、６１５、６２０、６２５、６３０）と、観察されるべき別の２２個のデータ／マスク／ストローブＰＩＮ（６０５ａ、６０５ｂ、６３５ａ、６３５ｂ）を含む。合計４８チャネルがこの実施形態の自動化試験設備システム内で採用されて、DDR3 SDRAM機能をシミュレーションする。もしプロトコル認識コントローラの各々が合計８チャネルを制御すれば、プロトコル認識コントローラの少なくとも６個がDDR3 SDRAMをシミュレーションするように協調的にリンクされて、コントローラＩＰブロック６００の機能的動作を試験する。

ここで自動化試験設備システム７００のチャネル構造の記載のために図７を参照する。自動化試験設備システム７００は、多数のチャネルボード７０５ａと７０５ｂ（この例では２個）を有する。チャネルボード７０５ａと７０５ｂの各々は、多数（この例では５個）のプロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊを有する。プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊの各々は、多数の入力および出力信号、この例では８個、をデコードし、制御し、同期することが可能である。自動化試験設備システム７００のためのチャネルレイアウトは、DDR3 SDRAMコントローラＩＰブロック６００からのDDR3 SDRAMのプロトコルを収容するように設計されている。プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊのトラッキングに関連するチャネルについては、プロトコルのためのいくつかの制約が遵守される。DDR3 SDRAMタイミングは、タイミングクロック（ＣＫ）またはデータストローブ（ＤＱＳ）のどちらかと相対的に指定され、プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊのトラッキング機能が採用されて適切なタイミングと同期の規準が満たされることを確かなものとする。アドレス／コマンドチャネル７４０、７４５、７５０、７５５がクロッキングチャネル７４０に続き、データおよびマスクチャネル７２５、７３０、７３５がそれらのそれぞれのデータストローブＰＩＮ７２５と７３０に続く。

プロトコルのデコードされたアドレス、コマンド、制御、タイミングおよびデータ信号の結果は、プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊの間で通信されるので、トラッキング信号７２０とコマンド信号７１５は、プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊ間で必要なトラッキング信号を転送するように接続される。DDR3 SDRAMプロトコルの場合、クロックタイミングおよびコマンド信号７４０とデータストローブ（ＤＱＳ）７２５と７３０がトラッキングされ、他のプロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊに転送される。

プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊのチャネル（８個）の全てまたは殆どが、殆どの場合において使われるが、２つの場合においては、チャネルは部分的にだけ使われる（７個）ことに注意すべきである。これは、両方ともｄｉｆｆ信号であるクロックタイミング（ＣＫ）およびデータストローブ（ＤＱＳ）信号のような差分信号をトラッキングする場合についてはトラッキング機能は偶数チャネル境界上で分岐されるからである。各々の場合において、チャネルボード７０５ａと７０５ｂは、トラッキングされた信号がトラッキングチェーン中の先頭であり、それに従属する信号が続くように設計されている。

DDR3 SDRAMプロトコルは、チャネルボード７０５ａと７０５ｂを占めるプロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊよりも多くをスパンすることに更に注意すべきである。トラッキングおよびコマンド信号は、一つのチャネルボード７０５ａと７０５ｂから他のチャネルボード７０５ａと７０５ｂに伝播する。この伝播を許容するように、自動化試験設備システム７００中にはバックプレーンインターフェースボード信号が存在する。

プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊの一つは、制御プロトコル特定回路７１０ｄに指名される。制御プロトコル特定回路７１０ｄは、DDR3 SDRAMプロトコルのための様々なタイミングおよびコマンド信号（ＣＫ、ＣＳ、ＣＡＳ、ＲＡＳ、ＷＥ）７４０を受け取る。タイミングおよびコマンド信号（ＣＫ、ＣＳ、ＣＡＳ、ＲＡＳ、ＷＥ）７４０を適切かつ迅速にデコーディングする必要のために、いかなるプロトコルのためのタイミングおよびコマンド信号（ＣＫ、ＣＳ、ＣＡＳ、ＲＡＳ、ＷＥ）７４０も、プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊの間では分岐されない。

３つのプロトコル特定回路７１０ｆ、７１０ｇ、および７１０ｈは、DDR3 SDRAMプロトコルのこの実装では使われない。３つのプロトコル特定回路７１０ｆ、７１０ｇ、および７１０ｈはオプションで、例の１６ビットに対してDDR3 SDRAMのデータバスを３２ビットに拡張するのに使われる。３つのプロトコル特定回路７１０ｆ、７１０ｇ、および７１０ｈは代替的に、レギュラーチャネルとして使われるか、またはＳＯＣ被試験デバイスのＩＰブロックの別のもののための全く異なるプロトコルのために使われる。

ここでDDR3 SDRAMプロトコルのタイミング特性の検査のために図８と９を参照する。図８で、クロッキング信号（ＣＫ）の立ち上がりエッジ８００は、コマンド／アドレス信号の中央において、それらの信号が安定で有効である時に起こる。代替的に、データストローブ信号（ＤＱＳ）の立ち上がりエッジ８０５は、データ信号（ＤＱ）転送時間の始まりにおいて送り出される。クロック信号（ＣＫ／ＣＫ＃）を監視しているトラッカーまたは遷移検出器（図示せず）は、クロック信号が遷移中でない時にデータストローブ（ＤＱＳ）のレベル遷移をクロック信号（ＣＫ）の中央に位置させるために、９０度のトラッカーからのデータストローブ（ＤＱＳ）のオフセットを許容する。加えて、アドレス／コマンド制御プロトコル特定回路上では、データストローブはトラッカー時間において稼動されるか、その代わりに、データストローブ（ＤＱＳ）をデータ信号（ＤＱ）のアイの中心に位置させるために、一つの完全なクロック信号（ＣＫ）サイクル分後にオフセットされる。これは、通過領域を見つけるためのアイ幅を決定する「シュムーイング（shmooing）」またはデータストローブ（ＤＱＳ）タイミングの条件と入力の変動を許容する。

図９の書き込みサイクルでは、コントローラＩＰブロックがデータをソーシングしている時に、データストローブ（ＤＱＳ）の位置がデータ有効時間８１０の中心に移動する。データストローブ（ＤＱＳ）のトラッキングは、データ信号（ＤＱ）の適切な時間８１０でのデータストローブ（ＤＱＳ）の位置の配置を許容する。

プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊは、コントローラＩＰブロック６００のクロック位相を、（トラッカーをもった）テスタークロック位相に変換する。プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊのクロックとコントローラＩＰブロック６００のクロッキングおよびデータストローブ信号（ＣＫおよびＤＱＳ）の間にある程度のドリフトがある。これは、DDR3 SDRAMコントローラＩＰブロック６００のクロックを直接使うことを試みることなく、チャネルボード７０５ａと７０５ｂ上でのクロックの生成を許容する。プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊは、より遅いレート（DDR3 SDRAMコントローラＩＰブロック６００のクロックレートの１／４）でプロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊに／からデータをクロッキングするので、少なくともDDR3 SDRAMインターフェースについては、プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊのクロックは、クロック信号（ＣＫ）のレートの１／４（最大２００ＭＨｚ）であり得る。DDR3 SDRAM標準のデータレートにマッチするには、プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊの捕捉メモリとソースメモリが、自動化試験設備システムのより遅いレートで読み書きされた並列化ＦＩＦＯメモリであっても良いとともに、データがその動作レートでＳＯＣ被試験デバイスのコントローラＩＰブロック６００に転送されることを許容する。

プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊの内部クロッキングは二つの代替案を持つ。一つは、自動化試験設備システムのクロックを使ってプロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊをクロックすることである。代替的に、ＳＯＣ被試験デバイスのクロッキングがプロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊのクロッキングのために使われても良い。

全てのDDR3 SDRAM標準コマンドは、クロック信号（ＣＫ）の立ち上がりエッジにおけるコマンド信号（ＣＳ＃、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃、ＣＫＥ）の状態によって規定される。クロック信号（ＣＫ）境界８００のいずれの上においても各固有のコマンドが存在する。但し、許容されるコマンドシーケンスには制限がある。例えば、Burst Length 4をもったREADまたはWRITEは完了するまで中断は出来ないので、連続するREAD/WRITEコマンドの間には少なくとも一つのNOPまたはDESELECTがある。これらの制約の完全なテーブルは、DDR3 SDRAM標準で見つけることができる。これらの制約の違反をフラグ付けすることはオプションであるが、プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊが不適当に動作すること（例えば、別のREADが直ちに続くREAD）を引き起こす違反のサブセットがある。それらはエラーフラグを設定し、ＳＯＣ被試験デバイスのコントローラＩＰブロック６００中の故障としてとして履歴記録される。

あらゆる与えられたサイクルにおいてプロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊが行うことができるのは、限られた数のアクションだけである：
１． アドレス／コマンド／ＷＲデータを捕捉メモリ中に格納する（または期待された応答と比較する）；
２． ソースメモリ（ＲＥＡＤ ＦＩＦＯ）からの読み出しデータをソースする；または
３． なにもしない。

コマンド信号入力（ＣＳ＃、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃、ＣＫＥ）を可能なアクションに変換するために、プロトコル特定回路７１０ａ、…、７１０ｅと７１０ｆ、…、７１０ｊのＤＲＡＭ中にルックアップテーブルが居る。

自動化試験設備システムの様々な実施形態は、異なるＳＯＣ被試験デバイスのために多くの異なるプロトコルをサポートする。現行のプロトコルは、ＳＯＣ被試験デバイスの試験が始動された時に三つのプロトコル特定回路７１０ａ、…、７１０ｆ、７１０ｇと７１０ｈ中に構成される。プロトコルは一般に、ランダムアクセスメモリインターフェースプロトコル、通信インターフェースプロトコル、コンピューティングデバイスインターフェースプロトコル、診断試験プロトコルからなるが、他のプロトコルも可能である。これらのプロトコルは、２つの広いカテゴリーに入り得る。第一の例では、ＳＯＣ被試験デバイスがバスを制御する（バスマスター）。第二の例では、自動化試験設備システムがバスを制御する。上記の例では、DDR3 SDRAMプロトコルは、ＳＯＣ被試験デバイスがバスを制御して自動化試験設備システムが応答する例である。

ＳＯＣ被試験デバイスの知的プロトコルブロック中に複数のプロトコルエンジンが実装されても良いことに注意することが重要である。よって、複数のプロトコルエンジンが、自動化試験設備上で同時に実行されていても良い。例えば、自動化試験設備中に同時に実行されているＤＲＡＭポート、ＪＴＡＧポートおよびＭＤＩＯポートプロトコルエンジンがあっても良い。

上述した通り、第一の例では、ＳＯＣ被試験デバイスが自動化試験設備システムとＳＯＣ被試験デバイスの間のインターフェースを制御する。第二の例では、自動化試験設備システムがＳＯＣ被試験デバイスと自動化試験設備システムの間のインターフェースを制御する。第一の例では、ＳＯＣ被試験デバイスが不確定的信号を通信し、自動化試験設備システムが応答する。第二の例では、自動化試験設備システムが適切なプロトコル構造およびタイミングをもった試験刺激信号をＳＯＣ被試験デバイスに送り、ＳＯＣ被試験デバイスがデコードされた不確定的試験応答信号で応答する。いずれの例においても、自動化試験設備はＳＯＣ被試験デバイスからの不確定的応答信号を認識して、応答する。

上記の方法および装置は、ＳＯＣを持った部品、ボード、または消費者電子商品のようなデバイスの製造において利用されても良いことが理解されるべきである。よって、ＳＯＣを製造した後に、システム−オン−ア−チップからの不確定的応答信号を受け取ることでテスター中に機能的動作環境をシミュレーションし、所定のプロトコルに基づいて不確定的応答信号からシステム−オン−ア−チップに転送されるべき期待された刺激信号を確定し、期待された刺激信号のシステム−オン−ア−チップへの送信を始動することによって、上述したようにそれは試験されても良い。試験は、デバイス中へのＳＯＣの実装の前または後に行われても良い。

この発明は、その実施形態を参照して特に示され記載されたが、発明の精神と範囲を逸脱することなく形状や詳細について様々な変更を行っても良いことが当業者には理解されるであろう。

Claims (24)

1. 被試験デバイスが機能的試験のために置かれる機能的動作環境をシミュレーションするプロトコル特定回路であって、
   前記被試験デバイスは、異なる所定プロトコルを使用して相互非同期通信を行う複数の集積回路ブロックを有し、
   前記プロトコル特定回路は、
   前記被試験デバイスによって通信された少なくとも一つの不確定的信号を受け取るべく構成され、
   前記不確定的信号をコマンド、アドレス、及び／又はデータ要素にデコードするべく構成されたプロトコル認識回路を有し、
   前記プロトコル認識回路は、
   前記不確定的信号のプロトコルに適切な試験刺激信号の構造及びタイミングを決定し、
   前記構造及びタイミングを有する少なくとも一つの試験刺激信号の、試験信号発生器から前記被試験デバイスへの転送を制御するべく構成される、プロトコル特定回路。
2. 前記プロトコル特定回路は、ＰＩＮエレクトロニクスを介してプロトコル特定被試験デバイスによって通信された前記少なくとも一つの不確定的信号を受け取り、前記少なくとも一つの試験刺激信号の、前記試験信号発生器から前記被試験デバイスへの転送を制御するべく構築される、請求項１のプロトコル特定回路。
3. 前記プロトコル特定回路は、前記試験信号発生器からの前記少なくとも一つの試験刺激信号を刺激信号格納装置に格納するべく構成される、請求項２のプロトコル特定回路。
4. 前記刺激信号格納装置は、ａ）ＦＩＦＯメモリ又はｂ)ランダムアクセスメモリの少なくとも一つを含む、請求項３のプロトコル特定回路。
5. 前記プロトコル特定回路は、前記少なくとも一つの不確定的信号を応答信号格納装置に格納するべく構成される、請求項１のプロトコル特定回路。
6. 前記応答信号格納装置は、ａ）ＦＩＦＯメモリ又はｂ)ランダムアクセスメモリの少なくとも一つを含む、請求項５のプロトコル特定回路。
7. 前記プロトコル特定回路は、期待された応答信号との失格プロセッサによる比較のために前記応答信号格納装置から前記少なくとも一つの不確定的信号を抽出し、前記被試験デバイスの動作条件を決定するべく構成される、請求項５のプロトコル特定回路。
8. 前記プロトコル特定回路は自動化試験設備の中に搭載され、前記被試験デバイスが機能的試験のために置かれる機能的動作環境をシミュレーションすることを前記自動化試験設備に許容するべく構成され、
   前記プロトコル認識回路は、前記少なくとも一つの不確定的信号を解釈して前記少なくとも一つの試験刺激信号の送信についての同期時間及び待ち時間を決定する、請求項１のプロトコル特定回路。
9. プロトコル特定回路であって、
   不確定的信号をコマンド、アドレス、及び／又はデータ要素にデコードするべく予め構成されることができる構成可能プロトコル認識回路を含み、
   前記構成可能プロトコル認識回路は、
   前記不確定的信号のプロトコルに適切な試験刺激信号の構造及びタイミングを決定し、
   前記構造及びタイミングを有する少なくとも一つの試験刺激信号の、試験信号発生器から被試験デバイスへの転送を制御するべく構成される、プロトコル特定回路。
10. 前記プロトコル特定回路は、特定の被試験デバイスに応答するように予め構成され、
    前記不確定的信号は、前記被試験デバイスからの非同期に発生する信号を含む、請求項９のプロトコル特定回路。
11. 前記プロトコル特定回路はプロトコルデコーダを含む、請求項９のプロトコル特定回路。
12. 前記プロトコル特定回路はプログラム可能である、請求項９のプロトコル特定回路。
13. 前記プロトコル特定回路はフィールドプログラマブルゲートアレイを含む、請求項１２のプロトコル特定回路。
14. 前記フィールドプログラマブルゲートアレイは、前記プロトコル認識回路とメモリ装置を含み、
    前記プロトコル認識回路は前記メモリ装置に結合されている、請求項１３のプロトコル特定回路。
15. 前記メモリ装置は、ａ）ＦＩＦＯメモリまたはｂ）ランダムアクセスメモリの少なくとも一つを含む、請求項１４のプロトコル特定回路。
16. 前記プロトコル特定回路はメモリバッファーを含み、
    前記メモリバッファーは、前記試験信号発生器によって発生された前記少なくとも一つの試験刺激信号を格納し、格納された前記試験刺激信号を前記被試験デバイスからの不確定的信号に応答してＰＩＮエレクトロニクスを介して前記被試験デバイスに提供するように構成される、請求項９のプロトコル特定回路。
17. 前記メモリバッファーは、ａ）ＦＩＦＯメモリまたはｂ)ランダムアクセスメモリの少なくとも一つを含む、請求項１６のプロトコル特定回路。
18. 前記プロトコル特定回路は、前記被試験デバイスから確定的信号を受け取るためのプロトコル認識回路と並列に結合された通過回路を更に含む、請求項１０のプロトコル特定回路。
19. 被試験デバイスを試験するためのプロトコル認識チャネルを含む自動化試験設備であって、
    前記プロトコル認識チャネルは、試験信号発生器とＰＩＮエレクトロニクス回路の間に結合されたプロトコル特定回路を含み、
    前記プロトコル特定回路は、かつ、被試験デバイスが機能的試験のために置かれる機能的動作環境をシミュレーションし、
    前記被試験デバイスは、異なる所定プロトコルを使用して相互非同期通信を行う複数の集積回路ブロックを有し、
    前記プロトコル特定回路は、
    前記被試験デバイスによって通信された少なくとも一つの不確定的信号を受け取るべく構成され、
    前記不確定的信号をコマンド、アドレス、及び／又はデータ要素にデコードするべく構成された構成可能プロトコル認識回路を有し、
    前記構成可能プロトコル認識回路は、
    前記不確定的信号のプロトコルに適切な試験刺激信号の構造及びタイミングを決定し、
    前記構造及びタイミングを有する少なくとも一つの試験刺激信号の、試験信号発生器から前記被試験デバイスへの転送を制御するべく構成される、自動化試験設備。
20. 前記プロトコル特定回路はプロトコルデコーダを含む、請求項１９の自動化試験設備。
21. 前記プロトコル特定回路はフィールドプログラマブルゲートアレイを含む、請求項１９の自動化試験設備。
22. 前記フィールドプログラマブルゲートアレイは、プロトコル認識回路とメモリ装置を含み、
    前記プロトコル認識回路は前記メモリ装置に結合されている、請求項２１の自動化試験設備。
23. 前記プロトコル特定回路はメモリバッファーを含み、
    前記メモリバッファーは、前記試験信号発生器によって発生された前記少なくとも一つの試験刺激信号を格納し、格納された前記試験刺激信号を前記被試験デバイスからの不確定的信号に応答して前記ＰＩＮエレクトロニクスを介して被試験デバイスに提供するように構成される、請求項１９の自動化試験設備。
24. 前記プロトコル特定回路は、前記被試験デバイスから確定的信号を受け取るためのプロトコル認識回路と並列に結合された通過回路を更に含む、請求項２０の自動化試験設備。

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