CN114863988A - 半导体集成电路及其设计方法、设计支援系统及程序 - Google Patents

半导体集成电路及其设计方法、设计支援系统及程序 Download PDF

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Abstract

本发明涉及一种半导体集成电路及其设计方法、设计支援系统及程序。实施方式的半导体集成电路具备多个存储器、及控制多个存储器的第1控制电路。第1控制电路具备：第1状态转移电路，在多个存储器的动作时进行写入控制及读取控制中的至少任一个；及第2状态转移电路，连接于第1状态转移电路，能够使第1状态转移电路依次执行多个存储器的测试。

Description

半导体集成电路及其设计方法、设计支援系统及程序
[相关申请案的引用]
本申请案基于2021年02月03日提出申请的在先日本专利申请案第2021-015745号及2021年07月02日提出申请的在先日本专利申请案第2021-110627号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。
技术领域
本发明的实施方式涉及一种半导体集成电路及其设计方法、设计支援系统及程序。
背景技术
在半导体集成电路中，通过内建自测试(BIST：Build-In Self-Test)进行的测试对象存储器的分组向以配置为基础的主体分割转变。这是为了缓和在基于存储器类型或测试循环信息的分割中产生的配线杂乱。另一方面，在目前成为主流的以配置为基础的存储器分组中，由1个BIST控制电路控制多个存储器。与存储器的构成无关地进行分组。另外，与测试时的测试循环无关地进行分组。
发明内容
在本发明的一实施方式中，提供一种削减存储器分组的再试行以及防止存储器测试中的同时开关所引起的峰值功率增加的半导体集成电路及其设计方法、设计支援系统及程序。
实施方式的半导体集成电路具备多个存储器、及控制多个存储器的第1控制电路。第1控制电路具备：第1状态转移电路，在多个存储器的动作时进行写入控制及读取控制中的至少任一个；及第2状态转移电路，连接于第1状态转移电路，能够使第1状态转移电路依次执行多个存储器的测试。
根据所述构成，可以提供一种削减存储器分组的再试行以及防止存储器测试中的同时开关所引起的峰值功率增加的半导体集成电路及其设计方法、设计支援系统及程序。
附图说明
图1A是对第1实施方式的半导体集成电路的存储器的分割状态进行说明的示意图。
图1B是对第1实施方式的半导体集成电路的存储器的分割状态进行说明的示意图。
图1C是对第1实施方式的半导体集成电路的存储器的分割状态进行说明的示意图。
图1D是第1实施方式的半导体集成电路的框图。
图1E是第1实施方式的BIST控制电路的说明图。
图1F是串行控制用FSM的动作说明图。
图2A是第1实施方式的第1例的半导体集成电路的动作时序图。
图2B是第1实施方式的第2例的半导体集成电路的动作时序图。
图3是第2实施方式的半导体集成电路的框图。
图4是时钟相位控制电路的框图。
图5是第2实施方式的半导体集成电路的动作时序图。
图6是对第3实施方式的半导体集成电路的存储器的分割状态进行说明的示意图。
图7是第3实施方式的半导体集成电路的框图。
图8是计数器控制电路的框图。
图9是第3实施方式的半导体集成电路的动作时序图。
图10是表示实施方式的设计支援系统的构成的示意图。
图11是实施方式的设计支援系统的服务器及存储介质的详细的功能块构成图。
图12是实施方式的设计支援系统中适用的存储器分割的流程图。
具体实施方式
接下来，参照附图对实施方式进行说明。在以下说明的说明书或附图的记载中，对相同的构成要素标注相同符号并省略说明。附图是示意性的图。另外，以下所示的实施方式例示用来使技术思想具体化的装置或方法。实施方式可以在权利要求书的范围内施加各种变更。
(第1实施方式的半导体集成电路)
如图1A所示，在半导体衬底100中，分割有多个存储器MEMA1～MEMAN、MEMB1～MEMBN、MEMC1～MEMCN、MEMC1～MEMCN。存储器MEMA1～MEMAN配置在块A，存储器MEMB1～MEMBN配置在块B，存储器MEMC1～MEMCN配置在块C，存储器MEMD1～MEMDN配置在块D。
各个块也可以设为功能块。功能块是指具有特定功能的半导体集成电路(IC：Integrated Circuits)结构。例如，静态随机访问存储器(SRAM：Static Random AccessMemory)、只读存储器(ROM：Read Only Memory)、动态随机访问存储器(DRAM：DynamicRandom Access Memory)、中央运算处理装置(CPU：Central Processing Unit，中央处理器)等集成电路成为功能块。或者，功能块也可以由配置距离较近的存储器彼此划分成块所得。
关于存储器类型，存在单端口存储器及双端口存储器等多种。使存储器类型不同的存储器为同一组时，测试控制电路会变得复杂，因此，也可以由相同类型的存储器彼此划分成块。也就是说，将多个存储器分组成多个块时，也可以使存储器类型相同的存储器彼此为同一组。
在连接于存储器的时钟信号的频率不同的情况下，测试控制电路也会变得复杂。也就是说，将多个存储器分组成多个块时，也可以使连接于相同时钟信号的存储器彼此为同一组。此外，也可以将它们组合而划分成块。也可以将这种分割视为以配置为基础的分割。
在之后的说明中，设为块A、B、C、D全部以相同频率的时钟作动，块内的存储器在单端口存储器及双端口存储器等的分类中，存储器类型相同。
图1B表示块A中包含的存储器的分组的实施例。
如图1B所示，设为块A包含例如3个存储器。循环的数值表示各个存储器所需的测试循环值。
块A中包含的存储器是使用存储器测试时执行的存储器的测试次数即测试循环数作为指标而进行分割，分割成子块A1、子块A2。这种以测试循环为基础的分割的对象在图1A所示的以配置为基础而划分的块中。根据各存储器的字数及或比特宽度构成、及测试算法信息等导出成为指标的测试循环数，据此分割存储器组。将具有最大的测试循环数的存储器设为阈值，其余存储器在控制在阈值内的范围内进行分割。像这样，在第1实施方式中，将测试循环数作为指标而将3个存储器划分成组A1、A2这2个。组A1包含测试循环10000的MEMA1。组A2包含6000循环的MENA2与4000循环的MEMA3。MEMA1的10000循环成为阈值，将MEMA2与MEMA3的测试循环数相加所得的值不超过阈值。另外，对组A1、组A2分别配置控制存储器测试的BIST控制电路A1、A2。也可以将使用这些测试循环数作为指标的块内的存储器组的分割视为附近存储器的分割。此处，附近存储器表示有可能利用同一BIST控制电路测试的存储器。
将块中包含的多个存储器分割成多个子块时，也可以将存储器测试时需要最大的测试循环数的多个存储器中的一个设定为一个子块，以存储器的总测试循环数成为最大的测试循环数以下的方式将其余存储器设定为另一子块。
此外，BIST是指BIST(Built-In Self Test)，例如指在芯片内进行包含“测试图形的产生”或“核对测试结果与期望值”等的测试器动作。BIST控制电路包含控制这些测试器动作的芯片内的电路。
虽未图示，但块B、C、D也同样地分割。此外，关于存储器，与字数和比特数的大小成比例地，所需的测试循环数变长，BIST控制电路的面积也变大。使测试循环数较小的存储器与测试循环数较大的存储器为同一组时，整体的测试循环数由测试循环数较大的存储器支配。因此，使测试循环数接近的存储器彼此为同一组时，对整体的测试循环数或BIST控制电路的面积造成的影响变小。
图1C表示利用第1实施方式完成块A、B、C、D间的分割后的状态。同一个块的存储器测试循环数由最大的存储器的测试循环数支配。因此，将最大的存储器的测试循环数作为测试循环数的上限而设定为阈值。进行分组时，以存储器的测试循环数相加所得的值不超过该阈值的方式进行分组。
块A1与A2分别具有BIST控制电路A1与A2。
块B1与B2分别具有BIST控制电路B1与B2。
块C1与C2分别具有BIST控制电路C1与C2。
块D1与D2分别具有BIST控制电路D1与D2。
利用图1D对块A1与A2以及B1与B2的半导体集成电路1详细地进行说明。
半导体集成电路1具备时钟产生电路53、连接于时钟产生电路53的块A1、块A2、块B1、块B2、访问控制电路54、连接于访问控制电路54的BIST访问电路56、以及连接于BIST访问电路56的BIST控制电路A1、A2、B1、B2。
时钟产生电路53是由参考时钟信号RCLK产生某频率的时钟信号CLK1并供给至内部电路的电路，例如包括相位同步电路(PLL：Phase Locked Loop，锁相环路)等。此处，内部电路是块A1、块A2、块B1、块B2等的各电路。
BIST控制电路A1、A2、B1、B2是控制存储器BIST测试的电路。BIST控制电路A1、A2、B1、B2与存储器I/F与从时钟产生电路53供给的时钟信号CLK1同步。BIST访问电路56是对BIST控制电路A1、A2、B1、B2进行管理的电路。
访问控制电路54控制BIST访问电路56。访问控制电路54例如使用以IEEE1149.1标准定义的联合测试工作组(JTAG：Joint Test Action Group)控制器(TAPC，Test AccessPort Controller，测试访问端口控制器)。此外，也可以从外部端子直接控制BIST访问电路56。
存储器I/F是进行时钟信号CLK1与从BIST控制电路A1、A2、B1、B2产生的测试用信号的选择及期望值比较等的电路。例如，对存储器MEMA2与存储器MEMA3中的每一个组入有1个存储器I/F。
各存储器MEMA2、MEMA3是成为测试对象的存储器。成为测试对象的存储器例如可以适用SRAM、ROM、DRAM等。
此外，图1D中虽未图示出块C1、C2、D1、D2，但同样地构成。在块C1、C2、D1、D2中，也与块A1、A2、B1、B2同样地，以相同方式连接有BIST访问电路56及传输时钟信号CLK1的信号线。
第1实施方式的半导体集成电路如图1E所示，具备多个存储器MEMA2、MEMA3、及控制多个存储器MEMA2、MEMA3的BIST控制电路A2。BIST控制电路A2具备：第1状态转移电路(BIST控制FSM)64，在多个存储器的动作时进行写入控制及读取控制中的至少任一个；及第2状态转移电路(串行控制用FSM)74，连接于第1状态转移电路64，能够使第1状态转移电路64依次执行多个存储器的测试。此处，多个存储器的动作时例如是指多个存储器的测试时。
如图1E所示，在块A2内配置有BIST控制电路A2、存储器接口(I/F)、以及存储器MEMA2与存储器MEMA3。
BIST控制电路A2连接于多个存储器接口(I/F)。
BIST控制电路A2经由存储器接口(I/F)而分别连接于存储器MEMA2与存储器MEMA3。
BIST控制电路A2具备第1状态转移电路64、数据生成器66、地址生成器68、控制信号生成器70及结果比较控制电路72。第1状态转移电路64包括BIST控制状态机(FSM：FiniteState Machine，有限状态机)。由第1状态转移电路64控制数据生成器66、地址生成器68、控制信号生成器70及结果比较控制电路72。
第1状态转移电路64是进行存储器测试中的读取(Read)控制及或写入(Write)控制等一系列控制的状态机。数据生成器66是产生存储器的读取(Read)值及写入(Write)值中的至少任一个的电路。地址生成器68是产生存储器的地址值的电路。控制信号生成器70是产生进行存储器的读取控制及写入控制中的至少任一个的控制信号的电路。结果比较控制电路是由利用BIST控制电路58产生的期望值与实际的存储器数据值的比较而产生旗标等的电路。
数据生成器66、地址生成器68、控制信号生成器70及结果比较控制电路72连接于存储器接口(I/F)。
对BIST控制电路A2从外部供给时钟信号CLK、复位信号RS、使能信号EN。复位信号RS是使BIST控制电路A2的设定初始化的信号，使能信号EN是控制BIST控制电路A2的接通断开动作的信号。从时钟产生电路53供给时钟信号CLK。
另外，从BIST控制电路A2输出数据输出信号DO。数据输出信号DO是用来输出内部寄存器的值等的信号。块A1、B1、B2、C1、C2、D1、D2也与块A2同样地构成。
在第1实施方式的半导体集成电路1中，通过将串行控制用FSM(状态机)74组入，而使块A2中包含的存储器MEMA2、MEMA3的测试依次开始。在图1F中表示具备串行控制用FSM74的BIST控制FSM64的动作。可以对组A2中包含的MEMA2、MEMA3依次开始存储器测试。
同样地，使BIST控制电路B2能够控制MEMB2、MEMB3的存储器测试的开始时点，能够以在MEMB2之后进行MEMB3的测试的方式依次开始。
同样地，使BIST控制电路C2能够控制MEMC2、MEMC3的存储器测试的开始时点，能够以在MEMC2之后进行MEMC3的测试的方式依次开始。
同样地，使BIST控制电路D2能够控制MEMD2、MEMD3的存储器测试的开始时点，能够以在MEMD2之后进行MEMD3的测试的方式依次开始。
BIST控制电路A1、B1、C1、D1分别能够控制MEMA1、MEMB1、MEMC1、MEMD1的存储器测试的开始时点。
(第1实施方式的第1例的半导体集成电路的存储器测试动作例)
(动作时序图)
图2A是第1实施方式的半导体集成电路的动作时序图的第1例。在图2A中，示出以时钟信号CLK进行动作的2个块A1与A2。存储器MEMA2、MEMA3随着使能信号EN1接通而依次根据状态机驱动，存储器MEMA1与使能信号EN2的接通同时地被驱动。在使能信号EN1接通的期间，执行存储器MEMA2、MEMA3的写入及或读取动作及等待动作。像这样，在使能信号EN1接通的期间，依次执行存储器MEMA2、MEMA3的写入及或读取动作。在使能信号EN2接通的期间，执行存储器MEMA1的写入及或读取动作。
在使能信号EN1与使能信号EN2同时接通的期间t1－t11，对存储器MEMA1、MEMA2进行访问，在期间t11－t12，对存储器MEMA3、MEMA1进行访问。
在图2A中，存储器MEMA2的写入及或读取动作在t1－t11期间中反复执行6000循环。存储器MEMA3的写入及或读取动作在t11－t12期间中反复执行4000循环。存储器MEMA1的写入及或读取动作在t1－t12期间中反复执行10000循环。
(第1实施方式的第1例中的效果)
在本实施方式的第1例中，能够使存储器访问分散化。因此，可以避免峰值功率的集中。
另外，为了避免峰值功率的集中而依序驱动MEMA1、MEMA2、MEMA3时，写入及或读取动作共计需要20000循环。在第1例中，通过分散驱动存储器测试，可以降低峰值功率的集中且缩短测试时间。
(第1实施方式的第2例的半导体集成电路的存储器测试动作例)
图2B是第1实施方式的半导体集成电路的动作时序图的第1例。图2B中对每一个块均适用像第1例那样的存储器访问的分散驱动。如图2B所示，在功能块A、B、C、D之间调整存储器测试开始的时点，进而在块内也调整存储器测试开始的时点，由此，可以抑制伴随存储器访问产生的同时开关。例如，在达到10000循环之前的期间同时开关的存储器必须调整为6个以下。此处，功能块是指具有特定功能的集成电路结构。例如，SRAM、ROM、DRAM、中央运算处理装置(CPU：Central Processing Unit)等的集成电路是功能块。例如，在SRAM等功能块中，有可能利用第1BIST控制电路测试的存储器是第1BIST控制电路的附近存储器。
(第1实施方式的第2例中的效果)
在本实施方式的第2例中，也能够使存储器访问分散化。因此，可以避免峰值功率的集中。
另外，与为了避免峰值功率的集中而按照块A、块B、块C、块D的顺序依序驱动的情况相比，可以缩短测试时间。
(第2实施方式的半导体集成电路)
第2实施方式的半导体集成电路如图3所示，具备多个存储器MEMA2、MEMA3、及控制多个存储器MEMA2、MEMA3的第1控制电路(BIST控制电路A2)。BIST控制电路A2具备：第1状态转移电路(BIST控制FSM)64，在多个存储器MEMA2、MEMA3的动作时进行写入控制及读取控制中的至少任一个；及第2状态转移电路(串行控制用FSM)74，连接于第1状态转移电路(BIST控制FSM)64，能够使第1状态转移电路64依次执行多个存储器MEMA2、MEMA3的测试。多个存储器MEMA2、MEMA3的动作时是指多个存储器MEMA2、MEMA3的测试时。
第2实施方式的半导体集成电路还具备第2控制电路，所述第2控制电路能够控制与由第1控制电路(BIST控制电路A2)控制的存储器不同的至少1个存储器，第1控制电路(BIST控制电路A2)具备时钟相位控制电路76，所述时钟相位控制电路76相对于第2控制电路的时钟信号的相位而控制第1控制电路(BIST控制电路A2)的时钟信号的相位。
如图3所示，在第2实施方式的半导体集成电路中，还在BIST控制电路A2内具备时钟相位控制电路76。在时钟系统相同的情况下，例如可以在BIST等多个存储器的动作时，通过时钟相位控制电路76的动作使时钟的相位相对于原始的时钟信号CLK错开而减少伴随存储器访问产生的同时开关。BIST控制电路A1、B1、C1、C2、D1、D2的构成也与BIST控制电路A2相同。
(时钟相位控制电路的具体例)
图4是时钟相位控制电路76的框图。
时钟相位控制电路76具备延迟逻辑元件78、相位设定寄存器80及选择器82。
延迟逻辑元件78是用来使第1控制电路(BIST控制电路A2)的时钟信号CLKO的相位相对于原始的时钟信号CLK错开的逻辑电路。
相位设定寄存器80设定第1控制电路(BIST控制电路A2)的时钟信号相对于原始的时钟信号CLK的相位差。也就是说，相位设定寄存器80是用来相对于原始的时钟信号CLK决定输出时钟信号CLKO的相位的寄存器。数据链DCH是以IEEE1149.1标准规定的数据寄存器链，被供给至相位设定寄存器80，且从相位设定寄存器80输出。
选择器82选择原始的时钟信号CLK及设定了相位差的时钟信号中的任一个。
图4中，时钟信号CLK与输入到BIST控制电路A2的时钟信号CLK1(图1D)相同。输出时钟信号CLKO是与原始的时钟信号CLK同相或相位相对于原始的时钟信号CLK错开的时钟信号。
选择信号SEL是选择时钟信号CLK的信号。
相位设定寄存器80的长度根据输出时钟信号CLKO相对于原始的时钟信号CLK的相位差而改变。当相位差为例如45°、90°、135°这3个等级时，寄存器的长度需要2比特。
(动作时序图)
图5是第2实施方式的半导体集成电路的动作时序图。作为一例，只表示块A的动作。
(a)首先，在存储器测试开始前，从数据链DCH访问相位设定寄存器80，设定所需的相位差的值。寄存器设定的期间是对相位设定寄存器80进行设定的访问期间。
(b)接着，在存储器测试开始后，在时刻t1，将使能信号EN与选择信号SEL同时接通。
(c)使能信号EN与选择信号SEL变化为高电平H时，基于所设定的相位差的值，将相位相对于原始的时钟信号CLK错开的输出时钟信号CLKO传输到存储器MEMA1、MEMA2、MEMA3，在时刻t2开始测试。此处，如箭头A所示，输出时钟信号CLKO的相位相对于原始的时钟信号CLK错开。
(d)在时刻t2－t5的期间，执行存储器的写入及或读取动作。MEMA1与CLK0同步地动作，MEMA2、MEMA3与CLK1同步地动作。
(e)在时刻t41，存储器的写入及或读取动作完成，而使能信号EN与选择信号SEL恢复成低电平时，恢复成通常的时钟的相位。此处，如箭头B所示，输出时钟信号CLKO相对于时钟信号CLK的相位差恢复为零，消除了相位差。
此外，也可以对块B、块C、块D适用同样的驱动方式。另外，也可以对第1实施方式适用本动作。
(第2实施方式中的效果)
可以进一步抑制伴随存储器访问产生的同时开关。
(第3实施方式的半导体集成电路)
在图6中表示第3实施方式中的半导体集成电路的存储器的分割状态。表示各功能块A、B、C、D包含的存储器的最大测试循环数。
第3实施方式的半导体集成电路如图7所示，具备：多个功能块(A～D)，具备至少包括第1存储器、第2存储器及第3存储器的多个存储器、及能够独立地控制第1存储器及第2存储器与第3存储器的控制电路(BIST控制电路A～D)；及BIST访问电路56，连接于控制电路(BIST控制电路A～D)，能够对控制电路(BIST控制电路A～D)进行访问。
BIST访问电路56能够将使能信号EN传送到控制电路(BIST控制电路A～D)，所述使能信号EN用来在第1及第2存储器的控制动作结束后开始第3存储器的控制动作，或者在第3存储器的控制动作结束后开始第1及第2存储器的控制动作。
BIST访问电路56具备通过使能信号EN使控制电路(BIST控制电路A～D)启动的计数器控制电路84。
如图7所示，在第3实施方式的BIST访问电路56中组入有计数器控制电路84。此外，计数器控制电路84也可以独立于BIST访问电路56而配置。另外，记载为在块A中有2个存储器，在块B中有1个存储器，在块C中有2个存储器，在块D中有1个存储器，但并不限于此。像第1、第2实施方式中所说明的那样，可以在各块内进一步基于附近存储器进行分割，也可以不进行。
BIST访问电路56是对所有BIST控制电路A、B、C、D进行统一管理的控制电路。开始测试时，从BIST访问电路56输出使BIST控制电路A、B、C、D启动的使能信号。使能信号被供给至各功能块A、B、C、D的BIST控制电路A、B、C、D。通过计数器控制电路84的动作，以使能信号在不同时点传送到各功能块的方式进行控制。
(计数器控制电路的具体例)
图8是计数器控制电路84的框图。是能够在任意时点使BIST控制电路A、B、C、D启动的电路结构。
计数器控制电路84具备计数器电路86、计数器设定寄存器88、及与门(AND gate)90。
计数器电路86在多个功能块A、B、C、D中的1个功能块的动作时，对动作开始后供给的时钟信号CLK的脉冲数进行计数之后，使下一个功能块的动作开始。计数器电路86是对时钟信号CLK进行计数，当达到所设定的计数值时输出高电平H的信号。
计数器设定寄存器88是用来设定计数值的寄存器电路。也就是说，计数器设定寄存器88是对时钟信号CLK的脉冲数进行计数的寄存器电路。数据链DCH是以IEEE1149.1标准规定的数据寄存器链，被供给至计数器设定寄存器88，且从计数器设定寄存器88输出。
与门90是由使能信号EN与已通过计数器电路86的时钟信号CLK的逻辑与输出使能信号ENO的门电路。
(动作时序图)
在图9中，功能块B的存储器的写入及或读取动作在tE1－t1期间中反复执行2000循环。功能块C的存储器的写入及或读取动作在tE2－t2期间中反复执行1200循环。功能块D的存储器的写入及或读取动作在tE3－t4期间中反复执行5000循环。功能块A的存储器的写入及或读取动作在tE1－t4期间中反复执行9500循环。
图9是第3实施方式的半导体集成电路的动作时序图。图9是表示计数器控制的时序图的具体例的图。在图9中，将属于功能块A、B、C、D的存储器分别以MEMA、MEMB、MEMC、MEMD表示。以下对动作进行说明。
(a)首先，在存储器测试开始前，在时刻t01，从数据链DCH访问计数器设定寄存器88，对块C与块D设定所需的计数值。寄存器设定的期间是对计数器设定寄存器88进行设定的访问期间。
(b)接着，在存储器测试开始后，针对未设定计数值的块A与块B，在时刻tE1将使能信号EN1与使能信号EN4同时接通，实施存储器测试。tE1－t1的期间是功能块B的测试期间。tE1－t4的期间是功能块A的测试期间。
(c)接着，达到功能块C中所设定的计数值之后，在时刻tE2，如箭头C所示，使块C的使能信号EN2变化为接通，开始功能块C的测试。tE2－t2的期间是功能块C的测试期间。
(d)接着，达到功能块D中所设定的计数值之后，在时刻tE3，如箭头D所示，使功能块D的使能信号EN3变化为接通，开始功能块D的测试。tE3－t4的期间是功能块D的测试期间。
(第3实施方式中的效果)
第3实施方式的半导体集成电路可以提供一种在以测试循环为基础的分割(块级)中抑制伴随存储器访问产生的同时开关的BIST控制电路。
第3实施方式的半导体集成电路能够利用计数器控制电路个别地控制使BIST控制电路启动的使能信号，由此，能够以任意循环且以功能块为单位使BIST控制电路启动，从而使伴随存储器访问产生的同时开关改善。
在以测试循环为基础的分割(块级)中，可以将各BIST控制电路的测试循环(功耗)作为参数，使块级的BIST控制电路启动，从而使伴随存储器访问产生的同时开关改善。
(其它实施方式)
(a)对于第3实施方式，也可以像第2实施方式那样对功能块内的多个存储器使时钟错开。在该情况下，在图9中，块A的时钟与块B、C、D的时钟成为不同时钟。在该情况下，除了第3实施方式的效果以外，还可以使伴随存储器访问产生的同时开关改善。
(b)在所述实施方式中，功能块A、B、C、D全部连接于CLK1的线路(图1D、图7)。但是，也可以连接于不同时钟的线路。例如，也可以使功能块A、B与CLK1连接，使功能块C、D与CLK2连接。此时，也可以适用所述实施方式。
(c)在所述实施方式(图7)中，分割后的功能块的数量为4个，但并不限于此。既可以更多，也可以更少。
(d)在所述实施方式(图1D)中，功能块内的以附近存储器为基础的分割数最多为2个(例如将块A划分成块A1与A2)，但并不限于此，也可以分割成更多个。
(e)在所述实施方式(图1D)中，以附近存储器为基础分割后的功能块中包含的存储器最多为2个(例如功能块A2中包含MEMA2与MEMA3)，但并不限于此，也可以包含更多个。
(半导体集成电路的设计方法)
以下，对实施方式的半导体集成电路的设计方法进行说明。
(a)首先，针对半导体集成电路中搭载的多个存储器，基于存储器的配置信息与功能信息，将多个存储器分组成多个块(A、B、C、D)(例如参照图1A及图6)。
(b)接着，在多个块中的至少一个块(A)中，基于存储器测试时执行的存储器的测试次数即测试循环数，将至少一个块分割成多个子块(A1、A2)(例如参照图1B)。
(c)接着，分割成多个子块后，计算多个块在存储器测试时分别消耗的功率即功耗信息，并基于多个块的功耗信息，将多个块分组成多个上位块U1(A)、上位块U2(B、C、D)(例如参照图6及图9)。
在实施方式的半导体集成电路的设计方法中，将多个存储器分组成多个块时，也可以使存储器类型相同的存储器彼此为同一组。
另外，将多个存储器分组成多个块时，也可以使连接于相同时钟信号的存储器彼此为同一组。
另外，将块中包含的多个存储器分割成多个子块时，也可以将存储器测试时需要最大的测试循环数的多个存储器中的一个设定为一个子块，以存储器的总测试循环数成为最大的测试循环数以下的方式将其余存储器设定为另一子块。
另外，在实施方式的半导体集成电路的设计方法中，将多个块分组成多个上位块时，也可以将存储器测试时需要最大功耗的一个块(A)设定为一个上位块U1，以块的总功耗成为最大功耗以下的方式将其余块(B、C、D)设定为另一上位块U2。
(设计支援系统)
本实施方式的半导体集成电路及其设计方法可以适用于考虑低功耗化的存储器测试中的设计技术及验证装置。以下，对本实施方式的设计支援系统进行说明。
图10是表示实施方式的设计支援系统2的构成的示意图。设计支援系统2具备计算机装置10、CPU服务器20、网络30及存储介质40。
设计支援系统2具备：计算机装置10，经由网络30由用户操作；CPU服务器20，存储用于设计支援系统2的计算机程序；及存储介质40。存储介质40存储用来执行用于设计支援系统2的计算机程序的输入信息数据、验证结果的消息。
计算机装置10例如也可以是个人计算机(PC：Personal Computer)、瘦客户机终端、移动终端、PDA(Personal Digital Assistant，个人数字助理)。CPU服务器20例如也可以是工程工作站、大型主机、超级计算机。网络30例如也可以是因特网、内联网、LAN(LocalArea Network，局域网)、电话通信网、专用线。存储介质40例如也可以是硬盘的外部存储装置、存储器的半导体存储装置、存储介质(媒体)。但是，实际并不限定于这些示例。
图11是实施方式的设计支援系统2的CPU服务器20及存储介质40的详细的功能块构成图。设计支援系统2具备CPU服务器20、及存储CPU服务器20的数据的存储介质40。
CPU服务器20包含：存储器分割处理部22，当多个块包含多个存储器时，对多个块及多个存储器执行分割处理；及存储器BIST电路产生部24，能够执行多个存储器的测试。
此外，存储器分割处理部22例如也可以是CPU或微处理器的处理装置或具有相同功能的半导体集成电路(IC)。但是，实际并不限定于这些示例。
存储器分割处理部22具有测试循环计算部221、测试循环阈值设定部222、第1存储器分割部223、功耗计算部224、功耗阈值设定部225及第2存储器分割部226。
测试循环计算部221能够计算多个存储器各自的测试循环数。
测试循环阈值设定部222能够将各测试循环数中的至少一个设定为测试循环阈值。
第1存储器分割部223能够基于测试循环数对一个块包含的多个存储器分割成多个子块。
第2存储器分割部226基于多个块的功耗信息将多个块分组成多个上位块。因此，第2存储器分割部226也可以称为存储器分组部。
存储介质40具备存储器信息存储部42、测试算法信息存储部44、测试循环值存储部46、功耗值存储部48、阈值存储部50及存储器分割信息存储部52。
存储器信息存储部42存储存储器定义数据42D。此处，存储器定义数据是指定义存储器的类型(例如，SRAM、DRAM、时钟数、字线及或数据线信息等)的数据。测试算法信息存储部44存储测试算法定义数据44D。测试算法定义数据例如是指定义BIST的测试图形、测试的重复次数等的数据。测试循环值存储部46存储各存储器的测试循环值数据46D。功耗值存储部48存储各功能块的功耗值数据48D。阈值存储部50存储测试循环的阈值数据50T及功耗的阈值数据50P。存储器分割信息存储部52存储附近存储器的分割信息数据52P及功能块的分割信息数据52F。
测试循环计算部221基于存储器定义数据42D与测试算法定义数据44D计算多个存储器各自的测试循环数，并作为多个存储器的测试循环值数据46D存储在测试循环值存储部46中。
测试循环阈值设定部222设定测试循环数的阈值，并将设定结果作为测试循环数的阈值数据50T存储在阈值存储部50中。
第1存储器分割部223基于各存储器的测试循环值数据46D、测试循环数的阈值数据50T及功耗的阈值数据50P，执行以附近存储器为基础的分割处理，并将分割处理后的数据作为子块的附近存储器的分割信息数据52P存储在存储器分割信息存储部52中。
所述功耗计算部224基于多个存储器的测试循环值数据46D计算功耗，并将该计算结果作为各功能块的功耗值数据48D存储在功耗值存储部48中。
功耗阈值设定部225基于各功能块的功耗值数据48D设定功耗的阈值，并将该设定结果作为功耗的阈值数据50P存储在阈值存储部50中。
第2存储器分割部(存储器分组部)226基于各功能块的功耗值数据48D、测试循环数的阈值数据50T及功耗的阈值数据50P，执行功能块级的分组，并将分组后的数据作为上位块的功能块的分割信息数据52F存储在存储器分割信息存储部52中。
存储器BIST电路产生部24基于存储器分割信息存储部52中存储的子块的附近存储器的分割信息数据52P及上位块的功能块的分割信息数据52F，产生用于实施方式的设计支援系统2的存储器BIST电路。
(存储器分割的流程图)
图12是适用于实施方式的设计支援系统2的存储器分割的流程图。参照图12，对实施方式的设计支援系统的动作进行说明。
(A)首先，在步骤S11中，在存储器组中，根据存储器的字数及或比特宽度构成与测试算法计算存储器的测试循环数。
(B)接着，在步骤S12中，求出测试循环数最长的存储器，分割成独立的组，并将测试循环数设定为阈值。
(C)接着，在步骤S13中，对其它存储器以不超过阈值的方式进行组分割。
(D)接着，在步骤S14中，判断是否在附近存储器中完成了组分割。如果判断结果为否，那么返回到步骤S13。如果判断结果为是，那么移行到步骤S15。
(E)接着，在步骤S15中，根据各功能块中包含的存储器组的最长的测试循环数，计算各功能块的同时开关率所产生的功耗。
(F)接着，在步骤S16中，根据所计算出的功耗，将具有最大值的功能块分割成独立的组，并将其功耗设定为阈值。
(G)接着，在步骤S17中，对其它功能块以不超过阈值的方式进行组分割。
(H)接着，在步骤S17中，判断是否在功能块中完成了组分割。如果判断结果为否，那么返回到步骤S17。如果判断结果为是，那么结束存储器分割的处理。
在实施方式的设计支援系统中，使以配置信息为主体的存储器分组与以测试循环数为主体的存储器分组联合，按照所述动作流程图进行存储器分组。可以将测试循环数的影响抑制为最小限度，抑制伴随存储器访问产生的同时开关，从而防止测试时的峰值功率增加。
(用于设计支援系统的计算机程序)
用于设计支援系统的计算机程序具有使计算机执行的以下命令。即，(1)针对多个存储器，基于存储器的配置信息与功能信息，将多个存储器分组成多个块；(2)根据多个存储器各自的字数及或比特宽度构成与测试算法，计算多个存储器的测试所需的测试循环数；(3)将多个块中的至少一个块包含的多个存储器的最大测试循环数设定为第1阈值；(4)将具有最大的测试循环数的存储器分配到一个子块，将至少一个块包含的其余存储器在控制在第1阈值内的范围内分配到另一子块；(5)根据多个块的测试循环数计算各块的同时开关率所产生的功耗；(6)根据功耗，将具有最大功耗的所述多个块中的一个分配到上位块，并将最大功耗设定为第2阈值；(7)对多个块的其它块，以不超过第2阈值的方式分配到上位块。
实施方式是例示，发明范围并不限定于这些。

Claims (17)

1.一种半导体集成电路，具备：
多个存储器；及
第1控制电路，控制所述多个存储器；且
所述第1控制电路具备：第1状态转移电路，在所述多个存储器的动作时进行写入控制及读取控制中的至少任一个；及
第2状态转移电路，连接于所述第1状态转移电路，能够使所述第1状态转移电路依次执行所述多个存储器的测试。
2.根据权利要求1所述的半导体集成电路，还具备第2控制电路，所述第2控制电路能够控制与由所述第1控制电路控制的存储器不同的至少1个存储器，且
所述第1控制电路具备时钟相位控制电路，所述时钟相位控制电路相对于所述第2控制电路的时钟信号的相位而控制所述第1控制电路的时钟信号的相位。
3.根据权利要求1所述的半导体集成电路，其中所述第1控制电路还具备时钟相位控制电路，且
所述时钟相位控制电路具备：延迟逻辑元件，使所述第1控制电路的时钟信号的相位相对于原始的时钟信号错开；相位设定寄存器，设定所述第1控制电路的时钟信号相对于所述原始的时钟信号的相位差；及选择器，选择所述原始的时钟信号及设定了所述相位差的时钟信号中的任一个。
4.根据权利要求1至3中任一项所述的半导体集成电路，其中所述多个存储器的动作时是指所述多个存储器的测试时。
5.一种半导体集成电路，具备：多个功能块，具备至少包括第1存储器、第2存储器及第3存储器的多个存储器、及能够独立地控制所述第1存储器及所述第2存储器与所述第3存储器的控制电路；及
访问电路，连接于所述控制电路，能够对所述控制电路进行访问；且
所述访问电路能够将使能信号传送到所述控制电路，所述使能信号用来在所述第1及第2存储器的控制动作结束后开始所述第3存储器的控制动作或在所述第3存储器的控制动作结束后开始所述第1及第2存储器的控制动作。
6.根据权利要求5所述的半导体集成电路，其中所述访问电路具备通过所述使能信号使所述控制电路启动的计数器控制电路。
7.根据权利要求6所述的半导体集成电路，其中所述计数器控制电路具备计数器电路，所述计数器电路在所述多个功能块中的1个功能块的动作时，对动作开始后供给的时钟信号的脉冲数进行计数之后，使下一个功能块的动作开始。
8.根据权利要求7所述的半导体集成电路，其中所述计数器控制电路具备对所述时钟信号的脉冲数进行计数的计数器设定寄存器。
9.一种半导体集成电路的设计方法，针对半导体集成电路中搭载的多个存储器，基于存储器的配置信息与功能信息将所述多个存储器分组成多个块，
在所述多个块中的至少一个块中，基于测试循环数将所述至少一个块分割成多个子块，
分割成所述多个子块之后，计算所述多个块在存储器测试时分别消耗的功率即功耗信息，
基于所述多个块的所述功耗信息，将所述多个块分组成多个上位块。
10.根据权利要求9所述的半导体集成电路的设计方法，其中将所述多个存储器分组成多个块时，使存储器类型相同的存储器彼此为同一组。
11.根据权利要求9所述的半导体集成电路的设计方法，其中将所述多个存储器分组成多个块时，使连接于相同时钟信号的存储器彼此为同一组。
12.根据权利要求9所述的半导体集成电路的设计方法，其中将所述块中包含的多个存储器分割成所述多个子块时，
将存储器测试时需要最大的测试循环数的多个存储器中的一个设定为一个子块，
以存储器的总测试循环数成为所述最大的测试循环数以下的方式将其余存储器设定为另一子块。
13.根据权利要求9所述的半导体集成电路的设计方法，其中将所述多个块分组成多个上位块时，
将存储器测试时需要最大功耗的一个块设定为一个上位块，
以块的总功耗成为所述最大功耗以下的方式将其余块设定为另一上位块。
14.根据权利要求9至13中任一项所述的半导体集成电路的设计方法，其中所述测试循环数是存储器测试时执行的存储器的测试次数。
15.一种设计支援系统，具备：
CPU服务器；及
存储介质，存储所述CPU服务器的数据；
所述CPU服务器包含：存储器分割处理部，当多个块包含多个存储器时，对所述多个块及所述多个存储器执行分割处理；及存储器BIST电路产生部，能够执行所述多个存储器的测试；
所述存储器分割处理部具有：
测试循环计算部，能够计算所述多个存储器各自的测试循环数；
测试循环阈值设定部，能够将所述各测试循环数中的至少一个设定为测试循环阈值；
第1存储器分割部，基于测试循环数对一个块包含的多个存储器分割成多个子块；
功耗计算部；
功耗阈值设定部；及
存储器分组部，基于所述多个块的功耗信息将所述多个块分组成多个上位块；且
所述存储介质具备存储器信息存储部、测试算法信息存储部、测试循环值存储部、功耗值存储部、阈值存储部及存储器分割信息存储部。
16.根据权利要求15所述的设计支援系统，其中所述测试循环计算部基于存储器定义数据与测试算法定义数据计算所述多个存储器各自的测试循环数，并作为所述多个存储器的测试循环值数据存储在所述测试循环值存储部中，
所述测试循环阈值设定部设定所述测试循环阈值，并存储在所述阈值存储部中，
所述第1存储器分割部执行分割处理，并将分割处理后的数据作为子块的附近存储器的分割信息数据存储在所述存储器分割信息存储部中，
所述功耗计算部基于所述多个存储器的测试循环值数据计算功耗，并作为功耗值数据存储在所述功耗值存储部中，
所述功耗阈值设定部基于所述功耗值数据设定功耗的阈值，并作为所述功耗的阈值数据存储在所述阈值存储部中，
所述存储器分组部执行分组，并将分组后的数据作为上位块的功能块的分割信息数据存储在所述存储器分割信息存储部中，且
所述存储器BIST电路产生部基于所述存储器分割信息存储部中存储的所述子块的附近存储器的分割信息数据及所述上位块的功能块的分割信息数据，产生存储器BIST电路。
17.一种程序，是用于设计支援系统的计算机程序，使所述计算机执行如下动作：
针对多个存储器，基于存储器的配置信息与功能信息将所述多个存储器分组成多个块；
根据所述多个存储器各自的字数及或比特宽度构成与测试算法，计算所述多个存储器的测试所需的测试循环数；
将所述多个块中的至少一个块包含的多个存储器的最大测试循环数设定为第1阈值；
将具有所述最大测试循环数的存储器分配到一个子块，将所述至少一个块包含的其余存储器在控制在所述第1阈值内的范围内分配到另一子块；
根据所述多个块的测试循环数计算各块的同时开关率所产生的功耗；
根据所述功耗，将具有最大功耗的所述多个块中的一个分配到上位块，并将所述最大功耗设定为第2阈值；
对所述多个块的其它块，以不超过所述第2阈值的方式分配到上位块。
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