JP2007033035A - 半導体集積回路 - Google Patents

Abstract

【課題】 電源投入時に内部回路の初期設定を行うと共に、テストモードにおいて電源電圧が継続して印加されていても電源投入時と同様に内部回路の初期設定を可能とする。
【解決手段】 この半導体集積回路は、電源電圧の立ち上がりを検出して第１のリセット信号を所定の期間活性化するパワーオンリセット回路１０と、外部から供給されるタイミングパルスに同期して、テストモードにおいて活性化される信号をラッチすることにより、第２のリセット信号を活性化するラッチ回路２１と、タイミングパルスに基づいてラッチ回路をリセットすることにより、第２のリセット信号を非活性化するラッチ解除手段２２と、第１のリセット信号と第２のリセット信号との論理和を求めることにより、内部回路に供給すべきリセット信号を生成する論理回路２３とを具備する。
【選択図】 図１

Description

本発明は、リアルタイムクロックやタイマ等のように電源投入時に初期設定が行われる回路を内蔵した半導体集積回路に関する。

ＩＣ製品の出荷時においては、ＩＣが規格通り動作するか否かをチェックするために各種の検査が行われる。そのような検査の１つに、ファンクション試験がある。ファンクション試験においては、ＩＣにテストパターンを入力して、出力されるパターンが予め設定されている期待値と一致するか否かをチェックすることにより、良品又は不良品の判定が行われる。

ところで、携帯電話やディジタルカメラに搭載されるリアルタイムクロックＩＣやタイマＩＣのようにカウントアップ機能を有する半導体集積回路においては、電源投入直後に内部回路の初期設定が必要となる。そのために、電源電圧の立ち上がりを検出して、リセット信号を所定の期間活性化するパワーオンリセット回路が用いられている。

そのような半導体集積回路に対するファンクション試験は、意図的に半導体集積回路の内部状態を調整しない限り、電源投入直後に行う必要がある。そのために、従来は、複数のファンクションテストを行う際に、それぞれのテストパターンについての検査を行う度に電源を一旦オフしてから再投入する必要があったので、テスト時間の短縮が難しいという問題があった。また、複数の回路部のファンクションテストを行う際にも、それぞれのテストパターンについての検査を行う度に電源のオフ／オンを行わなくてはならないという問題があった。

関連する技術として、下記の特許文献１には、通常動作モードとスキャンテストを行うテストモードとの間の遷移が検出された時、及び、リセット信号が入力された時に、スキャンチェーンを構成する複数のフリップフロップをリセットする半導体集積回路が開示されている。この半導体集積回路は、通常動作とスキャンテストとを切り換えるためのモード信号のエッジにより、スキャンテストが開始される際や終了される際に複数のフリップフロップをリセットする。しかしながら、特許文献１には、カウントアップ機能を有する半導体集積回路における電源投入時のリセット動作については記載されていない。
特開２００４−１１７０２９号公報（第１、４〜５頁、図１）

そこで、上記の点に鑑み、本発明は、電源投入時に初期設定が必要となる内部回路を有する半導体集積回路において、電源投入時に内部回路の初期設定を行うと共に、テストモードにおいて電源電圧が継続して印加されていても電源投入時と同様に内部回路の初期設定を可能とすることにより、半導体集積回路のファンクションテストに要する時間を短縮することを目的とする。

上記の課題を解決するために、本発明の第１の観点に係る半導体集積回路は、電源投入時に初期設定が必要となる内部回路を有する半導体集積回路であって、電源電圧の立ち上がりを検出して第１のリセット信号を所定の期間活性化するパワーオンリセット回路と、外部から供給されるタイミングパルスに同期して、テストモードにおいて活性化される信号をラッチすることにより、第２のリセット信号を活性化するラッチ回路と、タイミングパルスに基づいてラッチ回路をリセットすることにより、第２のリセット信号を非活性化するラッチ解除手段と、第１のリセット信号と第２のリセット信号との論理和を求めることにより、内部回路に供給すべきリセット信号を生成する論理回路とを具備する。

また、本発明の第２の観点に係る半導体集積回路は、電源投入時に初期設定が必要となる複数系統の内部回路を有する半導体集積回路であって、複数系統の内部回路に対応して、外部から供給される個別のタイミングパルスに基づいてそれぞれ動作する複数の上記ラッチ回路と、複数の上記ラッチ解除手段と、複数の上記論理回路とを具備する。

以上において、ラッチ回路が、テストモードにおいて活性化される信号が入力されるデータ入力端子と、外部から供給されるタイミングパルスが入力されるクロック信号入力端子と、第２のリセット信号を出力する出力端子と、ラッチ回路をリセットするために用いられるリセット端子とを有するＤフリップフロップを含むようにしても良い。

また、ラッチ解除手段が、外部から供給されるタイミングパルスを遅延させる遅延回路と、タイミングパルス及び遅延回路によって遅延されたタイミングパルスに基づいてタイミングパルスの立下りエッジを検出し、タイミングパルスの立下りエッジに同期してラッチ回路をリセットするための信号を生成する論理回路とを含むようにしても良い。

本発明によれば、パワーオンリセット回路によって生成された第１のリセット信号と、外部から供給されるタイミングパルスに同期して生成された第２のリセット信号との論理和を求めることにより、初期設定のためのリセット信号を生成するので、テストモードにおいて電源電圧が継続して印加されていても、電源投入時と同様に内部回路の初期設定を可能として、半導体集積回路のファンクションテストに要する時間を短縮することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の一部の構成を示すブロック図である。本実施形態に係る半導体集積回路は、電源投入時に初期設定が必要となる内部回路（例えば、各種制御回路４０）を有しており、そのような内部回路が規格通りに動作するか否かをチェックするためにファンクションテストが行われる。

図１に示すように、半導体集積回路１００は、電源電圧の立ち上がりを検出してパワーオンリセット信号を所定の期間ローレベルに活性化するパワーオンリセット回路１０と、パワーオンリセット回路１０から出力される負論理のパワーオンリセット信号を反転して正論理のパワーオンリセット信号とするインバータ１１と、内部回路に供給すべき初期設定リセット信号を生成するリセット制御回路２０と、テストモードにおいて用いられるテスト用データを保持する（書き込む）ためのテスト用レジスタ３０と、通常モードにおいては設定されたデータに基づいて動作し、テストモードにおいてはテスト用レジスタ３０に保持されているテスト用データに基づいて動作する各種制御回路４０とを内蔵している。

リセット制御回路２０は、書き込み許可信号に含まれているタイミングパルスに同期して、テストモード信号をラッチすることにより、テストリセット信号を活性化するラッチ回路２１と、該タイミングパルスに基づいてラッチ回路２１をリセットすることにより、テストリセット信号を非活性化するラッチ解除手段２２と、パワーオンリセット信号とテストリセット信号との論理和を求めることにより、内部回路に供給すべき初期設定リセット信号を生成する論理回路（ＯＲ回路）２３とを含んでいる。

ここで、テストモード信号は、テストモードにおいて活性化される信号であり、書き込み許可信号は、テストモードにおけるリセットのタイミングを与える信号である。これらの信号は、それぞれ独立したパッドを介して、あるいは、シリアルインタフェースを介して、外部から供給される。

ラッチ回路２１は、テストモード信号が入力されるデータ入力端子Ｄと、書き込み許可信号に含まれているタイミングパルスが入力されるクロック信号入力端子Ｃと、テストリセット信号を出力する出力端子Ｑと、出力信号をリセットするために用いられるリセット端子Ｒとを有するＤフリップフロップによって構成される。

また、ラッチ解除手段２２は、書き込み許可信号に含まれているタイミングパルスを遅延させる遅延回路１と、遅延されたタイミングパルスを反転させるインバータ２と、該タイミングパルス及び遅延回路１によって遅延されたタイミングパルスに基づいて該タイミングパルスの立下りエッジを検出し、該タイミングパルスの立下りエッジに同期してラッチ回路２１をリセットするためのラッチ解除信号を生成する論理回路（ＮＯＲ回路）３及び４とを含んでいる。なお、ＮＯＲ回路４にはパワーオンリセット信号が供給されているので、パワーオンリセット信号がハイレベルに活性化されている間は、ラッチ回路２１がリセットされる。

図２は、図１に示す半導体集積回路の動作を示すタイミングチャートである。
半導体集積回路１００に電源を投入すると、パワーオンリセット回路１０及びインバータ１１は、電源電圧の立ち上がりを検出してパワーオンリセット信号を所定の期間ハイレベルに活性化する。ＯＲ回路２３は、パワーオンリセット信号に基づいて、初期設定リセット信号を所定の期間ハイレベルに活性化する。これにより、半導体集積回路１００の内部回路において、電源投入時のリセットが行われる。

次に、半導体集積回路１００のファンクションテストにおいて、テストモード信号がハイレベルに活性化される。これにより、半導体集積回路１００は、通常モードからテストモードに移行する。その後、書き込み許可信号において、リセットのタイミングを規定するタイミングパルスが与えられる。ラッチ回路２１は、タイミングパルスに同期してハイレベルのテストモード信号をラッチし、出力信号（テストリセット信号）を活性化する。ＯＲ回路２３は、テストリセット信号に基づいて、初期設定リセット信号をハイレベルに活性化する。これにより、半導体集積回路１００の内部回路において、電源投入時と同様のリセットが行われる。

一方、書き込み許可信号に含まれているタイミングパルスは、ラッチ解除手段２２の遅延回路１にも入力される。遅延回路１において遅延されたタイミングパルスは、インバータ２によって反転された後、ＮＯＲ回路３に入力される（遅延＋反転信号）。ＮＯＲ回路３は、タイミングパルスと遅延＋反転信号との論理和を求め、その論理和を反転してレジスタ自動復帰信号として出力する。ＮＯＲ回路４は、パワーオンリセット信号とレジスタ自動復帰信号との論理和を求め、その論理和を反転してラッチ解除信号として出力する。

ラッチ回路２１は、ラッチ解除信号がローレベルになるとリセットされ、出力信号（テストリセット信号）をローレベルに非活性化する。ＯＲ回路２３は、テストリセット信号に基づいて、初期設定リセット信号をローレベルに非活性化する。これにより、半導体集積回路１００の内部回路において、初期設定のためのリセット状態が解除されるようになっている。このように、リセット制御回路２０において、自動的にリセット状態を解除するためのラッチ解除手段２２が設けられているので、リセット状態を解除するための信号を別途入力する必要がなく、テストパターンの簡素化とテスト時間の短縮が実現される。

次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る半導体集積回路の一部の構成を示すブロック図である。本実施形態に係る半導体集積回路は、電源投入時に初期設定が必要となる複数系統の内部回路（例えば、各種制御回路４０）を有しており、そのような内部回路が規格通りに動作するか否かをチェックするためにファンクションテストが行われる。

図３に示すように、半導体集積回路２００は、電源電圧の立ち上がりを検出してパワーオンリセット信号を所定の期間ローレベルに活性化するパワーオンリセット回路１０と、パワーオンリセット回路１０から出力される負論理のパワーオンリセット信号を反転して正論理のパワーオンリセット信号とするインバータ１１と、複数系統のテスト用レジスタ３０及び各種制御回路４０とを内蔵している。

さらに、複数系統のテスト用レジスタ３０及び各種制御回路４０に対応して、外部から供給される個別の書き込み許可信号Ａ１、Ａ２、Ａ３、・・・に含まれているタイミングパルスに基づいてそれぞれ動作する複数のリセット制御回路２０が設けられており、これらのリセット制御回路２０は、初期設定リセット信号Ｂ１、Ｂ２、Ｂ３、・・・をそれぞれ生成して、対応するテスト用レジスタ３０及び各種制御回路４０に供給する。各々のリセット制御回路２０は、図１に示すように、ラッチ回路２１と、ラッチ解除手段２２と、論理回路（ＯＲ回路）２３とを含んでいる。

半導体集積回路２００に電源が投入されることにより、半導体集積回路２００内の複数系統のテスト用レジスタ３０及び各種制御回路４０がリセットされる。また、ファンクションテストの際には、テストモード信号が活性化された後に、書き込み許可信号Ａ１、Ａ２、Ａ３、・・・のいずれかにおいてリセットのタイミングを規定するタイミングパルスを与えることにより、半導体集積回路２００内の所望の系統の内部回路において、電源投入時と同様のリセットが行われる。なお、リセットされない内部回路においては、テスト用レジスタに保持されている以前のデータを使用することができる。

このように、本実施形態によれば、半導体集積回路に電源を投入したままで、所望の系統の内部回路のみをリセットして検査したり、書き込み許可信号Ａ１、Ａ２、Ａ３、・・・を順次選択することにより、複数系統の内部回路の検査を連続して行うことができるので、半導体集積回路の検査に要する時間を大幅に短縮することが可能である。

本発明の第１の実施形態に係る半導体集積回路の一部を示すブロック図。 図１に示す半導体集積回路の動作を示すタイミングチャート。 本発明の第２の実施形態に係る半導体集積回路の一部を示すブロック図。

符号の説明

１ 遅延回路、 ２ インバータ、 ３、４ ＮＯＲ回路、 １０ パワーオンリセット回路、 １１ インバータ、 ２０ リセット制御回路、 ２１ ラッチ回路、 ２２ ラッチ解除手段、 ２３ ＯＲ回路、 ３０ テスト用レジスタ、 ４０ 各種制御回路、 １００、２００ 半導体集積回路

Claims (4)

1. 電源投入時に初期設定が必要となる内部回路を有する半導体集積回路であって、
   電源電圧の立ち上がりを検出して第１のリセット信号を所定の期間活性化するパワーオンリセット回路と、
   外部から供給されるタイミングパルスに同期して、テストモードにおいて活性化される信号をラッチすることにより、第２のリセット信号を活性化するラッチ回路と、
   前記タイミングパルスに基づいて前記ラッチ回路をリセットすることにより、第２のリセット信号を非活性化するラッチ解除手段と、
   第１のリセット信号と第２のリセット信号との論理和を求めることにより、前記内部回路に供給すべきリセット信号を生成する論理回路と、
   を具備する半導体集積回路。
2. 電源投入時に初期設定が必要となる複数系統の内部回路を有する半導体集積回路であって、
   前記複数系統の内部回路に対応して、外部から供給される個別のタイミングパルスに基づいてそれぞれ動作する複数の前記ラッチ回路と、複数の前記ラッチ解除手段と、複数の前記論理回路とを具備する、請求項１記載の半導体集積回路。
3. 前記ラッチ回路が、テストモードにおいて活性化される信号が入力されるデータ入力端子と、外部から供給されるタイミングパルスが入力されるクロック信号入力端子と、第２のリセット信号を出力する出力端子と、前記ラッチ回路をリセットするために用いられるリセット端子とを有するＤフリップフロップを含む、請求項１又は２記載の半導体集積回路。
4. 前記ラッチ解除手段が、外部から供給されるタイミングパルスを遅延させる遅延回路と、前記タイミングパルス及び前記遅延回路によって遅延されたタイミングパルスに基づいて前記タイミングパルスの立下りエッジを検出し、前記タイミングパルスの立下りエッジに同期して前記ラッチ回路をリセットするための信号を生成する論理回路とを含む、請求項１〜３のいずれか１項記載の半導体集積回路。

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