JP6191124B2

JP6191124B2 - 半導体集積回路

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Publication number: JP6191124B2
Application number: JP2012246547A
Authority: JP
Inventors: 祐介松本
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2012-11-08
Filing date: 2012-11-08
Publication date: 2017-09-06
Anticipated expiration: 2032-11-08
Also published as: JP2014095598A; US20140129889A1; US9256504B2

Description

本発明は、試験回路を有する半導体集積回路に関する。

自動車や医療装置などの製品に搭載されるＬＳＩ（Large Scale Integration）などの半導体集積回路は、故障検出を行い、重大な事故を招く前に、システムによって事故の発生を防ぐことが求められている。システムを構成する要素や搭載される部品が故障した際のリスクを低減させるための機能を実装して安全性を高める考え方は、機能安全と呼ばれる。

一般的なＬＳＩのテスト方法は、ＬＳＩテスタを使用してＬＳＩにテストパターンを入力し、その出力値をＬＳＩテスタに取り込んで期待値と比較することで、故障の有無の判定を行う。ＬＳＩのテスト容易化設計（ＤＦＴ：Design for Test）技術の一つとしてＢＩＳＴ（Built in Self-Test）がある。ＢＩＳＴは、テストパターンを生成するテストパターン生成回路、及び出力値と期待値を比較する期待値比較回路を予めＬＳＩの内部に持たせてＬＳＩの試験を行うことで、ＬＳＩ単体で故障の有無を判定することが可能である。ＢＩＳＴ回路を使用したＬＳＩの試験は、一般的にはＬＳＩの出荷時に実施される。

図７は、ＢＩＳＴ回路の構成例を示す図である。ＢＩＳＴ回路を有するＬＳＩ１００は、試験対象となる回路（テスト対象回路）１０１、テストパターン生成回路（ＴＰＧ：Test Pattern Generator）１０２、期待値比較回路１０３、及びマルチプレクサ１０４を有する。テスト対象回路１０１には、テストモード切り替え制御部１０５からのモード信号ＴＭＤによって制御されるマルチプレクサ１０４を介して、通常入力ＳＩＮ又はテスト入力ＴＩＮが入力される。通常動作時には、通常入力ＳＩＮがテスト対象回路１０１に入力され、テスト動作時には、テストパターン生成回路１０２により生成されたテストパターンであるテスト入力ＴＩＮがテスト対象回路１０１に入力される。テスト対象回路１０１は、処理結果である出力値を通常出力ＳＯＵＴとして出力する。また、テスト動作時には、期待値比較回路１０３が、テスト対象回路１０１の出力値と期待値とを比較して故障の有無を判定し、判定結果をテスト出力（合否判定）ＴＯＵＴとして出力する。

また、インタフェース部からメモリ回路に向けた出力信号を受けて期待値信号を生成する期待値生成回路と、インタフェース部の出力信号と期待値信号を比較して一致又は不一致の判定を行う比較判定回路とを有し、メモリＬＳＩのインタフェース部のテストを行うことが可能なＢＩＳＴ回路が提案されている（例えば、特許文献１参照）。

特開２００５−３３９６７５号公報

従来のＢＩＳＴ回路は、ＬＳＩの出荷時や試験対象回路がスリープモードなどの非動作状態であるときにＬＳＩの試験を行うことを想定した回路であり、ＬＳＩの実動作中に試験を行うことを想定していない。機能安全の観点からは、ＬＳＩが製品やシステムに組み込まれた後の実動作中においても、ＢＩＳＴ回路を使用して試験を行えることが望ましい。また、ＬＳＩにおいて信頼性が求められる論理回路の一つに、制御機能を司る重要な構成要素である有限ステートマシン（ＦＳＭ：Finite State Machine）がある。

本発明の目的は、実動作中にＢＩＳＴ回路を使用したステートマシンの試験を行うことを可能にする半導体集積回路を提供することにある。

半導体集積回路の一態様は、ステートマシンと、ステートマシンの試験を行う試験回路と、ステートマシンの状態が第１のステートであるか否かを監視する監視回路と、第１のステートから第２のステートへの遷移を要求する遷移要求信号を検出する検出回路とを有する。ステートマシンは、現在の状態を記憶する状態記憶回路と、状態記憶回路の出力と外部入力とから次の状態を生成する状態生成回路と、状態記憶回路の出力をデコードして状態出力を出力する状態抽出回路と、第１のステートを示す情報を保持する第１の保持回路と、第２のステートを示す情報を保持する第２の保持回路と、試験回路がステートマシンの試験を実施していないときには外部からの制御入力を選択し、試験回路がステートマシンの試験を実施しているときには試験回路からの試験入力を選択して、外部入力として状態生成回路に出力する第１のマルチプレクサと、試験回路がステートマシンの試験を実施していないときには状態抽出回路の出力を選択し、試験回路がステートマシンの試験を実施しているときには第１の保持回路に保持された情報を選択して、ステートマシンの状態出力として出力する第２のマルチプレクサと、試験回路がステートマシンの試験を実施しているときに検出回路が遷移要求信号を検出すると、第２の保持回路に保持された情報を選択し、それ以外は状態生成回路の出力を選択して、状態記憶回路に出力する第３のマルチプレクサとを有する。また、試験回路がステートマシンの試験を実施していないときに監視回路がステートマシンの状態を第１のステートであると判定すると、試験回路がステートマシンの試験を実施し、ステートマシンの試験の実施中は、ステートマシンは、ステートマシンの状態にかかわらず、第１の保持回路に保持された第１のステートを示す情報をステートマシンの状態出力として外部に出力し、試験回路がステートマシンの試験を実施しているときに検出回路が遷移要求信号を検出すると、試験回路は、ステートマシンの試験を停止し、ステートマシンは、状態生成回路が生成する次の状態に変えて、第２の保持回路に保持された情報を基に第２のステートを次の状態とする。

開示の半導体集積回路は、ステートマシンの状態が第１のステートに遷移すると、第１のステートを示す情報を状態出力として出力しつつ、試験回路によるステートマシンの試験を実施するので、実動作中に、外部に影響を及ぼすことなく試験を行うことができる。

本発明の実施形態における半導体集積回路を有するＬＳＩチップの一例を示す図である。本実施形態における半導体集積回路の構成例を示す図である。本実施形態における半導体集積回路の動作例を示すタイミングチャートである。本実施形態における半導体集積回路の通常動作を説明するための図である。本実施形態における半導体集積回路のテスト動作を説明するための図である。本実施形態における半導体集積回路のテストモードから通常動作モードへの移行動作を説明するための図である。ＢＩＳＴ回路の構成例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の一実施形態における半導体集積回路を有するＬＳＩチップの構成例を示すブロック図である。ＬＳＩチップ１０は、例えばＣＰＵ（Central Processing Unit）１１−１、ＤＭＡＣ（Direct Memory Access Controller）１１−２、及び周辺機能ブロック１１−３等を有し、それらがバスＢＵＳを介して互いに通信可能に接続されている。ＣＰＵ１１−１、ＤＭＡＣ１１−２、周辺機能ブロック１１−３は、本実施形態における半導体集積回路の一例である。なお、図１においては、ＣＰＵ１１−１、ＤＭＡＣ１１−２、及び周辺機能ブロック１１−３の３つの回路をＬＳＩチップ１０が有する例を示しているが、これに限定されるものではなく、他の回路を１つあるいは複数有していても良い。

ＣＰＵ１１−１は、プログラムを読み出して実行することでＬＳＩチップ１０が有する各機能部を制御する。ＤＭＡＣ１１−２は、ＣＰＵ１１−１を介さずにＬＳＩチップ１０が有する機能部間でデータ転送を行うＤＭＡ転送に係る通信制御を行う。周辺機能ブロック１１−３は、所定の機能処理を行う。ＣＰＵ１１−１、ＤＭＡＣ１１−２、周辺機能ブロック１１−３の各々は、デジタル回路のロジック部１２を有する。ロジック部１２は、有限ステートマシン（ＦＳＭ：Finite State Machine）１３、及びその試験（故障検出）を行うための組み込みの試験回路であるＢＩＳＴ（Built in Self-Test）回路を有する。

図２は、本実施形態における半導体集積回路の構成例を示す図である。図２には、本実施形態における半導体集積回路のロジック部１２が有する機能部のうち、有限ステートマシン（ＦＳＭ）１３及びその試験（故障検出）の実施に係る機能部を図示している。なお、図示していないが、ロジック部１２は、半導体集積回路において実行可能な他の処理に係る機能部も有している。

ロジック部１２は、有限ステートマシン１３、期待値比較回路１７、テストパターン生成回路（ＴＰＧ：Test Pattern Generator）２０、状態監視回路２１、及び遷移要求検出回路２２を有する。また、有限ステートマシン１３は、状態生成回路１４、状態記憶フリップフロップ１５、状態抽出回路１６、状態情報保持回路１８、１９、及びマルチプレクサＭＸＡ、ＭＸＢ、ＭＸＣを有する。

状態生成回路１４は、状態記憶フリップフロップ１５の出力ＱＡとマルチプレクサＭＸＡからの外部入力とにより、ステートマシンが次に遷移すべき状態を生成する。マルチプレクサＭＸＡは、通常動作モード時には“０”（ローレベル）とされ、テストモード時には“１”（ハイレベル）とされる信号ＳＡが選択信号として入力され、信号ＳＡに従って制御入力ＣＴＬＩ又はテスト入力ＴＳＴＩを外部入力として出力する。

すなわち、マルチプレクサＭＸＡは、信号ＳＡに従って、通常動作モード時には制御入力ＣＴＬＩを外部入力として出力し、テストモード時にはテスト入力ＴＳＴＩを外部入力として出力する。したがって、状態生成回路１４は、通常動作モード時には状態記憶フリップフロップ１５の出力ＱＡと制御入力ＣＴＬＩとから次に遷移すべき状態を生成し、テストモード時には状態記憶フリップフロップ１５の出力ＱＡとテスト入力ＴＳＴＩとから次に遷移すべき状態を生成する。ここで、制御入力ＣＴＬＩは、周辺回路から要求として出力される信号であり、テスト入力ＴＳＴＩは、テストパターン生成回路２０により生成されるテストパターンである。

状態記憶フリップフロップ１５は、現在のステートマシンの状態を記憶する。状態記憶フリップフロップ１５には、マルチプレクサＭＸＢを介して、状態生成回路１４の出力値又は状態情報保持回路１９に保持されている値が入力される。マルチプレクサＭＸＢは、テストモードから通常動作モードへの復帰時に“１”（ハイレベル）とされる信号ＳＢが選択信号として入力され、信号ＳＢに従って状態生成回路１４の出力値又は状態情報保持回路１９に保持されている値を出力する。つまり、テストモードから通常動作モードへの復帰時において状態情報保持回路１９に保持されている値が状態記憶フリップフロップ１５に入力され、それ以外においては状態生成回路１４の出力値が状態記憶フリップフロップ１５に入力される。

状態抽出回路１６は、状態記憶フリップフロップ１５の出力ＱＡをデコードして状態を示す信号を出力する。状態抽出回路１６の出力信号は、マルチプレクサＭＸＣ及び期待値比較回路１７に入力される。マルチプレクサＭＸＣは、信号ＳＡが選択信号として入力され、信号ＳＡに従って状態抽出回路１６の出力信号又は状態情報保持回路１８に保持されている信号を状態出力ＳＴＯとして出力する。すなわち、マルチプレクサＭＸＣは、通常動作モード時には状態抽出回路１６の出力信号を状態出力ＳＴＯとして出力し、テストモード時には状態情報保持回路１８に保持されている信号を状態出力ＳＴＯとして出力する。

期待値比較回路１７は、状態抽出回路１６の出力値（出力信号）と期待値とを比較して故障の有無を判定し、判定結果をテスト出力（合否判定）ＴＳＴＯとして出力する。テスト出力（合否判定）ＴＳＴＯは、例えば故障が検出された場合に故障検出を示すフラグが立てられる。テストパターン生成回路２０は、あるプログラムされた一連のテストパターンを生成して出力する。期待値比較回路１７及びテストパターン生成回路２０は、信号ＳＡによって動作が制御され、信号ＳＡが“１”である、すなわちテストモードであるときに動作し、通常動作モード時には動作を停止している。

状態監視回路２１は、状態記憶フリップフロップ１５の出力ＱＡ、すなわち現在のステートマシンの状態（ステート）が、第１のステート、例えば、特定のステートであるか否かを監視する。この特定のステートを示す信号が、状態情報保持回路１８に保持されている。状態監視回路２１は、通常動作モード時において、現在のステートマシンの状態が特定のステートでない場合には、出力する信号ＳＡを“０”にする。そして、状態監視回路２１は、通常動作モード時において、現在のステートマシンの状態が特定のステートになると、出力する信号ＳＡを“０”から“１”にアサートして、遷移要求検出回路２２からの信号ＳＢが“１”とされるまで信号ＳＡを“１”に維持する。なお、状態監視回路２１は、信号ＳＡが“１”であるテストモード時においては、現在のステートマシンの状態についての監視動作は行わない。

遷移要求検出回路２２は、状態監視回路２１からの信号ＳＡが“１”である、すなわちテストモード時に動作し、通常動作モード時には動作を停止している。遷移要求検出回路２２は、テストモード中に、前述した特定のステートから第２のステート、例えば、次のステートへの遷移を要求する遷移要求信号が制御入力ＣＴＬＩにより入力されたか否かを検出する。ここで、特定のステートから遷移する次のステートは、予め決まっており、この特定のステートから遷移する次のステートを示す値が状態情報保持回路１９に保持されている。遷移要求検出回路２２は、テストモード中に、特定のステートから次のステートへの遷移要求信号を検出したときに、出力する信号ＳＢを“１”にする。

次に、本実施形態における半導体集積回路の動作について説明する。図３は、図２に示した半導体集積回路の動作例を示すタイミングチャートである。なお、以下では一例としてテストモードに入る特定のステートをアイドル（ＩＤＬＥ）ステートとする。通常動作モードにおいて、ステートマシンの状態がＩＤＬＥステートになるとテストモードに移行し、テストモードにおいてＩＤＬＥステートから次のステートへの遷移要求信号を制御入力ＣＴＬＩにより受けると通常動作モードに復帰する。なお、テストモードに入る特定のステートは、ＩＤＬＥステートに限定されるものではなく、低消費電力ステートなどであっても良く、頻繁に状態が変わらないようなステートであれば良く任意である。

通常動作モードであり、かつ現在のステートマシンの状態がＩＤＬＥステートでないとき（例えば、時刻Ｔ１１、Ｔ１２）、状態監視回路２１からの信号ＳＡは“０”であり、遷移要求検出回路２２からの信号ＳＢは“０”である。このとき、図４に示すように、マルチプレクサＭＸＡにより、制御入力ＣＴＬＩが選択されて外部入力として状態生成回路１４に入力され、マルチプレクサＭＸＣにより、状態抽出回路１６の出力信号が選択されて状態出力ＳＴＯとして出力される。また、マルチプレクサＭＸＢにより、状態生成回路１４の出力値が選択されて状態記憶フリップフロップ１５に入力される。

したがって、状態生成回路１４は、制御入力ＣＴＬＩと現在のステートマシンの状態を示す状態記憶フリップフロップ１５の出力ＱＡとから次に遷移すべき状態を生成する。そして、状態記憶フリップフロップ１５が状態生成回路１４の出力値を記憶し、状態抽出回路１６が状態記憶フリップフロップ１５の出力ＱＡをデコードして状態を示す信号を出力し、その信号が状態出力ＳＴＯとして出力される。すなわち、有限ステートマシン１３は、通常の動作を行う。なお、このとき、テストパターン生成回路２０、期待値比較回路１７、及び遷移要求検出回路２２は、動作を停止している。また、状態監視回路２１は、状態記憶フリップフロップ１５の出力ＱＡにより現在のステートマシンの状態がＩＤＬＥステートであるか否かの監視を行っている。

図３の時刻Ｔ１３に示すように、通常動作モードにおいてＩＤＬＥステートへの遷移を要求する制御入力ＣＴＬＩが入力されると、時刻Ｔ１３におけるクロックＣＬＫの立ち上がりで、ステートマシンの状態がＩＤＬＥステートに遷移する。状態監視回路２１は、状態記憶フリップフロップ１５の出力ＱＡにより現在のステートマシンの状態がＩＤＬＥステートであると判定すると、出力する信号ＳＡを“１”にアサートする。なお、遷移要求検出回路２２からの信号ＳＢは“０”である。

状態監視回路２１からの出力信号ＳＡが“１”とされることで、通常動作モードからテストモードに移行して、テストパターン生成回路２０、期待値比較回路１７、及び遷移要求検出回路２２は、それぞれの動作を行う。また、出力信号ＳＡが“１”とされることにより、図５に示すように、マルチプレクサＭＸＡにより、テストパターン生成回路２０で生成されたテストパターンであるテスト入力ＴＳＴＩが選択されて外部入力として状態生成回路１４に入力される。また、マルチプレクサＭＸＣにより、状態情報保持回路１８に保持されている、特定のステートとしてのＩＤＬＥステートを示す信号が選択されて状態出力ＳＴＯとして出力される。

したがって、テストパターンであるテスト入力ＴＳＴＩと状態記憶フリップフロップ１５の出力ＱＡとから次に遷移すべき状態を状態生成回路１４が生成し、状態生成回路１４の出力値を状態記憶フリップフロップ１５が記憶する。また、状態抽出回路１６は、状態記憶フリップフロップ１５の出力ＱＡをデコードして得られた状態を示す信号を期待値比較回路１７に出力する。そして、期待値比較回路１７が、テスト入力ＴＳＴＩのテストパターンに応じた状態抽出回路１６の出力値（出力信号）と期待値とを比較することで故障の有無を判定する。このようにして、ＢＩＳＴ回路による有限ステートマシン１３の試験（故障検出）を実施する（時刻Ｔ１３、Ｔ１４、Ｔ１５、Ｔ２１、Ｔ２２）。また、このとき、マルチプレクサＭＸＣにより、ＩＤＬＥステートを示す信号が状態出力ＳＴＯとして外部に出力され続けているので、有限ステートマシン１３にて試験（故障検出）を実施していても、周辺回路等の外部に影響を及ぼすことがない。

なお、状態監視回路２１からの出力信号ＳＡが“１”とされ、テストモードに入ると、制御入力ＣＴＬＩによるＩＤＬＥステートから次のステートへの遷移要求を検出できるよう遷移要求検出回路２２は有効にされ、制御入力ＣＴＬＩによる遷移要求の検出を行う。また、テストモードに入ると、状態監視回路２１は、テスト動作中のＩＤＬＥステートを検出しないよう遷移要求検出回路２２からの信号ＳＢが“１”とされるまで監視動作を行わない。

図３の時刻Ｔ２２〜Ｔ２３に示すように、テストモードにおいてＩＤＬＥステートから次のステートへの遷移を要求する制御入力ＣＴＬＩが入力されると、遷移要求検出回路２２が、この遷移要求信号を検出して、出力する信号ＳＢを“１”にアサートする。これにより、図６に示すように、マルチプレクサＭＸＢにより、状態情報保持回路１９に保持されている次のステートを示す値が選択されて状態記憶フリップフロップ１５に出力される。

そして、時刻Ｔ２３におけるクロックＣＬＫの立ち上がりで、状態情報保持回路１９に保持されている次のステートを示す値が状態記憶フリップフロップ１５に記憶され、その出力ＱＡがＩＤＬＥステートの次のステートを示す値になる。状態記憶フリップフロップ１５の出力ＱＡにより示される現在のステートマシンの状態がＩＤＬＥステートではなくなるため、状態監視回路２１からの出力信号ＳＡが“０”になる。したがって、マルチプレクサＭＸＡにより、制御入力ＣＴＬＩが選択されて外部入力として状態生成回路１４に入力され、マルチプレクサＭＸＣにより、状態抽出回路１６の出力信号が選択されて状態出力ＳＴＯとして出力されるように切り替わる。また、テストパターン生成回路２０、期待値比較回路１７、及び遷移要求検出回路２２は、動作を停止する。

このようにして、テストモードから通常動作モードに復帰し、有限ステートマシン１３は、通常の動作を行う（時刻Ｔ２４、Ｔ２５）。また、遷移要求信号を検出した次のクロックＣＬＫの立ち上がりで、状態情報保持回路１９に保持されている次のステートを示す値を状態記憶フリップフロップ１５に記憶し、テストモードから通常動作モードへ速やかに復帰するので、通常の動作を阻害することなく、ＢＩＳＴ回路によるステートマシンの試験（故障検出）を行うことができる。

本実施形態によれば、実動作中に、有限ステートマシン１３の状態が特定のステートに遷移すると、テストモードに移行してＢＩＳＴ回路によるステートマシンの試験（故障検出）を行うことができる。テストモード中は、状態情報保持回路１８に保持されている特定のステートを示す信号を状態出力ＳＴＯとして外部に出力し続けるので、周辺回路等の外部に影響を及ぼすことなく、有限ステートマシン１３の試験（故障検出）を実施することができる。また、特定のステートから次のステートへの遷移要求信号を検出した次のクロックの立ち上がりで、状態情報保持回路１９に保持されている次のステートを示す値を状態記憶フリップフロップ１５に記憶する。このようにしたことにより、テストモードから通常動作モードへ速やかに復帰でき、通常の動作を阻害することなく、有限ステートマシン１３の試験（故障検出）を行うことができる。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

１２ロジック部
１３有限ステートマシン（ＦＳＭ）
１４状態生成回路
１５状態記憶フリップフロップ
１６状態抽出回路
１７期待値比較回路
１８状態情報保持回路
２０テストパターン生成回路
２１状態監視回路
２２遷移要求検出回路
ＭＸＡ、ＭＸＢ、ＭＸＣマルチプレクサ

Claims

現在の状態と外部入力とから次の状態を生成するとともに、状態を示す状態出力を外部に出力するステートマシンと、
前記ステートマシンの試験を行う試験回路と、
前記ステートマシンの状態が第１のステートであるか否かを監視する監視回路と、
前記第１のステートから第２のステートへの前記ステートマシンの状態の遷移を要求する遷移要求信号を検出する検出回路とを有し、
前記ステートマシンは、
前記現在の状態を記憶する状態記憶回路と、
前記状態記憶回路の出力と前記外部入力とから次の状態を生成する状態生成回路と、
前記状態記憶回路の出力をデコードして前記状態出力を出力する状態抽出回路と、
前記第１のステートを示す情報を保持する第１の保持回路と、
前記第２のステートを示す情報を保持する第２の保持回路と、
前記試験回路が前記ステートマシンの試験を実施していないときには外部からの制御入力を選択し、前記試験回路が前記ステートマシンの試験を実施しているときには前記試験回路からの試験入力を選択して、前記外部入力として前記状態生成回路に出力する第１のマルチプレクサと、
前記試験回路が前記ステートマシンの試験を実施していないときには前記状態抽出回路の出力を選択し、前記試験回路が前記ステートマシンの試験を実施しているときには前記第１の保持回路に保持された情報を選択して、前記ステートマシンの状態出力として出力する第２のマルチプレクサと、
前記試験回路が前記ステートマシンの試験を実施しているときに前記検出回路が前記遷移要求信号を検出すると、前記第２の保持回路に保持された情報を選択し、それ以外は前記状態生成回路の出力を選択して、前記状態記憶回路に出力する第３のマルチプレクサとを有し、
前記試験回路が前記ステートマシンの試験を実施していないときに前記監視回路が前記ステートマシンの状態を前記第１のステートであると判定すると、前記試験回路が前記ステートマシンの試験を実施し、
前記ステートマシンの試験の実施中は、前記ステートマシンは、前記ステートマシンの状態にかかわらず、前記第１の保持回路に保持された前記第１のステートを示す情報を前記ステートマシンの状態出力として外部に出力し、
前記試験回路が前記ステートマシンの試験を実施しているときに前記検出回路が前記遷移要求信号を検出すると、前記試験回路は、前記ステートマシンの試験を停止し、前記ステートマシンは、前記状態生成回路が生成する次の状態に変えて、前記第２の保持回路に保持された情報を基に前記第２のステートを次の状態とすることを特徴とする半導体集積回路。
前記試験回路は、
テストパターンを生成する生成回路と、
前記ステートマシンの出力値と期待値とを比較する比較回路とを有し、
前記試験回路が前記ステートマシンの試験を実施していないときに前記監視回路が前記ステートマシンの状態を前記第１のステートであると判定すると、前記生成回路は、生成した前記テストパターンを前記ステートマシンに入力し、前記比較回路は、入力された前記テストパターンに応じた前記ステートマシンの出力値と、前記期待値とを比較することを特徴とする請求項１記載の半導体集積回路。
前記監視回路は、前記ステートマシンの状態を前記第１のステートであると判定すると、前記検出回路が遷移要求信号を検出するまで前記ステートマシンの状態についての監視動作を停止することを特徴とする請求項１又は２記載の半導体集積回路。
前記検出回路は、前記試験回路が前記ステートマシンの試験を実施していないときに前記監視回路が前記ステートマシンの状態を前記第１のステートであると判定すると動作を開始することを特徴とする請求項１〜３の何れか１項に記載の半導体集積回路。