KR101026244B1 - 동작 모드를 스위칭할 수 있는 반도체 장치 및 이에 대한 동작 모드 세팅 방법 - Google Patents

Abstract

본발명에 따른 반도체 장치는 다음을 포함한다: 제 1 내부 단자; 제 2 내부 단자; 상기 제 2 내부 단자에 접속되어, 상기 제 2 내부 단자가 제 1 기준 전위에 전기적으로 접속된 상태와, 상기 제 2 내부 단자가 상기 제 1 기준 전위에 전기적으로 접속되지 않은 상태 사이를 스위칭하는 제 1 스위칭 회로; 상기 제 2 내부 단자에 접속되어, 상기 제 2 내부 단자가 제 2 기준 전위에 전기적으로 접속된 상태와, 상기 제 2 내부 단자가 상기 제 2 기준 전위에 전기적으로 접속되지 않은 상태 사이를 스위칭하는 제 2 스위칭 회로; 및 상기 제 1 내부 단자의 전위를 상기 제 2 내부 단자의 전위와 비교하기 위해 상기 제 1 내부 단자와 상기 제 2 내부 단자에 접속되는 비교기, 여기서 제 1 내부 단자의 전위에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 배타적으로 동작함. 상기한 그러한 구조에서, 제 2 내부 단자가 외부 단자에 결합되지 않을 때, 상기 제 2 내부 단자는 상기 제 1 내부 단자로의 신호 입력의 논리 레벨에 따라 풀-업(pull up) 또는 풀-다운(pull down)된다. 따라서, 외부 단자와 제 2 내부 단자(모드 패드) 사이의 접속 상태는 제 1 내부 단자로의 신호 입력의 논리 레벨(H 레벨/L 레벨)과 무관하게 검출될 수 있다.

반도체 장치, 동작 모드 세팅 방법

Description

동작 모드를 스위칭할 수 있는 반도체 장치 및 이에 대한 동작 모드 세팅 방법{SEMICONDUCTOR DEVICE CAPABLE OF SWITCHING OPERATION MODES AND OPERATION MODE SETTING METHOD THEREFOR}

본발명은 반도체 장치 및 이 반도체 장치에 대한 동작 모드 세팅 방법에 관한 것이다. 보다 상세하게는, 본발명은 결합(bonding)의 존재 또는 부재에 기초하여 동작 모드를 스위칭하는 반도체 장치 및 그러한 반도체 장치에 대한 동작 모드 세팅 방법에 관한 것이다.

미리 기판(칩) 상에 서로 다른 기능을 수행하기 위한 회로를 형성하고, 반도체 장치 내로의 어셈블리에 의해 사용자(고객) 요청을 만족시키는 특정 기능을 선택하고, 상기 선택된 기능을 갖는 회로를 활성화시킴으로써 반도체 장치를 커스터마이징하는 것이 통상의 실무이다. 이에 의해, 범용 칩을 제조함으로써 총 제조비용을 감소시키면서 고객의 개별 요청을 수행하는 반도체 장치를 제조할 수 있다.

미국특허 제 5,754,879호는 외부 단자(전원 공급 단자, 접지 외부 단자, 또는 리셋 외부 단자)가 동작 모드 선택을 위해 칩 상에 제공되는 내부 단자(모드 패드)에 결합되는지 여부에 기초하여 다수의 동작 모드 중의 하나를 선택하는 기술을 기술한다. 이 기술은 동작 모드 선택을 위한 특수 신호가 공급되는 외부 단자를 새로 설치하지 않고 단지 본딩의 존재 또는 부재로부터만 동작 모드를 반도체 장치가 선택하는 것을 가능하게 한다.

본발명의 발명자는 미국특허 제 5,754,879호에 기술된 기술의 전제는 외부로부터 모드 패드로의 전압(논리 레벨) 입력이 미리 결정된다는 점에 있다는 것을 알아내었다. 다시 말하면, H 레벨 또는 L 레벨에서 동작 모드가 선택되는지 여부는 미리 각 모드 패드에 대해 결정된다. 이는 결합선에 의해 특정 외부 단자((전원 공급 단자, 접지 외부 단자, 또는 리셋 외부 단자)에 접속되는 특정 내부 단자(전원 공급 패드, 접지 패드 또는 리셋 패드)에 인접하여 각 모드 패드가 배치되어야 함을 의미한다. 간단히, 모드 패드는 레이아웃 한계 하에서 배치된다.

발명의 요약

본발명은 상기 문제들 중 하나 이상을 해결하거나 또는 최소한 부분적으로 상기 문제를 개선하는 것을 추구한다.

한 구체예에서, 본발명에 따른 반도체 장치는 다음을 포함한다: 제 1 내부 단자; 제 2 내부 단자; 상기 제 2 내부 단자에 접속되어, 상기 제 2 내부 단자가 제 1 기준 전위에 전기적으로 접속된 상태와, 상기 제 2 내부 단자가 상기 제 1 기준 전위에 전기적으로 접속되지 않은 상태 사이를 스위칭하는 제 1 스위칭 회로; 상기 제 2 내부 단자에 접속되어, 상기 제 2 내부 단자가 제 2 기준 전위에 전기적으로 접속된 상태와, 상기 제 2 내부 단자가 상기 제 2 기준 전위에 전기적으로 접속되지 않은 상태 사이를 스위칭하는 제 2 스위칭 회로; 및 상기 제 1 내부 단자의 전위를 상기 제 2 내부 단자의 전위와 비교하기 위해 상기 제 1 내부 단자와 상기 제 2 내부 단자에 접속되는 비교기, 여기서 제 1 내부 단자의 전위에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 배타적으로 동작함.

상기한 그러한 구조에서, 제 2 내부 단자가 외부 단자에 결합되지 않을 때, 상기 제 2 내부 단자는 상기 제 1 내부 단자로의 신호 입력의 논리 레벨에 따라 풀-업(pull up) 또는 풀-다운(pull down)된다. 외부 단자와 제 2 내부 단자(모드 패드)가 어떠한 접속 상태에 있느냐는 따라서 제 1 내부 단자로의 신호 입력의 논리 레벨(H 레벨/L 레벨)과 무관하게 검출될 수 있다.

이는 동작 모드 선택을 위해 특정 내부 단자(전원 공급 패드, 접지 패드, 또는 리셋 패드)에 인접하게 내부 단자를 배치할 필요를 없애준다. 따라서, 모드 선택을 위한 내부 단자의 배치에 있어서 레이아웃의 자유가 확보된다.

또다른 구체예에서, 본발명에 따른 반도체 장치는 다음을 포함한다: 제 1 내부 단자; 제 2 내부 단자; 상기 제 1 내부 단자에 접속되어, 상기 제 2 내부 단자가 제 1 기준 전위에 전기적으로 접속된 상태와, 상기 제 1 내부 단자가 상기 제 1 기준 전위에 전기적으로 접속되지 않은 상태 사이를 스위칭하는 제 1 스위칭 회로; 상기 제 1 내부 단자와 제 2 내부 단자에 접속되어, 상기 제 1 단자의 전위에 상응하는 논리값에 기초하여, 상기 제 2 내부 단자가 제 2 기준 전위에 전기적으로 접속된 상태와, 상기 제 2 내부 단자가 상기 제 2 기준 전위에 전기적으로 접속되지 않은 상태 사이를 스위칭하는 제 2 스위칭 회로; 및 상기 제 1 내부 단자의 전위를 상기 제 2 내부 단자의 전위와 비교하기 위해 상기 제 1 내부 단자와 상기 제 2 내부 단자에 접속는 비교기, 여기서 제 1 스위칭 회로 및 제 2 스위칭 회로의 동작을 야기시켜 상기 제 1 내부 단자의 전위에 상응하는 논리값과 서로 다른 값의 논리값에 상응하는, 제 1 기준 전위와 제 2 기준 전위 중의 하나에 제 2 내부 단자가 전기적으로 접속됨.

상기한 그러한 구조에서, 제 2 내부 단자가 외부 단자에 결합되지 않을 때, 상기 제 2 내부 단자는 상기 제 1 내부 단자로의 신호 입력의 논리 레벨과 서로 다른 논리 레벨에 상응하는 전위로 풀-업(pull up) 또는 풀-다운(pull down)된다. 외부 단자와 제 2 내부 단자(모드 패드)가 어떠한 접속 상태에 있느냐는 따라서 제 1 내부 단자로의 신호 입력의 논리 레벨이 H 레벨인지 또는 L 레벨인지와 무관하게 검출될 수 있다.

또 다른 예시적 구체예에서, 본발명에 따른 반도체 장치에 대한 동작 모드 세팅 방법은 다음을 포함한다: 제 1 내부 단자의 전위가 제 1 논리 레벨을 가리킬 때 제 2 내부 단자를 제 1 기준 전위까지 전기적으로 접속시키는 것; 제 1 내부 단자의 전위가 제 2 논리 레벨을 가리킬 때 제 2 내부 단자를 제 2 기준 전위까지 전기적으로 접속시키는 것; 상기 제 1 내부 단자의 전위를, 상기 제 1 기준 전위와 상기 제 2 기준 전위 중의 하나에 전기적으로 접속된 제 2 내부 단자의 전위와 비교하는 것; 및 비교 결과에 응답하여 동작 모드를 세팅하는 것.

상기한 그러한 방법에 의해, 외부 단자와 제 2 내부 단자(모드 패드)가 어떠한 접속 상태에 있느냐는 따라서 제 1 내부 단자로의 신호 입력의 논리 레벨이 H 레벨인지 또는 L 레벨인지와 무관하게 정확하게 검출될 수 있다.

본발명의 상기한 목적 및 기타 목적, 장점 및 특징은 첨부된 도면과 관련하여 취한 특정 바람직한 구체예의 다음 기술로부터 명백해진다.

예시적 구체예를 참조하여 본발명을 이하에 기술한다. 본업계의 숙련자는 본발명의 교시를 사용하여 많은 대체적 구체예를 실현할 수 있고 본발명은 설명 목적으로 예시된 구체예에 한정되지 않음을 이해한다.

제 1 구체예

도 1은 본발명의 제 1 구체예에 따른 반도체 장치의 구조도이다. 도 1에 나타낸 바와 같이, 반도체 장치(1)는 기판(칩)(2), 다중 결합선(6), 다중 결합선(6)에 의해 칩(2)에 각각 접속되는 다중 외부 단자(리드)(5), 및 몰드 수지(3)를 갖는다.

다중 내부 단자(패드)(4)는 칩(2)의 주변을 따라 배치된다. 내부 회로(7)는 패드(4)의 사각형 내에 있는 칩(2) 상의 영역 내에 형성된다. 내부 회로(7)는 동작 모드 선택 회로, 기능성 블록(예를 들면, 중앙 처리 단위(CPU), 메모리, 주변 회로(입력/출력 회로, 보호 회로 등)) 등도 또한 포함한다.

패드(4)는 전원 공급 전위가 공급되는 패드, 접지 전위에 접속되는 패드, 리셋 신호가 입력되는 패드, 및 입력/출력 신호의 통신을 위한 패드와 같은 통상의 패드에 부가하여, 동작 모드 선택(모드 패드)을 위한 패드를 포함한다. 상기 모드 패드는 내부 회로(7) 내에서 동작 모드 선택 회로에 접속되고, 상기 동작 모드 선택 회로는 상기 모드 패드에 대한 본딩이 검출되는지 여부에 기초하여 다중 동작 모드로부터 특정의 동작 모드를 선택한다. 외부 단자(리드)가 모드 패드에 결합될 때, 두 개의 결합선(6)이 도 1에 나타낸 바와 같이 하나의 리드(5)에 접속된다.

동작 모드를 선택함으로써, 버스 프로토콜 세팅(예를 들면, 데이터가 일 비트로 출력되는 동작 모드, 혹은 데이터가 네 개의 비트로 출력되는 모드가 설정되는지 여부), 신뢰성 레벨 세팅(예를 들면, 에러 교정 기능을 가능하게 하는 동작 모드 혹은 에러 교정 기능을 불가능하게 하는 동작 모드가 설정되는지 여부), 등이 설정될 수 있다. 따라서 초기 세팅된 동작 모드는 고객의 요청을 만족시키는 식으로 반도체 장치(1)가 동작하도록 만든다.

도 2는 도 1의 점선에 의해 동그라미 쳐진 부분의 상세도를 나타낸다. 리드(5)는 리드(5a) 내지 (5d)의 네 가지 타입을 포함한다. 리드(5a)는 외부로부터 칩(2) 내로의 리셋 신호를 입력하기 위한 리셋 외부 단자이다. 리드(5b)는 칩(2)에 전원 전위를 공급하기 위한 전원 외부 단자이다. 리드(5c)는 칩(2)과 외부 사이의 입력/출력 신호 통신을 위한 신호 외부 단자이다. 리드(5d)는 외부 접지 전위에 접속된 접지 외부 단자이다.

패드(4)는 패드(4a) 내지 (4e)의 다섯 가지 타입을 포함한다. 패드(4a)는 리셋 신호를 수신하기 위해 결합선(6) 중의 하나에 의해 리드(5a)에 접속되는 리셋 내부 단자(리셋 패드)이다. 패드 (4a)는 동작 모드 선택 회로(8), 및 기능 블록(9)으로 리셋 신호를 출력하기 위해 풀-업 레지스터(10)에 의해 풀-업된다(액티브 로(active LOW)이기 때문).

패드(4b)는 전원 전위를 수신하기 위해 결합선(6) 중의 하나에 의해 리드(5b)에 접속되는 전원 내부 단자(전원 패드)이다. 패드 (4b)는 외부로부터 공급된 전원 전위를 동작 모드 선택 회로(8) 및 기능 블록(9)으로 출력한다.

패드(4c)는 입력/출력 신호를 통신하기 위해 결합선(6) 중의 하나에 의해 리드(5c)에 접속되는 신호 내부 단자(신호 패드)이다. 패드(4c)는 풀-다운 레지스터(11)에 의해(또는 대신 풀-업 레지스터에 의해) 풀-다운되어, 동작 모드 선택 회로(8) 및 기능 블록(9)에 접속된다.

패드(4d)는 동작 모드 선택(모드 패드)을 위한 내부 단자이고 동작 모드 선택 회로(8)에 접속된다. 패드(4d) 및 리드(5c)는 어떤 경우 서로 결합되기도 하고 어떤 경우 결합되지 않기도 한다. 패드(4d) 및 리드(5c)가 결합되는지 여부는 동작 모드를 선택함에 있어서 이용된다. 도면에서, 패드(4d)를 리드(5c)에 접속시키는 결합선(6)은 패드(4d) 및 리드(5c)가 항상 결합되지는 않기 때문에 점선으로 나타내어진다.

패드(4e)는 접지 전위에 접속되는 결합선(6) 중의 하나에 의해 리드(5d)에 접속되는 접지 전위(접지 패드)이다. 패드(4e)는 동작 모드 선택 회로(8) 및 기능 블록(9)에 접속된다.

기능 블록(9)은 패드(4)(패드 4(a), 4(b), (4c) 및 4(e))에 접속되고, 동작 모드 선택 회로(8)로부터의 출력(동작 모드 스위칭 신호)은 기능 블록(9)으로 입력된다. 기능 블록(9)은 입력 동작 모드 스위칭 신호에 따라 선택되는 동작 모드로 상기 회로가 동작되도록 한다.

동작 모드 선택 회로(8)를 다음에 기술한다. 도 3은 동작 모드 선택 회로(8a)의 회로도이다. 전원 관계(패드(4b) 및 패드(4e)와의 접속)는 회로도로부터 생략된다. 제 1 구체예에 따른 동작 모드 선택 회로(8a)는 항상 리셋 신호를 필요로 하지는 않는다. 따라서, 리셋 신호에 대한 배선은 도 3으로부터 또한 생략된다.

동작 모드 선택 회로(8a)는 풀-업 회로(12), 풀-다운 회로(13), 및 비교기 회로(배타적 OR 게이트)(14)를 갖는다. 동작 모드 선택 회로(8a)는 패드(4c) 및 (4d)로부터 전위 신호를 수신하고, 기능 블록(9)으로 동작 모드 스위칭 신호를 출력한다.

풀-업 회로(12)는 풀-업 레지스터(120) 및 스위칭 회로(P-채널(Pch) 트랜지스터)(121)를 갖는다. Pch 트랜지스터(121)의 한 말단은 풀-업 레지스터(120)를 통해 전원선에 접속된다. Pch 트랜지스터(121)의 다른 말단은 패드(4d) 및 풀-다운 회로(13)에 접속된다. Pch 트랜지스터(121)의 게이트는 패드(4c)에 접속된다.

풀-업 회로(13)는 풀-다운 레지스터(130) 및 스위칭 회로(N-채널(Nch) 트랜지스터)(131)을 갖는다. Nch 트랜지스터(131)의 한 말단은 풀-다운 레지스터(130)를 통해 전원선에 접속된다. Nch 트랜지스터(131)의 다른 말단은 패드(4d) 및 풀-업 회로(12)에 접속된다. Nch 트랜지스터(131)의 게이트는 패드(4c)에 접속된다.

그리하여 Pch 트랜지스터(121)의 게이트 및 Nch 트랜지스터(131)의 게이트는 공유된 패드(4c)로부터 전위 입력을 수신한다. Pch 트랜지스터(121) 및 Nch 트랜지스터(131)는 패드(4c)에 대한 신호 입력의 논리 레벨에 의해 ON/OFF되고, 서로 배타적인 방식으로 동작한다. 특히, 패드(4c)에 대한 신호 입력의 논리 레벨이 H 일 때, Pch 트랜지스터(121)는 OFF되고, 반면 Nch 트랜지스터(131)는 ON된다. 패드(4c)에 대한 신호 입력의 논리 레벨이 L일 때, Pch 트랜지스터(121)는 ON되고, 반면 Nch 트랜지스터(131)는 OFF된다. 따라서, 리드(5c) 및 패드(4d)가 결합선에 의해 서로 결합되지 않을 때, 패드(4c)에 대한 신호 입력의 논리 레벨에 반대인 논리 레벨을 나타내는 전위로 풀-업 또는 풀-다운된다.

배타적 OR 게이트(14)의 입력은 패드(4c) 및 패드(4d)에 접속되고, 배타적 OR 게이트(14)의 출력은 기능 블록(9)에 접속된다. 배타적 OR 게이트(14)는 패드(4c)에 대한 신호 입력의 논리 레벨을 패드(4d)에 대한 신호 입력의 논리 레벨과 서로 비교한다. 비교 결과 두 개가 일치하면, 배타적 OR 게이트(14)는 기능 블록(9)으로 L-레벨 동작 모드 스위칭 신호를 출력하고, 두 개가 일치하지 않을 때에는 기능 블록(9)으로 H-레벨 동작 모드 스위칭 신호를 출력한다.

동작 모드 선택 회로(8a)가 어떻게 동작하는 지를 다음에 설명한다. 도 4는 본발명의 제 1 구체예에 따른 동작 모드 선택 회로의 동작을 예시하는 진리표이다.

패드(4d)가 리드(5c)에 결합될 때, 도 4에 나타낸 바와 같이 동일 신호가 패드(4c) 및 패드(4d)에 입력되고, 이에 의해 패드(4c) 및 패드(4d)에 동일한 논리 레벨이 주어지는 것을 의미한다. 반면 패드(4d)가 리드(5c)에 결합되지 않을 때, 신호는 패드(4c)에만 입력되고, 반면 패드(4d)는 풀-업 회로(12) 또는 풀-다운 회로(13)에 의해 패드(4c)에 대한 신호 입력의 논리 레벨에 반대인 논리 레벨을 나타내는 전위로 풀 업 또는 풀 다운된다. 이 경우, 패드(4c) 및 패드(4d)는 서로 반대의 논리 레벨을 갖는다. 따라서, 패드(4d)가 리드(5c)에 결합될 때 동작 모드 스위칭 신호 출력은 L 레벨에 있고, 이는 매치(match)를 나타내고, 패드(4d)가 리드(5c)에 결합되지 않을 때 동작 모드 스위칭 신호 출력은 H 레벨에 있고, 이는 미스매치(mismatch)를 나타낸다. 이는 만약 패드(4d)가 리드(5c)에 결합되거나 그렇지 않는지를 올바르게 검출할 수 있고, 따라서 패드(4c)에 대한 신호 입력의 논리 레벨이 H 또는 L인지 여부와 무관하게 선택할 수 있음을 의미한다.

예를 들면, L-레벨 동작 모드 스위칭 신호가 동작 모드 1을 나타내고, H-레벨 동작 모드 스위칭 신호가 동작 모드 2을 나타낼 때, 하나의 모드 패드(패드(4d)) 마다 서로 다른 두 개의 동작 모드로부터 선택할 수 있다. 기능 블록(9)은 동작 모드 선택 회로(8a)에서 발생된 동작 모드 스위칭 신호를 수신하고, 회로가 동작 모드 1 또는 동작 모드 2로 동작하도록 한다.

상기한 바와 같이, 본발명의 제 1 구체예에 따르면, H-레벨 신호 및 L-레벨 신호의 어느 쪽이 동작 모드 선택 패드(4d) 내로 입력되더라도 동작 모드를 선택할 수 있다. 이는 특정 논리 레벨을 부여하는 전압이 인가되는 특정 외부 단자(전원 단자, 접지 단자, 또는 리셋 단자)에, 결합선(6) 중의 하나에 의해 어떤 경우 동작 모드 선택 패드(4d)에 결합되는 리드(5c)에 대한 필요성을 없앤다. 다시 말하면, 특정 외부 단자(전원 단자, 접지 단자, 또는 리셋 단자)에 결합되는 동작 모드 선택 패드(4d)가 특정 외부 단자에 인접하게 배치될 필요가 없다. 따라서, 모드 선택을 위한 내부 단자의 배치에 있어서 레이아웃의 자유가 확보된다.

제 2 구체예

본발명의 제 2 구체예에 다른 반도체 장치의 구조 및 동작을 도 5 내지 7을 참조하여 기술한다. 제 2 구체예와 제 1 구체예의 차이는, 동작 모드가 선택된 이후, 동작 모드가 풀-업 회로(12)와 풀-다운 회로(13) 중의 단지 하나에 의해 고정되어 인에이블된다는 것이다.

도 5는 제 2 구체예에 따른 동작 모드 선택 회로(8b)의 회로도이다. 제 1 구체예와 공통적인 요소는 동일한 참조부호로 나타내고 그러한 구성요소에 대한 기술은 생략한다. 전원 관계(패드(4b) 및 패드(4e)와의 접속 관계)도 또한 생략한다. 제 2 구체예는 도 5에 나타낸 회로 구성을 제외하고 제 1 구체예와 같아서, 반복적인 기술은 생략한다.

동작 모드 선택 회로(8b)는 풀-업 회로(12), 풀-다운 회로(13), 비교기 회로(14)(배타적 OR 게이트), 변환기(15), 지연 요소(16), 스위칭 회로(17)(AND 게이트) 및 유지 회로(18)를 갖는다.

제 2 구체예의 풀-업 회로(12) 및 풀-다운 회로(13)는, Pch 트랜지스터(121)의 게이트와 Nch 트랜지스터(131)의 게이트가 공유하는 입력 소스가 AND 게이트(17)의 출력이라는 점을 제외하고, 제 1 구체예에서와 동일한 구조를 갖는다.

변환기(15)는 패드(4a)를 통해 리셋 신호 입력의 논리를 반전시킨다. 변환기(15)의 출력은 지연 요소(16)에 접속된다. 지연 요소(16)는 신호가 AND 게이트(17)로 출력되기 이전에 주어진 시간 주기 동안 변환기(15)의 신호 출력을 지연시킨다.

AND 게이트(17)의 입력은 지연 요소(16) 및 패드(4c)의 출력에 접속되고, AND 게이트(17)의 출력은 Pch 트랜지스터(121)의 게이트와 Nch 트랜지스터(131)의 게이트에 접속된다. 지연 요소(16)로부터의 신호 출력이 H 레벨일 때, AND 게이트(17)는 패드(4c)로 입력된 신호를 출력한다. 지연 요소(16)로부터의 신호 출력이 L 레벨일 때, AND 게이트(17)는 L-레벨 신호를 출력한다.

유지 회로(18)는 배타적 OR 게이트(14), 패드(4a) 및 기능 블록(9)에 접속된다. 패드(4a)로부터의 리셋 신호 입력이 L 레벨일 때, 유지 회로(18)는 배타적 OR 게이트(14)로부터의 신호 입력을 그대로 출력한다(신호가 통과하게 한다). 패드(4a)로부터의 리셋 신호 입력이 H 레벨일 때, 유지 회로(18)의 출력은 래치된다. 유지 회로(18)의 출력 신호는 기능 블록(9)으로 동작 모드 스위칭 신호로서 출력된다.

다음, 동작 모드 선택 회로(8b)가 어떻게 동작하는지를 설명한다. 도 6 및 7은 동작 모드 선택 회로(8b)를 동작을 예시하는 타이밍 도이다.

도 6은 결합선(6) 중의 하나에 의해 리드(5c) 및 패드(4d)가 서로 결합되는 경우에 대한 동작 타이밍을 나타낸다. 패드(4c) 및 패드(4d)는 서로 다른 결합선(6)에 의해 별도로 리드(5c)에 접속되는데, 이는 패드(4c)의 전위에 의해 나타내어지는 논리 수준(N1) 및 패드(4d)의 전위에 의해 나타내어지는 논리 수준(N2)이 전체 기간(t0 내지 t9)을 통해 서로 같음을 의미한다. 따라서, 배타적 OR 게이트(14)의 출력(N5)은 L 레벨이고, 이는 양자가 전체 기간(t0 내지 t9)을 통해 서로 일치함을 나타낸다.

리셋 신호(N3)가 H 레벨인 기간(t0 내지 t1)에서, 지연 요소(16)의 출력은 L 레벨이고, AND 게이트(17)의 출력(N4)은 L 레벨이다. Pch 트랜지스터(121)는 이 기간 동안 ON이기 때문에, 풀-업 트랜지스터(120)가 패드(4d)에 접속된다. 이 기간 동안 유지 회로(18)는 H-레벨 리셋 신호의 입력을 수신하고, 유지 회로(18)의 출력(N6)은 따라서 유지된다(무한 값에서).

t1에서, 리셋 신호(N3)는 H 레벨에서 L 레벨로 바뀐다. 유지 회로(18)는 입력 값을 그대로 출력하도록 동작하고, 유지 회로(18)의 출력(N6)은 따라서 L 레벨이다.

t2에서, AND 게이트(17)의 출력(N4)은 L 레벨에서 H 레벨로 바뀐다. t1로부터 t2까지의 시간 길이는 지연 요소(16)에 의한 지연에 상응하고, 리셋 신호의 논리에서의 변화는 이 지연만큼 AND 게이트(17)로 전파된다. AND 게이트(17)의 입력 중 하나인 지연 요소(16)의 출력은 이제 H 레벨이므로, AND 게이트(17)의 출력(N4)은 패드(4c)로의 신호 입력의 논리 레벨에 따라 변경한다. t2에서 패드(4c)(N1)는 H-레벨 신호의 입력을 수신하고, 이에 의해 AND 게이트(17)의 출력(N4)을 H 레벨로 변경한다. 이는 Pch 트랜지스터(121)를 OFF시키고, Nch 트랜지스터(131)를 ON시키고, 풀-다운 레지스터(130)는 따라서 패드(4d)에 접속된다.

패드(4c)로의 신호 입력(N1)의 논리 레벨은 t3에서, 다시 t4에서 변화하여, AND 게이트(17)의 출력(N4)이 유사한 방식으로 변경하는 것을 일으킨다. 결과로서, 풀-업 접속 및 풀-다운 접속이 스위칭된다.

t5에서, 리셋 신호(N3)는 L 레벨로부터 H 레벨로 변화하여, 유지 회로(18)의 출력(N6)이 유지되는 것을 야기한다. 간단히, t2와 t5 사이의 기간은 동작 모드 선택 기간이고, 동작 모드는 t5에서 설정된다. 예를 들면, L-레벨 동작 모드 스위칭 신호가 스위치를 동작 모드 1로 프롬프트하고, H-레벨 동작 모드 스위칭 신호가 스위치를 동작 모드 2로 프롬프트할 때, 동작 모드는 t5에서 동작 모드 1로 설정되고, 반도체 장치(1)는 그 이후부터 이 모드로 동작한다.

t6에서, 리셋 신호(N3)의 논리에서의 변화는 AND 게이트(17)에 도달하여, AND 게이트(17)의 출력(N4)이 H 레벨에서 L 레벨로 변경하는 것을 야기한다. 이는 Pch 트랜지스터를 ON으로 하고, Nch 트랜지스터를 OFF시키고, 풀-업 레지스터는 따라서 패드(4d)에 접속된다.

도 6에 나타낸 바와 같이 t7 및 t8에서의 패드(4c)로의 신호 입력(N1)의 논리 레벨 변경은 AND 게이트(17)의 출력(N4)이 변화하는 것을 야기하지 않는다. 풀-업 접속 및 풀-다운 접속은 따라서 스위칭되지 않는다. 다시 말하면, 풀-업 회로(12)는 t6에서 인에이블되고, 패드(4d)는 그 이후부터 풀-업 레벨로 고정된다.

만약 패드(4c)로의 신호 입력(N1)의 논리 레벨이 도 6의 것과 반대여서 L-레벨 신호가 t0 내지 t3, t4 내지 t7, 및 t8 내지 t9의 기간에 입력되고, 반면 H-레벨 신호가 t3 내지 t4 및 t7 내지 t8의 기간 동안 입력되면, 배타적 OR 게이트(14)의 출력(N5) 및 유지 회로(18)의 출력(N6)은 도 6에서와 정확히 동일하다. 이 경우, 패드(4d)는 t6 및 이후의 기간에서 풀-업 레벨로 또한 고정된다.

도 7은 리드(5c) 및 패드(4d)가 결합선(6) 중의 하나에 의해 서로 결합되지 않는 경우에 대한 동작 타이밍을 나타낸다. 도 6과 달리, 패드(4c)의 전위에 의해 나타내어진 논리 레벨 및 패드(4d)의 전위에 의해 나타내어진 논리 레벨은 어떤 기간에는 서로 동일하지만, 전체 기간(t0 내지 t9)을 통해 동일하지는 않다. 패드(4c)의 논리 레벨은 리드(5c)로부터 공급된 신호에 의해 결정되고, 반면 패드(4d)의 논리 레벨은 풀-업 회로(12)를 이용한 풀-업 접속 또는 풀-다운 회로(13)를 이용한 풀-다운 접속이 활성인지 아닌지에 의해 결정된다.

리셋 신호(N3)가 H 레벨인 t0 내지 t1의 기간에, 지연 요소(16)의 출력은 L 레벨이고, AND 게이트(17)의 출력(N4)은 L 레벨이다. Pch 트랜지스터(121)는 이 기간동안 ON이기 때문에, 풀-업 레지스터(120)는 패드(4d)에 접속된다. 도 7에서, 패드(4d)(N2)는 리드(5c)에 결합되지 않고, 따라서 H 레벨로 풀-업된다. 배타적 OR 게이트(14)의 출력(N5)은, 패드(4c)(N1) 및 패드 (4d)(N2)를 서로 비교하고, 따라서 L 레벨이고, 이는 두 개가 일치함을 나타낸다. 이 기간동안 유지 회로(18)는 H-레벨 리셋 신호의 입력을 수신하여, 유지 회로(18)의 출력(N6)이 유지되도록 한다(무한 값에서).

t1에서, 리셋 신호(N3)는 H 레벨로부터 L 레벨로 변화한다. 유지 회로(18)는 입력 값을 그대로 출력하도록 동작하고, 따라서 유지 회로(18)의 출력(N6)은 L 레벨이다.

t2에서, AND 게이트(17)의 출력(N4)은 L 레벨에서 H 레벨로 변화한다. t1로부터 t2까지의 시간 길이는 지연 요소(16)에 의한 지연에 상응하고, 리셋 신호의 논리에서의 변화는 이 지연만큼 AND 게이트(17)로 전파된다. AND 게이트(17)의 입력 중의 하나인 지연 요소(16)의 출력이 이제는 H 레벨이기 때문에, AND 게이트(17)의 출력(N4)은 패드(4c)에 대한 신호 입력(N1)의 논리 레벨에 따라 변화한다. t2에서의 패드(4c)(N1)는 H-레벨 신호의 입력을 수신하고, 이에 의해 AND 게 이트(17)의 출력(N4)을 H 레벨로 변경시킨다. 이는 Pch 트랜지스터(121)를 OFF시키고, Nch 트랜지스터(131)를 ON시키고, 풀-다운 레지스터(130)는 따라서 패드(4d)에 접속된다. 결과로서, 패드(4d)(N2)는 L 레벨로 풀-다운된다. 따라서, 배타적 OR 게이트(14)의 출력(N5) 및 유지 회로(18)의 출력(N6)은 L 레벨에서 H 레벨로 변화한다.

패드(4c)로의 신호 입력(N1)의 논리 레벨은 t3에서, 다시 t4에서 변화하여, AND 게이트(17)의 출력(N4)이 유사한 방식으로 변경하는 것을 일으킨다. 결과로서, 풀-업 회로(12)를 이용한 풀-업 접속 및 풀-다운 회로(13)를 이용한 풀-다운 접속이 스위칭되어, 패드(4c)(N1) 및 패드(4d)(N2)의 논리 레벨을, 도 7에 나타낸 바와 같이 N2가 N1과 반대가 되도록 변경시킨다.

t5에서, 리셋 신호(N3)는 L 레벨로부터 H 레벨로 변화하여, 유지 회로(18)의 출력(N6)이 유지되는 것을 야기한다. 간단히, t2와 t5 사이의 기간은 동작 모드 선택 기간이고, 동작 모드는 t5에서 설정된다. 예를 들면, L-레벨 동작 모드 스위칭 신호가 스위치를 동작 모드 1로 프롬프트하고, H-레벨 동작 모드 스위칭 신호가 스위치를 동작 모드 2로 프롬프트할 때, 동작 모드는 t5에서 동작 모드 2로 설정되고, 반도체 장치(1)는 그 이후부터 이 모드로 동작한다.

t6에서, 리셋 신호(N3)의 논리에서의 변화는 AND 게이트(17)에 도달하여, AND 게이트(17)의 출력(N4)이 H 레벨에서 L 레벨로 변경하는 것을 야기한다. 이는 Pch 트랜지스터를 ON으로 하고, Nch 트랜지스터를 OFF시키고, 풀-업 레지스터는 따라서 패드(4d)에 접속된다. 결과로서, 패드(4d)(N2)는 H 레벨로 풀-업된다.

t7 및 t8에서의 패드(4c)로의 신호 입력(N1)의 논리 레벨 변경은 AND 게이트(17)의 출력(N4)이 변화하는 것을 야기하지 않는다. 풀-업 접속 및 풀-다운 접속은 따라서 스위칭되지 않는다. 다시 말하면, 풀-업 회로(12)는 t6에서 인에이블되고, 패드(4d)는 그 이후부터 풀-업 레벨로 고정된다. 이 경우 패드(4d)(N2)는 H 레벨로 고정되기 때문에, 패드(4c)(N1)으로의 신호 입력의 논리 레벨의 변화는 배타적 OR 게이트(14)의 출력 변화도 또한 야기한다. 그렇지만, 동작 모드는 스위칭되지 않는데, 동작 모드 스위칭 신호가 유지 회로(18)에 의해 H 레벨로 유지되기 때문이다.

만약 패드(4c)로의 신호 입력(N1)의 논리 레벨이 도 7의 것과 반대여서 L-레벨 신호가 t0 내지 t3, t4 내지 t7, 및 t8 내지 t9의 기간에 입력되고, 반면 H-레벨 신호가 t3 내지 t4 및 t7 내지 t8의 기간 동안 입력되면, 배타적 OR 게이트(14)의 출력(N5) 및 유지 회로(18)의 출력(N6)은 도 7에서와 정확히 동일하다. 이 경우, 패드(4d)는 t6 및 이후의 기간에서 풀-업 레벨로 또한 고정된다.

상기한 바와 같이, 본발명의 제 2 구체예에 따르면, 리셋 신호가 L 레벨인 기간(예를 들면, 리셋이 적용되는 기간)이 동작 모드 선택 기간으로서 배치되고, 배타적 OR 게이트(14)는 이 기간 동안 제 1 구체예에서와 동일한 방식으로 동작 모드를 선택한다. 리셋 신호가 H 레벨인 기간(예를 들면 리셋이 취소된 기간)이 도달하면, 유지 회로(18)는 배타적 OR 게이트(14)의 출력을 유지하여 동작 모드를 설정한다. AND 게이트(17)의 출력은 이 지점에서 L 레벨로 고정되어, 풀-업 회로(12)만이 인에이블되고, 패드(4d)는 패드(4c)에 대한 신호 입력의 논리 레벨에 무관하게 풀-업 레벨로 고정되게 된다. 간단히, 제 2 구체예는 제 1 구체예의 효과 이외에, 풀-업 회로(12)를 이용한 풀-업 접속과 풀-다운 회로(13)를 이용한 풀-다운 접속의 사이에 스위칭이 행해질 때 발생되는 관통 전류를 감소시키는 효과를 갖는다.

t6 및 이후의 기간에서 패드(4d)가 풀-업 레벨로 고정되는 경우를 도 5 내지 7에서 예시하였지만, 패드(4d)는 논리가 변환되면 대신 풀-다운 레벨로 고정될 수 있다. 또한, 도 5는 명백히 지연 요소(16)를 나타내지만, 지연 요소(16)는 동작 모드 스위칭 신호가 유지되기 이전에 유지 회로(18)의 입력이 변화하는 것으로부터 리셋 신호의 논리 변화를 변경하기 위한 것이어서, 변환기(15), AND 게이트(17), 및 배타적 OR 게이트(14)의 게이트 지연에 의해 수행될 수 있다. 또한, 비록 동작 모드 선택 기간을 정의하고 동작 모드를 설정하기 위해 리셋 신호가 도 5에서 사용되었지만, 리셋 신호 이외의 다른 신호도 대신 사용될 수 있다.

제 3 구체예

본발명의 제 3 구체예에 따른 반도체 장치(1)의 구조 및 동작을 도 8 내지 10을 참조하여 기술한다. 제 1 구체예와 제 2 구체예로부터의 제 3 구체예의 차이는, 동작 모드가 선택된 이후, 패드(4d)의 전위가 패드(4c)로의 신호 입력의 논리 레벨과 같은 논리 레벨을 나타내도록 풀-업 회로(12) 및 풀-다운 회로(13)가 제어된다는 것이다.

도 8은 제 3 구체예에 따른 동작 모드 선택 회로(8c)의 회로도이다. 제 1 구체예 및 제 2 구체예와 공통인 요소는 동일한 참조 부호로서 표시되고, 그러한 요소에 대한 기술은 여기서 생략한다. 전원 관계(패드(4b) 및 패드(4e)와의 접속 관계)도 또한 생략한다. 제 3 구체예는 도 8에 나타낸 회로 구성을 제외하고 제 1 구체예와 같아서, 반복적인 기술은 생략한다.

동작 모드 선택 회로(8c)는 풀-업 회로(12), 풀-다운 회로(13), 비교기 회로(14)(배타적 OR 게이트), 변환기(15), 변환기(19), 지연 요소(16), 유지 회로(18) 및 선택기(20)를 갖는다.

제 3 구체예에서, 도 8에 나타낸 바와 같이, Pch 트랜지스터(121)의 게이트와 Nch 트랜지스터(131)의 게이트가 공유하는 입력 소스는 선택기(20)의 출력이다.

변환기(15)는 패드(4c)를 통해 신호 입력의 논리를 반시킨다. 변환기(15)의 출력은 선택기(20)에 접속된다.

선택기(20)의 입력은 패드(4c) 및 변환기(19)의 출력에 접속된다. 선택기(20)의 출력은 Pch 트랜지스터(121)의 게이트 및 Nch 트랜지스터(131)의 게이트에 접속된다. 선택기(20)는 제어 신호로서 지연 요소(16)의 출력을 수신한다. 지연 요소(16)로부터의 신호 출력이 H 레벨일 때, 선택기(20)는 패드(4c)로 입력된 신호로부터 선택되는 신호를 출력한다. 지연 요소(16)로부터의 신호 출력이 L 레벨일 때, 선택기(20)는 변환기(19)로부터 출력된 신호로부터 선택된다. 다시 말하면, 선택기(20)는 패드(4c)가 선택기(20)의 출력에 접속되는 상태와 변환기(19)의 출력이 선택기(20)의 출력에 접속되는 상태 사이에서 지연 요소(16)의 출력에 기초하여 스위칭하는 스위칭 회로의 기능을 갖는다.

다음, 동작 모드 선택 회로(8c)가 어떻게 동작하는지를 설명한다. 도 9 및 10은 동작 모드 선택 회로(8c)의 동작을 예시하는 타이밍 도이다.

도 9은 결합선(6) 중의 하나에 의해 리드(5c) 및 패드(4d)가 서로 결합되는 경우에 대한 동작 타이밍을 나타낸다. 패드(4c) 및 패드(4d)는 서로 다른 결합선(6)에 의해 별도로 리드(5c)에 접속되는데, 이는 패드(4c)의 전위에 의해 나타내어지는 논리 수준(N1) 및 패드(4d)의 전위에 의해 나타내어지는 논리 수준(N2)이 전체 기간(t0 내지 t7)을 통해 서로 같음을 의미한다. 따라서, 배타적 OR 게이트(14)의 출력(N5)은 L 레벨이고, 이는 양자가 전체 기간(t0 내지 t7)을 통해 서로 일치함을 나타낸다.

리셋 신호(N3)가 H 레벨인 기간(t0 내지 t1)에서, 지연 요소(16)의 출력은 L 레벨이고, AND 게이트(17)의 출력(N4)은 L 레벨이고, 선택기(20)는 변환기(19)의 출력들 중에서 선택한다. 따라서, 선택기(20)의 출력은 이 기간 동안 L 레벨이다. Pch 트랜지스터(121)는 이 기간 동안 ON이기 때문에, 풀-업 트랜지스터(120)가 패드(4d)에 접속된다. 이 기간 동안 유지 회로(18)는 H-레벨 리셋 신호의 입력을 수신하고, 유지 회로(18)의 출력(N6)은 따라서 유지된다(무한 값에서).

t1에서, 리셋 신호(N3)는 H 레벨에서 L 레벨로 바뀐다. 유지 회로(18)는 입력 값을 그대로 출력하도록 동작하고, 유지 회로(18)의 출력(N6)은 따라서 L 레벨이다.

t2에서, 선택기(20)의 출력(N4)은 L 레벨에서 H 레벨로 바뀐다. t1로부터 t2까지의 시간 길이는 지연 요소(16)에 의한 지연에 상응하고, 리셋 신호의 논리에서의 변화는 이 지연만큼 선택기(20)로 전파된다. 지연 요소(16)의 출력은 이제 H 레벨이므로, 선택기(20)는 패드(4c)(N1)로 입력된 신호 중에서 선택한다. t2에서 패드(4c)(N1)는 H-레벨 신호의 입력을 수신하고, 이에 의해 선택기(20)의 출력(N4)을 H 레벨로 변경한다. 이는 Pch 트랜지스터(121)를 OFF시키고, Nch 트랜지스터(131)를 ON시키고, 풀-다운 레지스터(130)는 따라서 패드(4d)에 접속된다.

t3에서, 리셋 신호(N3)는 L 레벨에서 H 레벨로 변화하여, 유지 회로(18)의 출력(N6)이 유지되도록 한다. 간단히, t2와 t3 사이의 기간은 동작 모드 선택 기간이고, 동작 모드는 t3에서 설정된다. 예를 들면, L-레벨 동작 모드 스위칭 신호가 스위치를 동작 모드 1로 프롬프트하고, H-레벨 동작 모드 스위칭 신호가 스위치를 동작 모드 2로 프롬프트할 때, 동작 모드는 t3에서 동작 모드 1로 설정되고, 반도체 장치(1)는 그 이후부터 이 모드로 동작한다.

t4에서, 리셋 신호(N3)의 논리에서의 변화는 선택기(20)에 도달하여, 선택기(20)의 출력(N4)이 H 레벨에서 L 레벨로 변경하는 것을 야기한다. 이는 Pch 트랜지스터를 ON으로 하고, Nch 트랜지스터를 OFF시키고, 풀-업 레지스터는 따라서 패드(4d)에 접속된다.

도 9에 나타낸 바와 같이, 패드(4c)로의 신호 입력(N1)의 t5 및 t6에서의 논리 레벨 변경은 선택기(20)의 출력이 변화하는 것을 야기하여, 선택기(20)의 출력(N4)이 변경된다. 패드(4c)로의 신호 입력이 H 레벨에서 L 레벨로 변화하는 t5에서, 선택기(20)의 출력(N4)은 L 레벨에서 H 레벨로 변화한다. 패드(4c)로의 신호 입력이 L 레벨에서 H 레벨로 변화하는 t6에서, 선택기(20)의 출력(N4)은 H 레벨에서 L 레벨로 변화한다. 다시 말하면, t4 및 이후의 기간 동안, 풀-업 회로(12) 또는 풀-다운 회로(13)는, 패드(4d)가 패드(4c)로의 신호 입력의 논리 레벨과 같은 논리 레벨을 나타내는 전위로, 풀-업 접속에 의해 풀업되거나, 풀-다운 접속에 의해 풀-다운되도록 선택기(20)의 출력(N4)으로 제어된다.

만약 패드(4c)로의 신호 입력(N1)의 논리 레벨이 도 9의 것과 반대여서 L-레벨 신호가 t0 내지 t5 및 t6 내지 t7의 기간에 입력되고, 반면 H-레벨 신호가 t5 내지 t6의 기간 동안 입력되면, 배타적 OR 게이트(14)의 출력(N5) 및 유지 회로(18)의 출력(N6)은 도 9에서와 정확히 동일하다. 이 경우, t4 및 이후의 기간 동안, 패드(4c)로의 신호 입력의 논리 레벨과 같은 논리 레벨을 나타내는 전위로, 패드(4d)가 풀-업 접속에 의해 풀업되거나, 풀-다운 접속에 의해 풀-다운되도록 풀-업 회로(12) 또는 풀-다운 회로(13)가 또한 제어된다.

도 10은 리드(5c) 및 패드(4d)가 결합선(6) 중의 하나에 의해 서로 결합되지 않는 경우에 대한 동작 타이밍을 나타낸다. 도 9과 달리, 패드(4c)의 전위에 의해 나타내어진 논리 레벨 및 패드(4d)의 전위에 의해 나타내어진 논리 레벨은 어떤 기간에는 서로 동일하지만, 전체 기간(t0 내지 t7)을 통해 동일하지는 않다. 패드(4c)의 논리 레벨은 리드(5c)로부터 공급된 신호에 의해 결정되고, 반면 패드(4d)의 논리 레벨은 풀-업 회로(12)를 이용한 풀-업 접속 또는 풀-다운 회로(13)를 이용한 풀-다운 접속이 활성인지 아닌지에 의해 결정된다.

리셋 신호(N3)가 H 레벨인 t0 내지 t1의 기간에, 지연 요소(16)의 출력은 L 레벨이고, 선택기(20)는 변환기(19)의 출력 중에서 선택한다. 선택기(20)의 출력(N4)은 따라서 L 레벨이다. Pch 트랜지스터(121)는 이 기간동안 ON이기 때문에, 풀-업 레지스터(120)는 패드(4d)에 접속된다. 도 10에서, 패드(4d)(N2)는 리드(5c)에 결합되지 않고, 따라서 H 레벨로 풀-업된다. 배타적 OR 게이트(14)의 출력(N5)은, 패드(4c)(N1) 및 패드 (4d)(N2)를 서로 비교하고, 따라서 L 레벨이고, 이는 두 개가 일치함을 나타낸다. 이 기간동안 유지 회로(18)는 H-레벨 리셋 신호의 입력을 수신하여, 유지 회로(18)의 출력(N6)이 유지되도록 한다(무한 값에서).

t1에서, 리셋 신호(N3)는 H 레벨로부터 L 레벨로 변화한다. 유지 회로(18)는 입력 값을 그대로 출력하도록 동작하고, 따라서 유지 회로(18)의 출력(N6)은 L 레벨이다.

t2에서, 선택기(20)의 출력(N4)은 L 레벨에서 H 레벨로 변화한다. t1으로부터 t2까지의 시간 길이는 지연 요소(16)에 의한 지연에 상응하고, 리셋 신호의 논리에서의 변화는 이 지연만큼 선택기(20)로 전파된다. 지연 요소(16)의 출력이 L 레벨에서 H 레벨로 변화함에 따라, 선택기(20)는 이제 패드(4c)(N1)로 입력된 신호 중에서 선택한다. t2에서 패드(4c)(N1)는 H-레벨 신호의 입력을 수신하고, 이에 의해 선택기(20)의 출력(N4)을 H 레벨로 변경시킨다. 이는 Pch 트랜지스터(121)를 OFF시키고, Nch 트랜지스터(131)를 ON시키고, 풀-다운 레지스터(130)는 따라서 패드(4d)에 접속된다. 결과로서, 패드(4d)(N2)는 L 레벨로 풀-다운된다. 따라서, 배타적 OR 게이트(14)의 출력(N5) 및 유지 회로(18)의 출력(N6)은 L 레벨에서 H 레벨로 변화한다.

t3에서, 리셋 신호(N3)는 L 레벨로부터 H 레벨로 변화하여, 유지 회로(18)의 출력(N6)이 유지되는 것을 야기한다. 간단히, t2와 t3 사이의 기간은 동작 모드 선택 기간이고, 동작 모드는 t3에서 설정된다. 예를 들면, L-레벨 동작 모드 스위칭 신호가 스위치를 동작 모드 1로 프롬프트하고, H-레벨 동작 모드 스위칭 신호가 스위치를 동작 모드 2로 프롬프트할 때, 동작 모드는 t3에서 동작 모드 2로 설정되고, 반도체 장치(1)는 그 이후부터 이 모드로 동작한다.

t4에서, 리셋 신호(N3)의 논리에서의 변화는 선택기(20)에 도달하여, 선택기(20)가 변환기(19)의 출력들 중에서 선택하도록 하고 선택기(20)의 출력(N4)이 H 레벨에서 L 레벨로 변경시킨다. 이는 Pch 트랜지스터를 ON으로 하고, Nch 트랜지스터를 OFF시키고, 풀-업 레지스터는 따라서 패드(4d)에 접속된다. 결과로서, 패드(4d)(N2)는 H 레벨로 풀-업된다.

도 10에 나타낸 바와 같이, t5 및 t6에서의 패드(4c)로의 신호 입력(N1)의 논리 레벨 변경은 변환기(19)의 출력이 변화하는 것을 야기하여, 선택기(20)의 출력(N4)이 변경되도록 한다. 패드(4c)로의 신호 입력이 H 레벨에서 L 레벨로 변화하는 t5에서, 선택기(20)의 출력(N4)은 L 레벨에서 H 레벨로 변화한다. 패드(4c)로의 신호 입력이 L 레벨에서 H 레벨로 변화하는 t6에서, 선택기(20)의 출력(N4)은 H 레벨에서 L 레벨로 변화한다. 다시 말하면, t4 및 이후의 기간에서, 패드(4c)로의 신호 입력의 논리 레벨과 같은 논리 레벨을 나타내는 전위로, 패드(4d)가 풀-업 접속에 의해 풀업되거나, 풀-다운 접속에 의해 풀-다운되도록 풀-업 회로(12) 또는 풀-다운 회로(13)가 제어된다.

만약 패드(4c)로의 신호 입력(N1)의 논리 레벨이 도 10의 것과 반대여서 L-레벨 신호가 t0 내지 t5 및 t6 내지 t7의 기간에 입력되고, 반면 H-레벨 신호가 t5 내지 t6의 기간 동안 입력되면, t2 및 이후의 기간에서 배타적 OR 게이트(14)의 출력(N5) 및 유지 회로(18)의 출력(N6)은 도 9에서와 정확히 동일하다. 이 경우, 패드(4c)로의 신호 입력의 논리 레벨과 같은 논리 레벨을 나타내는 전위로, 패드(4d)가 풀-업 접속에 의해 풀업되거나, 풀-다운 접속에 의해 풀-다운되도록 풀-업 회로(12) 또는 풀-다운 회로(13)가 또한 제어된다.

상기한 바와 같이, 본발명의 제 3 구체예에 따르면, 리셋 신호가 L 레벨인 기간(예를 들면, 리셋이 적용되는 기간)이 동작 모드 선택 기간으로서 배치되고, 배타적 OR 게이트(14)는 이 기간 동안 제 1 구체예 및 제 2 구체예에서와 동일한 방식으로 동작 모드를 선택한다. 리셋 신호가 H 레벨인 기간(예를 들면 리셋이 취소된 기간)이 도달하면, 유지 회로(18)는 배타적 OR 게이트(14)의 출력을 유지하여 동작 모드를 설정한다. 선택기(20)는 이 지점에서 변환기(19)의 출력으로부터 선택된 신호를 출력하게 되고, 이후에는, 풀-업 회로(12) 또는 풀-다운 회로(13)는 패드(4c)에 대한 신호 입력의 논리 레벨에 따라 제어된다. 특히, 패드(4c)로의 신호 입력의 논리 레벨과 같은 논리 레벨을 나타내는 전위로, 패드(4d)가 풀-업 접속에 의해 풀업되거나, 풀-다운 접속에 의해 풀-다운되도록 풀-업 회로(12) 또는 풀-다운 회로(13)가 제어된다. 간단히, 제 3 구체예는 제 1 구체예의 효과, 및 리드(5c) 및 패드(4d)가 결합선(6) 중의 하나에 의해 서로 결합될 때 얻어지는 부가적인 효과를 갖는다. 상기 부가적인 효과는 리드(5c)로부터 패드(4d)로 흐르는 전류, 또는 리드(5c)로부터 패드(4c)로 흐르는 전류가 감소된다는 것인데, 왜냐하면 패드(4d)는 리드(5c)로부터의 신호 입력의 논리 수준과 같은 논리 수준으로 풀 업 또는 풀 다운되기 때문이다.

제 4 구체예

본발명의 제 4 구체예에 따른 반도체 장치(1)의 구조 및 동작을 도 11 내지 16을 참조하여 기술한다. 제 1 구체예 내지 제 3 구체예로부터의 제 4 구체예의 차이는, 모드 패드가 동작 모드 선택 패드로서의 역할 이외에, 신호 패드로서의 역할을 갖는다는 점이다. 제 4 구체예에서, 제 1 구체예 내지 제 3 구체예와 공통인 요소는 동일한 참조 부호로서 표시되고, 그러한 요소에 대한 기술은 여기서 생략한다.

도 11은 제 4 구체예에 따른 반도체 장치의 구조(1)를 나타내고, 도 1의 점선에의해 동그라미 쳐진 부분 A의 상세 구조도이다. 패드(4fa) 및 패드(4fb)는 신호 패드 및 모드 패드를 중복시킨 신호/모드 패드이다. 패드(4fa) 및 패드(4fb)는 어떤 경우 신호를 통신시키고, 따라서 기능 블록(9)에 접속된다.

리드(5e)는 결합선(6) 중의 하나에 의해 패드(4fa) 또는 패드(4fb)에 결합된 외부 단자이다. 패드(4fa) 및 패드(4fb)의 최소한 하나는 상기한 바와 같은 신호 패드로서 작용해야 하기 때문에, 리드(5e)와 패드(4fa)와 패드(4fb) 사이의 접속에 대해 세 개의 접속 패턴이 있다: 1) 리드(5e)가 패드(4fa)와 패드(4fb)에 결합된다, 2) 리드(5e)가 패드(4fa)에만 결합된다, 및 3) 리드(5e)가 패드(4fb)에만 결합된다. 다시 말하면, 제 1 내지 제 3 구체예에서는 패드(4c) 및 리드(5c)는 결합선(6) 중의 하나에 의해 항상 서로 결합되어야만 하지만, 제 4 구체예에서는 패드(4fa)와 패드(4fb) 중의 최소한 하나만이 리드(5e)에 결합되어도 충분하고, 패 드(4fa)와 패드(4fb) 중의 하나가 리드(5e)에 결합되는 패드일 수 있다.

동작 모드 선택 회로(8d)는 상기 세 개의 접속 패턴 중의 하나, 즉, 세 개의 서로 다른 동작 모드 중의 하나를 선택하고, 기능 블록(9)으로 동작 모드 스위칭 신호를 출력한다.

도 12는 동작 모드 선택 회로(8d)의 회로도이다. 전원 관계(패드(4b) 및 패드(4e)와의 접속 관계)는 회로도로부터 생략한다. 도 12에 나타낸 바와 같이, 동작 모드 선택 회로(8d)는 패드(4fa)와 패드(4fb) 각각에 대해 도 8의 풀-업 회로(12), 풀-다운 회로(13), 변환기(19) 및 선택기(20)를 갖는다.

더욱 상세하게는, 풀-업 회로(12a) 및 풀-다운 회로(13a)는 패드(4fa)에 접속되고, 풀-업 회로(12a) 및 풀-다운 회로(13a)를 제어하기 위한 신호를 출력하는 선택기(20a)가 패드(4fa)에 제공된다. 선택기(20a)의 입력은 패드(4fb) 및 변환기(19a)에 접속된다. 따라서, 선택기(20a)는 패드(4fb)가 선택기(20a)의 출력에 접속되는 상태와 변환기(19a)의 출력이 선택기(20a)의 출력에 접속되는 상태 사이에서 지연 요소(16)의 출력에 기초하여 스위칭하는 스위칭 회로의 기능을 갖는다. 풀-업 회로(12b) 및 풀-다운 회로(13b)는 패드(4fb)에 접속되고, 풀-업 회로(12b) 및 풀-다운 회로(13b)를 제어하기 위한 신호를 출력하는 선택기(20f)가 패드(4fb)에 제공된다. 선택기(20b)의 입력은 패드(4fa) 및 변환기(19b)에 접속된다. 따라서, 선택기(20b)는 패드(4fa)가 선택기(20b)의 출력에 접속되는 상태와 변환기(19b)의 출력이 선택기(20b)의 출력에 접속되는 상태 사이에서 지연 요소(16)의 출력에 기초하여 스위칭하는 스위칭 회로의 기능을 갖는다.

동작 모드 선택 회로(8d)는 도 8의 구성요소에 부가하여, 논리 변화 검출 회로(토글 플립-플롭)(21a 및 21b), 동작 모드 결정 회로(22), 지연 요소(23), 및 유지 회로(24)를 갖는다.

토글 플립-플롭(T-FF)(21a)은 패드(4a), 패드(4fa), 및 동작 모드 결정 회로(22)에 접속된다. T-FF(21a)은 패드(4a)로부터의 L-레벨 리셋 신호에 의해 L-레벨 신호를 출력한다. 패드(4a)로부터 H-레벨 리셋 신호를 수신하면서 패드(4fa)의 논리 변화를 검출할 때, T-FF(21a)은 자신의 출력을 반시킨다. T-FF(21b)은 패드(4a), 패드(4fb), 및 동작 모드 결정 회로(22)에 접속된다. 패드(4a)로부터 H-레벨 리셋 신호를 수신하면서 패드(4fb)의 논리 변화를 검출할 때, T-FF(21b)은 자신의 출력을 반시킨다.

T-FF(21a) 및 T-FF(21b)은 지연 요소(16)의 출력이 H 레벨에서 L 레벨로 변화할 때 리드(5e)에 결합되지 않은 패드(4fa) 및 패드(4fb) 중의 하나에서 일어나는 논리 변화를 검출하기 위한 것이다. 예를 들면, 리드(5e)가 패드(4fa)에만 결합될 때, 지연 요소(16)의 출력의 논리 변화는 선택기(20b)의 출력을 변화시키고, 이 변화는 리드(5e)에 결합되지 않은 패드(4fb)의 논리 변화를 수반한다. T-FF(21b)은 이 변화를 검출하고 검출 결과를 동작 모드 결정 회로(22)로 출력한다. 도 22의 논리 변화 검출 회로(21)는 T-FF로 구성되기 때문에, 패드(4fa) 또는 패드(4fb) 내에서 생기는 논리 변화는 TFF(21a) 또는 T-FF(21b)의 출력을 (L 레벨에서 H 레벨로) 반시킨다. 동작 모드 결정 회로(22)는 TFF(21a) 또는 T-FF(21b)로부터의 H-레벨 신호를 수신함으로써 패드(4fa) 또는 패드(4fb)에서의 논리 변화를 인지한다.

동작 모드 결정 회로(22)는 유지 회로(18)의 출력, TFF(21a)의 출력 및 T-FF(21b)의 출력을 입력으로서 수신하고, 2-비트 신호를 유지 회로(24)로 출력한다. 도 13은 진리표의 형태로 동작 모드 결정 회로(22)의 입력-출력 관계를 나타낸다. 도 13에서, 유지 회로(18)의 출력(N7)이 L이고, TFF(21a)의 출력(N8)이 L이고, TFF(21b)의 출력(N9)이 L일 때, 동작 모드 결정 회로(22)의 출력(N10)은 LL이다(2진법으로 b00, 이하 동일하게 적용됨). N7이 H, N8이 L, 및 N9가 H일 때, N10은 LH(b01)이다. N7이 H, N8이 H, 및 N9가 L일 때, N10은 HL(b10)이다. N7, N8, 및 N9가 상기한 조합이 아닌 다른 조합일 때, N10은 HH(b11)이다. 따라서 동작 모드 결정 회로(22)는 유지 회로(18)의 출력 및 TFF(21a)의 출력에 기초하여 리드(5e) 및 패드(4fa)의 접속 상태를 결정하고, 유지 회로(18)의 출력 및 TFF(21b)의 출력에 기초하여 리드(5e) 및 패드(4fb)의 접속 상태를 결정한다. 패드(4fa) 및 패드(4fb) 모두가 별도로 리드(5e)에 접속되는 경우, 동작 모드 결정 회로(22)는 유지 회로(18)의 출력만으로부터 접속 상태를 결정할 수 있다. 간단히, 동작 모드 결정 회로(22)은 패드(4fa) 및 패드(4fb)의 외부로부터 접속 상태를 결정한다.

지연 요소(23)는 리셋 신호가 유지 회로(24)로 출력될 때 주어진 시간 주기에 의해 패드(4a)로 리셋 신호 입력을 지연시킨다. 지연 요소(23)에 의해 지연된 지연은 지연 요소(16)에 의한 지연보다 더 크게 설정된다.

유지 회로(24)는 동작 모드 결정 회로(22)의 출력 및 지연 요소(23)의 출력을 입력으로서 수신하고, 2-비트 신호를 출력한다. 지연 요소(23)로부터 수신한 것이 L-레벨 신호일 때, 유지 회로(24)는 동작 모드 결정 회로(22)로부터의 신호 입력을 그대로 출력한다(신호가 통과하게 한다). 지연 요소(23)로부터 수신한 것이 L-레벨 신호일 때, 유지 회로(24)는 출력을 유지한다. 유지 회로(24)로부터의 2-비트 신호 출력은 기능 블록(9)으로 동작 모드 스위칭 신호로서 입력된다.

다음, 동작 모드 선택 회로(8d)가 어떻게 동작하는지를 설명한다. 도 14 내지 16은 동작 모드 선택 회로(8d)의 동작을 예시하는 타이밍 도이다. 제 4 구체예에서 도입된 풀-업 회로(12a) 및 다른 구성요소는 제 3 구체예와 동등물과 같은 방식으로 동작하므로, 그러한 성분의 동작에 대한 상세한 설명은 생략한다.

도 14는 패드(4fa) 및 패드(4fb)가 서로 다른 결합선(6)에 의해 별도로 리드(5e)에 접속된 경우에 대한 동작 타이밍을 나타낸다. 패드(4fa) 및 패드(4fb)가 모두 리드(5e)에 접속되기 때문에, 패드(4fa) 및 패드(4fb)는 리드(5e)로부터 동일한 신호를 수신한다. 따라서 배타적 OR 게이트(14)는 L-레벨 신호를 출력하는데, 이는 전체 기간(t0 내지 t7)을 통해 매치를 나타낸다. 도 14에 나타낸 예시는 패드(4fa)(N1) 및 패드(4fb)(N2)가 전체 기간(t0 내지 t7)을 통해 H-레벨 신호를 수신하는 경우이다.

도 14에 나타낸 바와 같이, t1에서 리셋 신호(N3)는 L 레벨로 변하여, 유지 회로(18)의 출력(N7), TFF(21a)의 출력(N8) 및 T-FF(21b)의 출력(N9)이 무한값으로부터 L 레벨로 변하도록 한다. 이 변화는 또한 동작 모드 결정 회로(22)의 출력(N10)을 LL(b00)로 변화시킨다.

t2에서, 선택기(20a)의 출력(N4) 및 선택기(20b)의 출력(N5)이 변하지만, 패 드(4fa)(N1) 및 패드(4fb)(N2)에서 논리 변화가 일어나지는 않는데, 패드(4fa) 및 패드(4fb)는 모드 리드(5e)에 결합하기 때문이다.

t3에서, 지연 요소(23)의 출력(N11)이 변한다. t1에서 t3까지의 시간 길이는 따라서 지연 요소(23)에 의한 지연에 상응한다. 이 시점에서 유지 회로(24)는 지연 요소(23)로부터 지연된 L-레벨 리셋 신호를 수신하고, 그 출력(N12)을 무한값으로부터 LL(b00)로 변화시킨다.

t4에서, 리셋 신호(N3)는 H 레벨로 변한다. 유지 회로(18)의 출력(N7)은 따라서 L 레벨에서 유지된다.

t5에서, 선택기(20a)의 출력(N4) 및 선택기(20b)의 출력(N5)이 변한다. 이 변화는 t2의 경우와 같이 패드(4fa)(N1) 및 패드(4fb)(N2)에서 논리 변화를 일으키지 않는다. 따라서, T-FF(21a) 및 T-FF(21b)가 t4 이후의 기간 동안 논리 변화를 검출할 수 있지만, T-FF(21a)의 출력(N4) 및 T-FF(21b)의 출력은 그 기간동안 변화하지 않는다.

t6에서, 지연 요소(23)의 출력(N11)은 H 레벨로 변하고, 유지 회로(24)의 출력(N12)은 유지된다. 다시 말하면, 동작 모드 스위칭 신호가 LL(b00)에서 설정된다. 예를 들면, 동작 모드 스위칭 신호가 LL(b00)일 때, 동작 모드 1이 선택되면, 기능 블록(9)은 동작 모드 스위칭 신호 "LL(b00)"의 수신에 의해 동작 모드 1과 관련된 기능을 활성화시킨다.

도 15는 패드(4fa)이 단독으로 결합선(6) 중의 하나에 의해 리드(5e)에 결합된 경우에 대한 동작 타이밍을 나타낸다. 리드(5e)에 접속하지 않는 패드(4fb)의 전위는 풀-업 회로(12) 및 풀-다운 회로(13)를 제어함으로써 결정된다. 도 15에 나타낸 예시는 패드(4fa)(N1)가 전체 기간(t0 내지 t7)을 통해 H-레벨 신호를 수신하는 경우이다.

도 15에 나타낸 바와 같이, t1에서 리셋 신호(N3)는 L 레벨로 변하여, 유지 회로(18)의 출력(N7), TFF(21a)의 출력(N8) 및 T-FF(21b)의 출력(N9)이 무한값으로부터 L 레벨로 변하도록 한다. 그러한 신호를 수신하여, 동작 모드 결정 회로(22)의 출력(N10)은 LL(b00)로 변한다.

t2에서, 선택기(20b)의 출력(N5)이 L 레벨에서 H 레벨로 변하고, 패드(4fb)(N2)는 따라서 L 레벨로 풀 다운된다. 이 시점에서, 배타적 OR 게이트(14)의 출력(N6)은 H 레벨로 변하여, 미스매치를 나타내고, 이에 반응하여, 유지 회로(18)의 출력(N7)은 H 레벨로 변한다. 결과로서, 동작 모드 결정 회로(22)는 유지 회로(18)의 출력(N7)=H, T-FF(21a)의 출력(N8)=L, T-FF(21b)의 출력(N9)=L을 입력으로서 수신하고, 이것은 동작 모드 결정 회로(22)의 출력(N10)을 HH(b11)로 변화시킨다.

t3에서, 지연 요소(23)의 출력(N11)이 L 레벨로 변하여, 유지 회로(24)의 출력(N12)을 무한값으로부터 LL(b00)로 변화시킨다.

t4에서, 리셋 신호(N3)는 H 레벨로 변한다. 유지 회로(18)의 출력(N7)은 따라서 L 레벨에서 유지된다.

t5에서, 선택기(20b)의 출력(N5)이 변하여 패드(4fb)(N2)에서 L 레벨에서 H 레벨로 논리 변화를 일으킨다. T-FF(21a) 및 T-FF(21b)는 t4 이후의 기간에서 논리 변화를 검출할 수 있기 때문에, 패드(4fb)(N2)에서의 논리 변화가 검출되고, 이 검출은 T-FF(21b)의 출력(N9)이 L 레벨로부터 H 레벨로 반하는 것을 일으킨다. 결과로서 유지 회로(18)의 출력(N7)=H, T-FF(21a)의 출력(N8)=L, T-FF(21b)의 출력(N9)=H가 동작 모드 결정 회로(22)에 입력되고, 이에 의해 동작 모드 결정 회로(22)의 출력(N10)을 LH(b01)로 변화시킨다. 유지 회로(24)는 동작 모드 결정 회로(22)의 출력(N10)을 수신하고, 따라서 유지 회로(24)의 출력(N12)은 LH(b01)로 변한다.

t6에서, 유지 회로(24)의 출력(N11)은 H 레벨로 변하고, 유지 회로(24)의 출력(N12)은 래치된다. 다시 말하면, 동작 모드 스위칭 신호가 LH(b01)에서 설정된다. 예를 들면, 동작 모드 스위칭 신호가 LH(b01)일 때 동작 모드 2가 선택되면, 기능 블록(9)은 동작 모드 스위칭 신호 "LH(b01)"의 수신에 의해 동작 모드 2와 관련된 기능을 활성화시킨다.

도 16는 패드(4fb)가 단독으로 결합선(6) 중의 하나에 의해 리드(5e)에 결합된 경우에 대한 동작 타이밍을 나타낸다. 도 15와의 차이는 리드(5e)에 접속하는 것이 패드(4fa) 대신 패드(4fb)라는 것이다. 도 16의 타이밍 도는 도 15의 패드(4fa), 선택기(20a)의 출력(N5), 및 T-FF(21a)의 출력(N8)을, 각각 패드(4fb), 선택기(20b)의 출력(N6), 및 T-FF(21b)의 출력(N9)으로 스위칭함으로써 얻어진다.

도 16에 나타낸 바와 같이, t5에서 유지 회로(18)의 출력(N7)=H, T-FF(21a)의 출력(N8)=H, T-FF(21b)의 출력(N9)=L가 동작 모드 결정 회로(22)에 입력되고, 이에 의해 동작 모드 결정 회로(22)의 출력(N10)을 HL(b10)로 변화시킨다. 유지 회로(24)는 동작 모드 결정 회로(22)의 출력(N10)을 수신하고, 유지 회로(24)의 출력(N12)은 따라서 HL(b10)으로 변한다.

t6에서, 지연 요소(23)의 출력(N11)은 H 레벨로 변하고, 유지 회로(24)의 출력(N12)은 래치된다. 다시 말하면, 동작 모드 스위칭 신호는 HL(b10)에서 설정된다. 예를 들면, 동작 모드 스위칭 신호가 HL(b10)일 때 동작 모드 3이 선택되면, 기능 블록(9)은 동작 모드 스위칭 신호 "HL(b10)"의 수신에 의해 동작 모드 3과 관련된 기능을 활성화시킨다.

상기한 바와 같이, 본발명의 제 4 구체예는 신호 패드와 모드 패드로서 2역을 하는 패드(4fa) 및 패드(4류)를 사용함으로써, 세 개의 접속 패턴: 1) 패드(4fa)와 패드(4fb)가 각각 리드(5e)에 결합된다, 2) 패드(4fa)만이 리드(5e)에 결합된다, 및 3) 패드(4fb)만 리드(5e)에 결합된다, 에 기초하여 선택하도록 세 개의 서로 다른 동작 모드를 제공한다. 두 개의 패드, 패드(4c)(신호 패드) 및 패드(4d)(모드 패드)는 제 1 내지 제 3 구체예에서 두 개의 동작 모드 옵션을 제공하는 반면, 제 4 구체예에서 두 개의 패드, 패드(4fa)(신호/모드 패드) 및 패드 (4fb)(신호/모드 패드)는 세 개의 동작 모드 옵션을 제공한다. 제 4 구체예는 따라서 제 1 구체예의 효과 및, 반도체 장치(1)가 제 1 내지 제 3 구체예보다도 더 많은 동작 모드를 설정하는 것을 가능하게 하는 부가적인 효과를 갖는다.

본발명의 제 1 내지 제 3 구체예는 하나의 모드 패드(패드(4d))가 설치된 구조를 기술하였다. 택일적으로, 두 개 이상의 모드 패드가 설치될 수 있다. 두 개의 모드 패드(패드(4d))를 갖는 구조에서, 모드 패드(패드(4d)) 마다 두 개의 가능한 결합선 접속 패턴이 있고, 총 네 개의 서로 다른 동작 모드로부터 선택할 수 있다.

본발명의 제 4 구체예에 따른 반도체 장치(1)는 세 개 이상의 신호/모드 패드(패드(4f))를 가질 수 있다. 세 개 이상의 신호/모드 패드(패드(4fa), (4fb), 및 (4fc))가 설치된 경우, 동작 모드 스위칭 신호는 패드(4f)의 모든 가능한 조합: 패드(4fa) 및 패드(4fb), 패드(4fb) 및 패드(4fc), 및 패드(4fc) 및 패드(4fa)로부터 계산되어, 선택하는 총 일곱 개의 서로 다른 동작 모드를 얻는다. 제 1 내지 제 3 구체예는 하나의 신호 패드(패드(4c))와 세 개의 모드 패드(패드(4d)), 총 네 개의 패드가 설치된다면, 일곱 가지 동작 모드 옵션을 제공할 수 있는데, 이것은 일곱 가지 동작 모드 옵션을 제공할 필요가 있는 제 4 구체예보다 더 많은 패드이다. 패드 수를 낮게 유지하면 칩 크기를 줄이는 데 도움이 된다.

제 2 내지 제 4 구체예는 변환기(15), 유지 회로(18) 및 기타 구성요소로 입력되는 신호로서 패드(4a)로부터의 리셋 신호 입력을 사용한다. 그렇지만, 리셋 신호 이외의 다른 신호가 대신 사용될 수 있다.

제 1 내지 제 3 구체예의 신호 패드(패드(4c))는 입력/출력 단자이다. 상기에서, 신호 패드(패드(4c))는 동작 모드 선택 동안에 리드(5e)로부터의 입력 신호를 수신하는 패드, 말하자면 입력 단자로서 동작한다. 대신, 패드(4c)는 동작 모드 선택 동안 출력 단자로서 작용할 수 있다. 이는 내부 회로(7)가 패드(4c)로 주어진 신호를 출력하도록 함으로써 달성된다. 택일적으로, 패드(4c)는 출력 단자로서 기능하기 위해 풀-다운 레지스터(11)에 의해 L 레벨로 풀 다운(또는 풀-업 레지스터(10)에 의해 H 레벨로 풀 업)될 수 있다.

제 1 내지 제 4 구체예는 리드(외부 단자)(5) 및 패드(내부 단자)(4)가 결합선(6)에 의해 서로 결합하는 예를 기술하지만, 외부 단자가 리드일 필요는 없다. 외부 단자가 리드가 아닌 예가 도 17 및 18에 나타내어진다.

도 17 및 18은 본발명의 제 1 내지 제 4 구체예를 와이어 접속 타입 볼 그리드 어레이(BGA) 패키지에 적용한 경우를 나타낸다. 도 17은 칩(2) 위쪽으로부터 본 평면도이고, 도 18은 도 17의 라인(B-B')를 따라 취한 단면도이다. 도 17 및 18에 나타낸 바와 같이, 외부 단자는 프린트 기판(25) 상에 배치된 도체 패턴(26)이다.

도 17 및 18에 나타낸 바와 같이, 반도체 장치(1)는 프린트 기판(25)의 절반이 몰드 수지(3)로 덮여 프린트 기판(25) 상에 장착된 칩(2)을 덮는 구조로 되어 있다. 도체 패턴(외부 단자)(26)는 프린트 기판(25) 상에 배치되고, 결합선(6)에 의해, 칩(2) 상에 있는 패드(4)에 결합된다. 동작 모드 선택과 관련된 패드(4c) 및 패드(4d)는 도체 패턴(26c)에 접속된다. 도체 패턴(26)은 프린트 배선(27)을 통해 납볼(28)에 접속된다.

제 1 내지 제 4 구체예는 리드(외부 단자)(5) 및 패드(내부 단자)(4)가 결합선에 의해 서로 결합되는 예를 기술하지만, 선 이외의 다른 수단이 외부 단자 및 내부 단자를 서로 접속시킬 수 있다. 선 이외의 수단이 사용된 예시를 도 19 내지 21에 나타낸다.

도 19 내지 21은 본발명을 플립 칩 접속형 BGA 패키지에 적용한 경우를 나타 낸다. 도 19는 칩(2) 및 프린트 기판(25)(+ 범프(29))을 별도로 나타내는 평면도이고, 도 20은 도 19의 라인 C-C'를 따라 취한 단면도이다. 도 19의 칩(2) 및 프린트 기판(25)는 칩(2)의 C 및 C'가 프린트 기판(25)의 C 및 C'와 각각 일치하도록 범프(29)를 통해 함께 적층된다. 도 19 및 20의 내부 단자 및 외부 단자는 범프(29)에 의해 서로 접속된다.

도 19 및 20에 나타낸 바와 같이, 칩(2)은 반도체 장치(1)를 구성하도록 프린트 기판(25)에 대해 플립 칩으로서 장착된다. 범프(29)는 칩(2) 상에 형성된 패드(4)와 프린트 기판(25) 상에 형성된 도체 패턴(26) 사이에 끼워지고, 패드(4) 및 도체 패턴(26)을 전기적으로 접속시킨다. 몰드 수지(3)는 칩(2)과 프린트 기판(25) 사이에 충전된다. 도체 패턴(26)은 프린트 배선(27)을 통해 납볼(28)에 접속된다.

도 19 및 20에 나타낸 바와 같이, 패드(4c)는 범프(29a)에 의해 도체 패턴(26c)에 접속된다. 모드 패드인 패드(4d)는 범프(29b)에 의해 도체 패턴(26c)에 접속된다. 다시 말하면, 범프(29b)는 외부 단자가 패드(4d)에 결합될 때 존재하고, 외부 단자가 패드(4d)에 결합되지 않을 때는 존재하지 않는다. 범프(29b)의 존재 또는 부재에 기초하여 동작 모드를 선택할 수 있다.

패드(4d)에 결합된 외부 단자가 없는 경우, 도 21에 나타낸 것과 같은 구조가 사용될 수 있다. 도 21은 도 20과 유사하고, 도 19의 라인 C-C'를 따라 취해진 단면도에 해당한다. 차이는 도 20의 도체 패턴(26c)이 도 21에서는 도체 패턴(26a) 및 (26b)로 나누어진다는 것이다.

도 21에 나타낸 바와 같이, 패드(4c)는 범프(29a)에 의해 도체 패턴(26a)에 접속되고, 도체 패턴(26a)은 프린트 배선(27a)을 통해 납볼(28) 중의 하나에 접속된다. 모드 패드인 패드(4d)는 범프(29b)에 의해 도체 패턴(26b)에 접속되고, 도체 패턴(26b)은 프린트 배선(27b)을 통해 납볼(28) 중의 하나에 접속된다.

도 21의 구조에서, 프린트 배선(27b)은 외부 단자가 패드(4d)에 결합할 때 존재하고, 외부 단자가 패드(4d)에 결합하지 않을 때에는 존재하지 않는다. 다시 말하면, 프린트 배선(27b)의 존재 또는 부재에 기초하여 동작 모드를 선택할 수 있다. 납볼(28)은 도 21에서 외부 단자에 해당한다. 동작 모드의 선택은 프린트 배선(27b) 대신 도체 패턴(26b)의 존재 또는 부재에 기초할 수 있다. 또한, 동작 모드의 선택은 프린트 배선(27b) 및 도체 패턴(26b) 양자의 존재 또는 부재에 기초할 수 있다.

상기한 바와 같이, 본발명에 따른 반도체 장치는 동작 모드 선택을 위해 외부 단자와 내부 단자가 어떠한 접속 상태에 있느냐를, 동작 모드 선택 내부 단자에 인접하게 배치되어야 하는 내부 단자로의 신호 입력의 논리 레벨(H 레벨/L 레벨)과 무관하게 검출될 수 있다. 이는 동작 모드 선택을 위해 특정 내부 단자(전원 공급 패드, 접지 패드, 또는 리셋 패드)에 인접하게 내부 단자를 배치할 필요를 없애준다. 따라서, 동작 모드 선택 내부 단자의 배치에 있어서 레이아웃의 자유가 확보된다.

비록 상기에서 몇 가지 바람직한 구체예와 관련하여 본발명을 기술하였지만, 그러한 구체예는 단지 본발명의 예시를 위한 것이고, 첨부된 청구범위를 제한하는 의미로 해석되어서는 안된다는 점을 본업계의 숙련자는 이해한다.

도 1은 본발명의 제 1 구체예에 따른 반도체 장치의 구조도이다.

도 2는 본발명의 제 1 구체예에 따른 반도체 장치의 상세한 구조도이다.

도 3은 본발명의 제 1 구체예에 따른 동작 모드 선택 회로의 회로도이고, 길이 L1 및 길이 L2를 나타낸다.

도 4는 본발명의 제 1 구체예에 따른 동작 모드 선택 회로의 동작을 예시하는 진리치표이다.

도 5는 본발명의 제 2 구체예에 따른 동작 모드 선택 회로의 회로도이다.

도 6는 본발명의 제 2 구체예에 따른 동작 모드 선택 회로의 동작을 예시하는 타이밍 도이다.

도 7는 본발명의 제 2 구체예에 따른 동작 모드 선택 회로의 동작을 예시하는 또다른 타이밍 도이다.

도 8는 본발명의 제 3 구체예에 따른 동작 모드 선택 회로의 회로도이다.

도 9는 본발명의 제 3 구체예에 따른 동작 모드 선택 회로의 동작을 예시하는 타이밍 도이다.

도 10는 본발명의 제 3 구체예에 따른 동작 모드 선택 회로의 동작을 예시하는 또다른 타이밍 도이다.

도 11는 본발명의 제 4 구체예에 따른 반도체 장치의 상세 구조도이다.

도 12는 본발명의 제 4 구체예에 따른 동작 모드 선택 회로의 회로도이다.

도 13는 본발명의 제 4 구체예에 따른 동작 모드 결정 회로의 입력-출력 관계를 나타내는 진리치표이다.

도 14는 본발명의 제 4 구체예에 따른 동작 모드 선택 회로의 동작을 예시하는 타이밍 도이다.

도 15는 본발명의 제 4 구체예에 따른 동작 모드 선택 회로의 동작을 예시하는 또다른 타이밍 도이다.

도 16는 본발명의 제 4 구체예에 따른 동작 모드 선택 회로의 동작을 예시하는 또다른 타이밍 도이다.

도 17은 본발명에 따른 반도체 장치의 변형예를 나타내는 도이다.

도 18은 도 17에서 선 B-B'를 따라 자른 단면도이다.

도 19은 본발명에 따른 반도체 장치의 또다른 변형예를 나타내는 도이다.

도 20은 도 19에서 선 C-C'를 따라 자른 단면도이다.

도 21은 도 19에서 선 C-C'를 따라 자른 단면도이다.

Claims (31)

1. 반도체 장치에 있어서,

   제 1 내부 단자;

   제 2 내부 단자;

   상기 제 2 내부 단자에 접속되어, 상기 제 2 내부 단자가 제 1 기준 전위에 전기적으로 접속된 상태와, 상기 제 2 내부 단자가 상기 제 1 기준 전위에 전기적으로 접속되지 않은 상태 사이를 스위칭하는 제 1 스위칭 회로;

   상기 제 2 내부 단자에 접속되어, 상기 제 2 내부 단자가 제 2 기준 전위에 전기적으로 접속된 상태와, 상기 제 2 내부 단자가 상기 제 2 기준 전위에 전기적으로 접속되지 않은 상태 사이를 스위칭하는 제 2 스위칭 회로; 및

   상기 제 1 내부 단자와 상기 제 2 내부 단자에 접속되어 상기 제 1 내부 단자의 전위를 상기 제 2 내부 단자의 전위와 비교하는 비교기:를 포함하며,

   제 1 스위칭 회로 및 제 2 스위칭 회로는 제 1 내부 단자의 전위에 따라 배타적으로 동작하고,

   상기 반도체 장치는 제 1 내부 단자에 접속된 외부 단자를 더 포함하고,

   상기 제 2 내부 단자가 외부 단자에 접속될 때, 비교기는 매치(match)를 나타내는 신호를 출력하고,

   상기 제 2 내부 단자가 외부 단자에 접속되지 않을 때, 비교기는 미스매치(mismatch)를 나타내는 신호를 출력하는 반도체 장치.
2. 제 1항에 있어서,

   제 1 스위칭 회로 및 제 2 스위칭 회로는, 제 1 내부 단자의 전위에 상응하는 논리값이 제 1 논리값일 때, 제 1 논리값과 다른 제 2 논리값에 해당하는, 제 1 기준 전위와 제 2 기준 전위 중의 어느 하나에 상기 제 2 내부단자가 전기적으로 접속되도록 동작하는 반도체 장치.
3. 제 1항에 있어서,

   제 1 스위칭 회로는 제 1 도전성 타입 트랜지스터를 포함하고,

   제 2 스위칭 회로는 제 2 도전성 타입 트랜지스터를 포함하고,

   여기서 제 1 내부 단자의 전위에 해당하는 신호가 제 1 도전성 타입 트랜지스터의 게이트 및 제 2 도전성 타입 트랜지스터의 게이트에 입력되는 반도체 장치.
4. 제 3항에 있어서,

   제 1 기준 전위는 전원 전위를 포함하고,

   제 2 기준 전위는 접지 전위를 포함하고,

   제 1 도전성 타입 트랜지스터는 P-채널 트랜지스터를 포함하고,

   제 2 도전성 타입 트랜지스터는 N-채널 트랜지스터를 포함하는 반도체 장치.
5. 제 3항에 있어서,

   제 1 도전성 타입 트랜지스터의 한 말단이 풀-업 레지스터를 통해 제 1 기준 전위에 접속되고,

   제 2 도전성 타입 트랜지스터의 한 말단은 풀-다운 레지스터를 통해 제 2 기준 전위에 접속되는 반도체 장치.
6. 삭제
7. 제 1항에 있어서,

   제 1 내부 단자는 입력/출력 신호를 전달하기 위한 입력/출력 단자를 포함하는 반도체 장치.
8. 제 1항에 있어서,

   비교기에 접속되는 메모리 회로; 및

   제 1 내부 단자의 전위에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태, 및 제 1 내부 단자의 전위에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되지 않는 상태 사이에서 스위칭하는 제 3 스위칭 회로를 추가로 포함하고,

   여기서 제 3 스위칭 회로가 제 1 내부 단자의 전위에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태를 선택하는 동안, 메모리 회로는 비교기로부터의 비교 결과 출력을 취하고,

   제 3 스위칭 회로가 제 1 내부 단자의 전위에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되지 않는 상태로 스위칭할 때, 메모리 회로는 취해진 비교 결과를 유지하는 반도체 장치.
9. 제 8항에 있어서,

   메모리 회로가 취해진 비교 결과를 유지하는 동안, 제 1 기준 전위에 전기적으로 접속되는 상태와 제 2 내부 단자가 제 2 기준 전위에 전기적으로 접속되는 상태 중의 하나로 제 2 내부 단자를 고정시키는 반도체 장치.
10. 제 1항에 있어서,

    비교기에 접속되는 메모리 회로;

    제 1 내부 단자의 전위에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태, 및 제 1 내부 단자의 전위에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되지 않는 상태 사이에서 스위칭하는 제 3 스위칭 회로; 및

    상기 메모리 회로와 상기 제 3 스위칭 회로에 접속되는 제 3 내부 단자;

    를 추가로 포함하고,

    여기서, 제 3 내부 단자로의 신호 입력이 제 1 논리값을 가질 때:

    제 3 스위칭 회로는 제 1 내부 단자의 전위에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태를 선택하고;

    제 3 스위칭 회로는 제 1 내부 단자의 전위에 상응하는 논리값과 다른 논리값에 상응하는, 제 1 기준 전위와 제 2 기준 전위 중의 어느 하나에 제 2 내부 단자가 전기적으로 접속되도록 제 1 스위칭 회로 및 제 2 스위칭 회로를 동작시키고;

    메모리 회로는 비교기로부터의 비교 결과 출력을 취하고,

    여기서, 제 3 내부 단자로의 신호 입력이 제 2 논리값을 가질 때:

    제 3 스위칭 회로는 제 1 내부 단자의 전위에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되지 않는 상태를 선택하고;

    제 3 스위칭 회로는 제 2 내부단자가 제 1 기준 전위에 전기적으로 접속되는 상태와 제 2 내부 단자가 제 2 기준 전위에 전기적으로 접속되는 상태 중의 어느 하나로 제 2 내부 단자가 고정되도록 제 1 스위칭 회로 및 제 2 스위칭 회로를 동작시키고;

    메모리 회로는 비교기로부터의 비교 결과 출력을 취하는 반도체 장치.
11. 제 1항에 있어서,

    비교기에 접속되는 메모리 회로; 및

    제 1 내부 단자의 전위에 상응하는 논리값에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태와, 제 1 내부 단자의 전위에 상응하는 논리값의 반전된 논리값에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태 사이에서 스위칭하는 제 3 스위칭 회로;

    를 추가로 포함하고,

    여기서, 제 3 스위칭 회로가 제 1 내부 단자의 전위에 상응하는 논리값에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태를 선택하는 동안, 메모리 회로는 비교기로부터의 비교 결과 출력을 취하고,

    제 3 스위칭 회로가 제 1 내부 단자의 전위에 상응하는 논리값의 반전된 논리값에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태로 스위칭할 때, 메모리 회로는 취해진 비교 결과를 유지하는 반도체 장치.
12. 제 11항에 있어서,

    메모리 소자가 취해진 비교 결과를 유지하는 동안, 제 2 내부 단자는 제 1 내부 단자의 전위에 상응하는 논리값과 같은 논리값에 해당하는, 제 1 기준 전위와 제 2 기준 전위 중의 어느 하나에 전기적으로 접속되는 반도체 장치.
13. 제 1항에 있어서,

    비교기에 접속되는 메모리 회로;

    제 1 내부 단자의 전위에 상응하는 논리값에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태, 및 제 1 내부 단자의 전위에 상응하는 논리값의 반전된 논리값에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태 사이에서 스위칭하는 제 3 스위칭 회로; 및

    상기 메모리 회로와 상기 제 3 스위칭 회로에 접속되는 제 3 내부 단자;

    를 추가로 포함하고,

    여기서, 제 3 내부 단자로의 신호 입력이 제 1 논리값을 가질 때:

    제 3 스위칭 회로는 제 1 내부 단자의 전위에 상응하는 논리값에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태를 선택하고;

    제 3 스위칭 회로는 제 1 내부 단자의 전위에 상응하는 논리값과 다른 논리값에 상응하는, 제 1 기준 전위와 제 2 기준 전위 중의 어느 하나에 제 2 내부 단자가 전기적으로 접속되도록 제 1 스위칭 회로 및 제 2 스위칭 회로를 동작시키고;

    메모리 회로는 비교기로부터의 비교 결과 출력을 취하고,

    여기서, 제 3 내부 단자로의 신호 입력이 제 2 논리값을 가질 때:

    제 3 스위칭 회로는 제 1 내부 단자의 전위에 상응하는 논리값의 반전된 논리값에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로가 동작되는 상태를 선택하고;

    제 3 스위칭 회로는 제 1 내부 단자의 전위에 상응하는 논리값과 같은 논리값에 상응하는, 제 1 기준 전위와 제 2 기준 전위 중의 어느 하나에 제 2 내부 단자가 전기적으로 접속되도록 제 1 스위칭 회로 및 제 2 스위칭 회로를 동작시키고;

    메모리 회로는 비교기로부터의 비교 결과 출력을 취하는 반도체 장치.
14. 제 11항에 있어서,

    제 1 내부 단자가 제 1 기준 전위에 전기적으로 접속되는 상태, 및 제 1 내부 단자가 제 1 기준 전위에 전기적으로 접속되지 않는 상태 사이에서 스위칭하는, 제 1 내부 단자에 접속되는 제 4 스위칭 회로;

    제 1 내부 단자가 제 2 기준 전위에 전기적으로 접속되는 상태, 및 제 1 내부 단자가 제 2 기준 전위에 전기적으로 접속되지 않는 상태 사이에서 스위칭하는, 제 1 내부 단자에 접속되는 제 5 스위칭 회로;

    제 2 내부 단자의 전위에 상응하는 논리값에 따라 제 4 스위칭 회로 및 제 5 스위칭 회로를 동작시키는 상태와, 제 2 내부 단자의 전위에 상응하는 논리값의 반전된 논리값에 따라 제 4 스위칭 회로 및 제 5 스위칭 회로를 동작시키는 상태 사이에서 스위칭하는 제 6 스위칭 회로;

    제 1 내부 단자의 전위에 상응하는 논리값에서 논리 변화를 검출하는, 제 1 내부 단자에 접속되는 제 1 논리 변화 검출 회로;

    제 2 내부 단자의 전위에 상응하는 논리값에서 논리 변화를 검출하는, 제 2 내부 단자에 접속되는 제 2 논리 변화 검출 회로; 및

    상기 메모리 회로, 상기 제 1 논리 변화 검출 회로 및 상기 제 2 논리 변화 검출 회로에 접속되는 판정 회로를 추가로 포함하고,

    여기서 상기 제 1 논리 변화 검출 회로는, 제 6 스위칭 회로에 의해, 제 2 내부 단자의 전위에 상응하는 논리값에 따라 제 4 스위칭 회로 및 제 5 스위칭 회로를 동작시키는 상태로부터 제 2 내부 단자의 전위에 상응하는 논리값의 반전된 논리값에 따라 제 4 스위칭 회로 및 제 5 스위칭 회로를 동작시키는 상태로의 스위칭에 응하여 발생하는 제 1 내부 단자 내에서의 논리 변화를 검출하고,

    상기 제 2 논리 변화 검출 회로는, 제 3 스위칭 회로에 의해, 제 1 내부 단자의 전위에 상응하는 논리값에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로를 동작시키는 상태로부터 제 1 내부 단자의 전위에 상응하는 논리값의 반전된 논리값에 따라 제 1 스위칭 회로 및 제 2 스위칭 회로를 동작시키는 상태로의 스위칭에 응하여 발생하는 제 2 내부 단자 내에서의 논리 변화를 검출하고,

    상기 판정 회로는 메모리 회로 내에 유지되는 비교 결과와 상기 제 1 논리 변화 검출 회로의 검출 결과에 기초하여 상기 제 1 내부 단자의 외부 접속 상태를 결정하고, 메모리 회로 내에 유지되는 비교 결과와 상기 제 2 논리 변화 검출 회로의 검출 결과에 기초하여 상기 제 2 내부 단자의 외부 접속 상태를 결정하는 반도체 장치.
15. 제 1항에 있어서,

    외부 단자가 리드 프레임을 포함하고, 제 1 내부 단자와 제 2 내부 단자 중의 어느 하나는 배선에 의해 리드 프레임에 접속되는 반도체 장치.
16. 제 1항에 있어서,

    제 1 기판; 및

    제 1 기판의 상단에 배치된 제 2 기판:

    을 추가로 포함하고,

    상기 제 1 내부 단자 및 상기 제 2 내부 단자가 상기 제 2 기판 상에 배치되고,

    상기 외부 단자는 상기 제 1 기판 상에 배치된 도체 패턴을 포함하고,

    상기 제 1 내부 단자와 상기 제 2 내부 단자 중 어느 하나는 배선에 의해 상기 도체 패턴에 접속되는 반도체 장치.
17. 제 1항에 있어서,

    제 1 기판; 및

    플립-칩 접속에 의해 제 1 기판에 접속되는 제 2 기판:

    을 추가로 포함하고,

    상기 제 1 내부 단자 및 상기 제 2 내부 단자가 상기 제 2 기판 상에 배치되고,

    상기 외부 단자는 상기 제 1 기판 상에 배치된 도체 패턴을 포함하고,

    상기 제 1 내부 단자와 상기 제 2 내부 단자 중 어느 하나는 범프에 의해 상기 도체 패턴에 접속되는 반도체 장치.
18. 삭제
19. 삭제
20. 삭제
21. 삭제
22. 삭제
23. 기설정된 전위를 제 1 내부 단자에 접속된 외부 단자에 적용하는 단계;

    상기 기설정된 전위에 해당하는 전위를 상기 외부 단자로부터 상기 제1 내부 단자로 공급하는 단계;

    상기 제 1 내부 단자의 전위가 제 1 논리 레벨을 가리킬 때 제 2 내부 단자를 제 1 기준 전위에 전기적으로 접속시키는 단계;

    제 1 내부 단자의 전위가 제 2 논리 레벨을 가리킬 때 제 2 내부 단자를 제 2 기준 전위에 전기적으로 접속시키는 단계;

    상기 제 1 내부 단자의 전위에 해당하는 전위를, 상기 제 1 기준 전위와 상기 제 2 기준 전위 중의 어느 하나에 전기적으로 접속된 제 2 내부 단자의 전위에 해당하는 전위와 비교하는 것; 및

    비교 결과에 응답하여 동작 모드를 세팅하는 단계:

    를 포함하는, 반도체 장치에 대한 동작 모드 세팅 방법.
24. 제 23항에 있어서,

    상기 동작 모드를 세팅하는 단계 이후에, 제 2 내부 단자가 제 1 기준 전위에 전기적으로 접속되는 상태와, 제 2 내부 단자가 제 2 기준 전위에 전기적으로 접속되는 상태 중의 어느 하나로 제 2 내부 단자를 고정시키는 단계를 추가로 포함하는 반도체 장치에 대한 동작 모드 세팅 방법.
25. 제 23항에 있어서,

    상기 동작 모드를 세팅하는 단계 이후에, 제 1 내부 단자의 전위가 제 1 논리 레벨을 나타낼 때, 제 2 내부 단자를 제 2 기준 전위로 전기적으로 접속시키는 단계; 및

    상기 동작 모드를 세팅하는 단계 이후에, 제 1 내부 단자의 전위가 제 2 논리 레벨을 나타낼 때, 제 2 내부 단자를 제 1 기준 전위로 전기적으로 접속시키는 단계;

    를 추가로 포함하는 반도체 장치에 대한 동작 모드 세팅 방법.
26. 제 23항에 있어서,

    상기 세팅하는 단계는, 비교의 결과에 기초해, 상기 제 2 내부 단자가 상기 외부 단자에 접속됨을 나타내는 제 1 신호 및 상기 제 2 내부 단자가 상기 외부 단자에 접속되지 않음을 나타내는 제 2 신호 중 어느 하나를 생성하는 단계를 포함하는 반도체 장치에 대한 동작 모드 세팅 방법.
27. 반도체 장치에 있어서,

    외부 단자;

    상기 외부 단자에 접속된 제 1 내부 단자;

    제 2 내부 단자; 및

    제 1 내부 단자의 전위에 따라, 제 2 내부 단자가 제 1 기준 전위에 접속된 제 1 접속 구성, 및 제 2 내부 단자가 제 2 기준 전위에 접속된 제 2 접속 구성 사이에서 스위칭하고, 제 1 내부 단자의 전위에 해당하는 제 1 전위를 제 2 내부 단자의 전위에 해당하는 제 2 전위와 비교하는 회로;를 포함하는 반도체 장치.
28. 제 27항에 있어서, 상기 제 2 내부 단자가 상기 외부 단자에 접속될 때 상기 회로는 제 1 신호를 생성하고, 상기 제 2 내부 단자가 상기 외부 단자에 접속되지 않을 때 상기 회로는 상기 제 1 신호와는 다른 제 2 신호를 생성하는 반도체 장치.
29. 제 27항에 있어서, 상기 회로는, 상기 제 1 전위와 상기 제 2 전위와의 비교 결과에 기초해, 상기 제 2 내부 단자가 상기 외부 단자에 접속됨을 나타내는 제 1 신호와 상기 제 2 내부 단자가 상기 외부 단자에 접속되지 않음을 나타내는 제 2 신호 중 어느 하나를 생성하는 반도체 장치.
30. 제 27항에 있어서,

    상기 회로에 접속된 메모리를 더 포함하고,

    상기 메모리가 상기 회로에 의한 비교결과를 저장한 후, 상기 회로는 상기 제 1 내부 단자의 전위에 따라 상기 제 1 접속 구성과 상기 제 2 접속 구성 사이에서 스위칭하지 않는 반도체 장치.
31. 제 27항에 있어서,

    상기 회로에 접속된 메모리를 더 포함하고,

    상기 메모리가 상기 회로에 의한 비교결과를 저장하기 전에, 상기 회로는, 제 1 내부 단자의 전위에 해당하는 논리값과는 다른 논리값에 해당하는 상기 제 1 기준 전위 및 상기 제 2 기준 전위 중 어느 하나에 상기 제 2 내부 단자가 접속되도록 동작되고,

    상기 메모리가 상기 회로에 의한 비교결과를 저장한 후, 상기 회로는, 상기 제 1 내부 단자의 전위에 해당하는 논리값과 동일한 논리값에 해당하는 상기 제 1 기준 전위 및 상기 제 2 기준 전위 중 어느 하나에 접속되도록 동작되는 반도체 장치.

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