JPH0727826A - スキャン回路用試験方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】本来の論理回路の試験前に、スキャン回路の故
障をより完全に検出する。 【構成】（１）リセット信号により全フリップフロップ
の保持内容を初期化し、（２）全フリップフロップに対
しアドレス上昇方向へ順にアドレス指定し、アドレス指
定した各フリップフロップについて、スキャンアウトデ
ータ端子からの出力を期待値と比較し、期待値を反転し
たスキャンインデータをスキャンインパルスのタイミン
グでフリップフロップに保持させ、スキャンアウトデー
タ端子からの出力を期待値の反転値と比較し、（３）全
フリップフロップに対しアドレス上昇方向へ１つずつ順
にアドレス指定し、アドレス指定した各フリップフロッ
プについて、スキャンアウトデータ端子からの出力を期
待値の反転値と比較し、次に（１）の処理を行った後、
（２）及び（３）と同様の処理を、アドレス下降方向に
ついて行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、本来の論理回路の試験
前に、該論理回路の試験容易化のために該論理回路に付
加されたスキャン回路を試験するスキャン回路用試験方
法及び装置に関する。

【０００２】

【従来の技術】ＬＳＩや、ＬＳＩが搭載されたプリント
回路板には、本来の論理回路に、試験容易化回路が付加
されている。図６は、試験容易化回路としてスキャン回
路を備えた被試験論理回路１０を示す。被試験論理回路
１０は、本来の論理回路１１に、Ｎ個の入力端子ＰＩ１
〜ＰＩＮ及びＭ個の出力端子ＰＯ１〜ＰＯＭが接続され
ている。本来の論理回路１１に付加されたスキャン回路
は、デコーダ１２、アンドゲート２０〜２ｎ及びＤフリ
ップフロップ３０〜３ｎを備えている。Ｄフリップフロ
ップ３０〜３ｎは本来の論理回路の一部でもあり、その
入出力端が論理回路１１に接続されている。

【０００３】Ｄフリップフロップ３０〜３ｎの各データ
入力端Ｄは共にスキャンインデータ端子ＳＩＤに接続さ
れ、Ｄフリップフロップ３０〜３ｎの各クリア入力端Ｃ
ＬＲは共にリセット端子ＲＳＴに接続されている。ま
た、各Ｄフリップフロップ３０〜３ｎについて、論理回
路１１との接続の関係で、非反転出力端又は反転出力端
の何れか一方がスキャンアウトデータ端子ＳＯに接続さ
れている。Ｄフリップフロップ３０〜３ｎのクロック入
力端ＣＫはそれぞれ、アンドゲート２０〜２ｎの出力端
に接続されている。各アンドゲート２０〜２ｎは、一方
の入力端がスキャンインパスル端子ＳＩＰに接続され、
他方の入力端がデコーダ１２の出力端に接続されてい
る。デコーダ１２の出力端は、Ｄフリップフロップ３０
〜３ｎの出力イネーブル制御端子にも接続されている。
デコーダ１２の入力端は、スキャンアドレス端子ＳＡ０
〜ＳＡｍに接続されている。

【０００４】以下、簡単化のために、端子名の符号とそ
の端子上信号の名称の符号とを同一にする。上記の如く
構成された被試験論理回路１０に対する、従来の試験装
置による試験動作シーケンスを図７に示す。図７におい
て、Ｃは、スキャンアウトデータＳＯと期待値との比較
を表し、Ｉは、期待値の反転値をスキャンインデータ端
子ＳＩＤへ供給した状態でスキャンインパスル端子ＳＩ
Ｐにパスルを供給してＤフリップフロップの保持データ
を反転させることを表し、括弧内の数値はＤフリップフ
ロップの符号を表している。

【０００５】最初に、リセット信号ＲＳＴを供給してＤ
フリップフロップ３０〜３ｎの保持内容を初期化する。
次に、スキャンアドレスＳＡ（ＳＡ０〜ＳＡｍ）を０に
して、アンドゲート２０を開状態にし、アンドゲート２
１〜２ｎを閉状態にし、Ｄフリップフロップ３０の出力
をイネーブルにし、Ｄフリップフロップ３１〜３ｎの出
力を高インピーダンス状態にする。これにより、Ｄフリ
ップフロップ３０の出力がスキャンアウトデータ端子Ｓ
Ｏから取り出され、スキャンアウトデータＳＯが期待値
と比較される。

【０００６】次に、この期待値を反転したビットデータ
をスキャンインデータＳＩＤとして供給し、スキャンイ
ンパスルＳＩＰを与えてＤフリップフロップ３０の出力
を反転させる。このとき、スキャンアウトデータ端子Ｓ
Ｏから取り出されたデータが、期待値の反転値と比較さ
れる。このような処理を、ＳＡ＝０、１、２、・・・、
ｎについて順に行う。前記比較の結果が不一致の場合に
は、不一致を生じさせたＤフリップフロップ３０が故障
であると推定することができる。

【０００７】図７の時間軸前半部において、スキャンイ
ンパスルＳＩＰをＤフリップフロップ３０のクロック入
力端ＣＫに供給したときに、故障によりＤフリップフロ
ップ３２の保持内容が反転した場合、ＳＡ＝２でスキャ
ンインパスルＳＩＰ供給前にスキャンアウトデータＳＯ
を期待値と比較すると、不一致が検出される。しかし、
ＳＡ＝３でスキャンインパスルＳＩＰをＤフリップフロ
ップ３３のクロック入力端ＣＫに供給したときに、故障
によりＤフリップフロップ３１の保持内容が反転した場
合、この反転を検出することができない。

【０００８】そこで、ＳＡ＝ｎまで試験を行った後、図
７の時間軸後半部に示す如く、リセット信号ＲＳＴを供
給してＤフリップフロップ３０〜３ｎの保持内容を再度
初期化し、上記と逆にスキャンアドレスＳＡをｎから０
まで変化させて、上記同様の試験を行う。このようにす
れば、ＳＡ＝３でスキャンインパスルＳＩＰをＤフリッ
プフロップ３３のクロック入力端ＣＫに供給したとき
に、故障によりＤフリップフロップ３１の保持内容が反
転した場合、ＳＡ＝１でスキャンインパスルＳＩＰ供給
前にスキャンアウトデータＳＯを期待値と比較すること
により、この反転による不一致を検出することができ
る。

【０００９】

【発明が解決しようとする課題】しかし、図７の時間軸
前半部において、スキャンインパスルＳＩＰをＤフリッ
プフロップ３０のクロック入力端ＣＫに供給したとき
に、Ｄフリップフロップ３２がリセットされる故障は、
Ｄフリップフロップ３２の保持内容が変化しないので、
ＳＡ＝２でスキャンインパスルＳＩＰ供給前にスキャン
アウトデータＳＯを期待値と比較しても、検出すること
ができない。同様に、ＳＡ＝３でスキャンインパスルＳ
ＩＰをＤフリップフロップ３３のクロック入力端ＣＫに
供給したときに、Ｄフリップフロップ３１がリセットさ
れる故障は、たとえ図７の時間軸後半部においても、Ｄ
フリップフロップ３１の保持内容が変化しないので、Ｓ
Ａ＝１でスキャンインパスルＳＩＰ供給前にスキャンア
ウトデータＳＯを期待値と比較しても、検出することが
できない。

【００１０】故障が存在するスキャン回路を用いて本来
の論理回路の試験を行った場合、その結果得られたフェ
イルデータは、本来の論理回路の故障に因るものである
のか、スキャン回路の故障に因るものであるのか不明で
あるので、両方について故障解析しなければならない。
このため、故障解析が複雑となり、かつ、故障解析時間
が長くなる原因となる。

【００１１】本発明の目的は、このような問題点に鑑
み、本来の論理回路の試験前に、スキャン回路の故障を
より完全に検出することができるスキャン回路用試験方
法及び装置を提供することにある。

【００１２】

【課題を解決するための手段及びその作用】本発明に係
るスキャン回路用試験方法及び装置を、実施例図中の対
応する構成要素の符号を引用して説明する。本発明は、
例えば図６に示す如く、本来の論理回路１１の試験前
に、論理回路１１の試験容易化のために論理回路１１に
付加されたスキャン回路１２、２０〜２ｎ、３０〜３ｎ
を試験するスキャン回路用試験方法及び装置において、
スキャン回路１２、２０〜２ｎ、３０〜３ｎは、複数の
フリップフロップ３０〜３ｎのうち任意のフリップフロ
ップ３ｉがアドレス指定されてその出力がスキャンアウ
トデータ端子ＳＯから取り出され、アドレス指定された
フリップフロップ３ｉにスキャンインデータＳＩＤがス
キャンインパルスＳＩＰのタイミングで保持され、か
つ、リセット信号ＲＳＴにより該複数の全フリップフロ
ップ３０〜３ｎの保持内容が同時に初期化される構成で
ある。

【００１３】本発明に係るスキャン回路用試験方法で
は、例えば図１、３及び６に示す如く、（１）リセット
信号ＲＳＴにより全フリップフロップ３０〜３ｎの保持
内容を初期化し、（２）全フリップフロップ３０〜３ｎ
に対しアドレスの一方向へ１つずつ順にアドレス指定
し、アドレス指定した各フリップフロップ３ｉについ
て、スキャンアウトデータ端子ＳＯからの出力を該期待
値と比較し、該期待値を反転したスキャンインデータＳ
ＩＤをスキャンインパルスＳＩＰのタイミングでフリッ
プフロップ３ｉに保持させ、スキャンアウトデータ端子
ＳＯからの出力を該期待値の反転値と比較し、（３）全
フリップフロップ３０〜３ｎに対しアドレスの該一方向
へ１つずつ順にアドレス指定し、アドレス指定した各フ
リップフロップ３ｉについて、スキャンアウトデータ端
子ＳＯからの出力を該期待値の反転値と比較し、（４）
リセット信号ＲＳＴにより全フリップフロップ３０〜３
ｎの保持内容を初期化し、（５）全フリップフロップ３
０〜３ｎに対しアドレスの該一方向と逆方向へ１つずつ
順にアドレス指定し、アドレス指定した各フリップフロ
ップ３ｉについて、スキャンアウトデータ端子ＳＯから
の出力を該期待値と比較し、該期待値を反転したスキャ
ンインデータＳＩＤをスキャンインパルスＳＩＰのタイ
ミングでフリップフロップ３０〜３ｎに保持させ、スキ
ャンアウトデータ端子ＳＯからの出力を該期待値の反転
値と比較し、（６）全フリップフロップ３０〜３ｎに対
しアドレスの該一方向と逆方向へ１つずつ順にアドレス
指定し、アドレス指定した各フリップフロップ３ｉにつ
いて、スキャンアウトデータ端子ＳＯからの出力を該期
待値の反転値と比較し、（２）、（３）、（５）及び
（６）での比較結果に基づいてスキャン回路１２、２０
〜２ｎ、３０〜３ｎの故障を検出する。

【００１４】本発明に係るスキャン回路用試験装置で
は、例えば図１、３及び６に示す如く、リセット信号Ｒ
ＳＴによりフリップフロップ３０〜３ｎの保持内容を初
期化したときにフリップフロップ３０〜３ｎから出力さ
れると期待される値が格納された期待値記憶手段４７
と、スキャンアウトデータ端子ＳＯからの出力と期待値
記憶手段４７から読み出された期待値とを比較する第１
比較手段５２と、スキャンアウトデータ端子ＳＯからの
出力と該期待値を反転した値とを比較する第２比較手段
５３と、第１比較手段５２の比較結果が格納される第１
比較結果記憶手段４４と、第２比較手段５３の比較結果
が格納される第２比較結果記憶手段４５と、フリップフ
ロップ３０〜３ｎ、期待値記憶手段４７、第１比較結果
記憶手段４４及び第２比較結果記憶手段４５に対しアド
レスの一方向又は該一方向と逆方向へ１つずつ順にアド
レス指定するアドレス指定手段４１と、制御手段４２と
を有し、制御手段４２は、（１）リセット信号ＲＳＴに
よりフリップフロップ３０〜３ｎの保持内容を初期化
し、（２）アドレス指定手段４１に対し該一方向へ始め
から終わりまでアドレス指定させ、各アドレス指定につ
いて、第１比較手段５２の比較結果を第１比較結果記憶
手段４４に格納させ、該期待値を反転したスキャンイン
データＳＩＤをスキャンインパルスＳＩＰのタイミング
でフリップフロップ３ｉに保持させ、第２比較手段５３
の比較結果を第２比較結果記憶手段４５に格納させ、
（３）アドレス指定手段４１に対し該一方向へ始めから
終わりまでアドレス指定させ、各アドレス指定につい
て、第２比較手段５３の比較結果を第２比較結果記憶手
段４５に格納させ、（４）リセット信号ＲＳＴによりフ
リップフロップ３０〜３ｎの保持内容を初期化し、
（５）アドレス指定手段４１に対し該逆方向へ始めから
終わりまでアドレス指定させ、各アドレス指定につい
て、第１比較手段５２の比較結果を第１比較結果記憶手
段４４に格納させ、該期待値を反転したスキャンインデ
ータＳＩＤをスキャンインパルスＳＩＰのタイミングで
フリップフロップ３ｉに保持させ、第２比較手段５３の
比較結果を第２比較結果記憶手段４５に格納させ、
（６）アドレス指定手段４１に対し該逆方向へ始めから
終わりまでアドレス指定させ、各アドレス指定につい
て、第２比較手段５３の比較結果を第２比較結果記憶手
段４５に格納させ、（２）、（３）、（５）及び（６）
での比較結果に基づいてスキャン回路１２、２０〜２
ｎ、３０〜３ｎの故障を検出する。

【００１５】本発明によれば、例えば図３（Ａ）におい
て、スキャンインパスルＳＩＰをＤフリップフロップ３
０のクロック入力端ＣＫに供給したとき、Ｄフリップフ
ロップ３２がリセットされる故障は、上記（２）の場合
に検出できなくても、（３）の場合はＤフリップフロッ
プ３２の保持内容が変化するので、ＳＡ＝２でスキャン
アウトデータＳＯを期待値の反転値と比較することによ
り、検出することができる。また、例えば図３（Ｂ）に
おいて、ＳＡ＝３でスキャンインパスルＳＩＰをＤフリ
ップフロップ３３のクロック入力端ＣＫに供給したと
き、Ｄフリップフロップ３１がリセットされる故障は、
上記（５）の場合に検出できなくても、（６）の場合は
Ｄフリップフロップ３１の保持内容が変化するので、Ｓ
Ａ＝１でスキャンアウトデータＳＯを期待値の反転値と
比較することにより、検出することができる。

【００１６】このような故障検出は本発明特有のもので
あり、本来の論理回路の試験前に、スキャン回路の故障
をより完全に検出することができる。これにより、本来
の論理回路の試験後の故障解析がより簡単となり、か
つ、故障解析時間を短縮することが可能となる。

【００１７】

【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は、スキャン回路用試験装置４０の回路構
成を示す。この試験装置４０は、図６に示す被試験論理
回路１０に備えられたようなスキャン回路に対し試験を
行うためのものであり、試験装置４０のスキャンアドレ
ス端子ＳＡ０〜ＳＡｍ、リセット端子ＲＳＴ、スキャン
インパスル端子ＳＩＰ、スキャンアウトデータ端子ＳＯ
及びスキャンインデータ端子ＳＩＤはそれぞれ、図６に
示す被試験論理回路１０のスキャンアドレス端子ＳＡ０
〜ＳＡｍ、リセット端子ＲＳＴ、スキャンインパスル端
子ＳＩＰ、スキャンアウトデータ端子ＳＯ及びスキャン
インデータ端子ＳＩＤに接続される。

【００１８】アップダウンカウンタ４１は、制御回路４
２の出力端ａからのクロックφ１を計数し、その計数値
を出力端Ｑ０〜Ｑｍ＋２から出力する。この計数値は、
制御回路４２の出力端ｂからのクリアパルスによりゼロ
クリアされる。計数値の下位ｍ＋１ビットを取り出す出
力端Ｑ０〜Ｑｍはそれぞれ、スキャンアドレス端子ＳＡ
０〜ＳＡｍに接続されている。アップダウンカウンタ４
１は、その出力端Ｑｍ＋２がインバータ４３を介してア
ップ／ダウン制御入力端Ｕ／Ｄに接続されており、出力
端Ｑｍ＋２が０のときアップカウンタとして機能し、出
力端Ｑｍ＋２が‘１’のときダウンカウンタとして機能
する。

【００１９】アップダウンカウンタ４１の出力端Ｑ０〜
Ｑｍ及びＱｍ＋２は第１フェイルメモリ４４のアドレス
入力端ＡＤに接続され、出力端Ｑ０〜Ｑｍ＋２は第２フ
ェイルメモリ４５のアドレス入力端ＡＤに接続され、出
力端Ｑ０〜Ｑｍは無効データメモリ４６及び期待値メモ
リ４７のアドレス入力端ＡＤに接続されている。第１フ
ェイルメモリ４４〜４７の読み出し及び書き込みのデー
タ長は、何れも１ビットである。

【００２０】第１フェイルメモリ４４〜４７のリード／
ライト制御は、不図示の配線を介し制御回路４２により
行われる。期待値メモリ４７には、不図示のホストコン
ピュータから期待値が転送されて格納される。期待値メ
モリ４７のアドレスＳＡ＝ｉには、図６でリセット信号
ＲＳＴを供給した後に、Ｄフリップフロップ３ｉの出力
端からスキャンアウトデータ端子ＳＯを介して取り出さ
れるデータの期待値が格納されている。期待値メモリ４
７のデータ出力端ＤＯは、インバータ４８を介してスキ
ャンインデータ端子ＳＩＤに接続されており、期待値の
反転値が、スキャンインデータ端子ＳＩＤから取り出さ
れる。したがって、スキャンインデータＳＩＤ及びスキ
ャンインパスルＳＩＰを被試験論理回路１０に供給する
と、Ｄフリップフロップ３ｉの保持内容が反転され、そ
の出力がスキャンアウトデータ端子ＳＯから取り出され
る。

【００２１】Ｄフリップフロップ３０〜３ｎは合計ｎ＋
１個以下であり、無効データメモリ４６のアドレスＳＡ
＝ｉには、Ｄフリップフロップ３ｉが存在するとき
‘０’、存在しないとき‘１’のデータが格納されてい
る。無効データメモリ４６のデータ出力端ＤＯは、イン
バータ４９を介してアンドゲート５０の入力端に接続さ
れている。アンドゲート５０の他の入力端には、アップ
ダウンカウンタ４１の出力端Ｑｍ＋１がインバータ５１
を介して接続され、さらに、制御回路４２の出力端ｄが
接続されている。アンドゲート５０の出力端はスキャン
インパスル端子ＳＩＰに接続されており、出力端Ｑｍ＋
１が‘０’であり、かつ、Ｄフリップフロップ３ｉが存
在するとき、制御回路４２から周期的に出力されるパル
スがアンドゲート５０を介しスキャンインパスル端子Ｓ
ＩＰから取り出される。

【００２２】スキャンアウトデータ端子ＳＯは、各イク
スクルーシブノア回路５２及び５３の一方の入力端に接
続されている。イクスクルーシブノア回路５２の他方の
入力端は期待値メモリ４７のデータ出力端に接続され、
イクスクルーシブノア回路５３の他方の入力端はインバ
ータ４８の出力端に接続されている。被試験論理回路１
０にリセット信号ＲＳＴを供給した後、スキャンアドレ
スＳＡがｉになったとき、Ｄフリップフロップ３ｉの出
力はイクスクルーシブノア回路５２により期待値メモリ
４７からの期待値と比較され、次に、Ｄフリップフロッ
プ３ｉにスキャンインデータＳＩＤ及びスキャンインパ
スルＳＩＰを供給してその保持内容を反転させたとき、
Ｄフリップフロップ３ｉの出力はイクスクルーシブノア
回路５３によりインバータ４８からの反転期待値と比較
される。イクスクルーシブノア回路５２及び５３は何れ
も、両入力値が一致したとき‘１’を出力する。

【００２３】イクスクルーシブノア回路５２及び５３の
出力端はそれぞれ、オアゲート５４及び５５の一方の入
力端に接続されている。オアゲート５４及び５５の他方
の入力端には、無効データメモリ４６の出力端が接続さ
れている。したがって、Ｄフリップフロップ３ｉが存在
し、かつ、イクスクルーシブノア回路５２又は５３が一
致を検出したとき、オアゲート５４又は５５の出力が
‘１’となり、また、Ｄフリップフロップ３ｉが存在し
ないときには、オアゲート５４及び５５の出力が‘１’
となる。

【００２４】オアゲート５４及び５５の出力端はそれぞ
れ、Ｄフリップフロップ５６及び５７のデータ入力端Ｄ
に接続されている。Ｄフリップフロップ５６及び５７の
クロック入力端ＣＫはそれぞれ、アンドゲート５８の出
力端及び制御回路４２の出力端ｆに接続されている。ア
ンドゲート５８は、その一方の入力端が制御回路４２の
出力端ｅに接続され、他方の入力端がインバータ５１の
出力端に接続されている。

【００２５】Ｄフリップフロップ５６及び５７の反転出
力端＊Ｑはそれぞれ、一方では第１フェイルメモリ４４
及び第２フェイルメモリ４５のデ−タ入力端ＤＩに接続
され、他方ではオアゲート５９の入力端に接続されてい
る。オアゲート５９の出力端はＤフリップフロップ６０
のデータ入力端Ｄに接続され、Ｄフリップフロップ６０
のクロック入力端ＣＫは制御回路４２の出力端ｇに接続
されている。Ｄフリップフロップ６０の非反転出力端Ｑ
は、スキャン回路用試験装置４０の出力端を介し、例え
ば不図示のモニタ用ホトダイオードに接続されている。

【００２６】また、制御回路４２の出力端ｃは、リセッ
ト端子ＲＳＴに接続されている。制御回路４２は、その
出力端ｈへのスタートパルスにより動作を開始する。次
に、制御回路４２の動作開始によるスキャン回路用試験
装置４０の動作を、図２〜図４を参照して説明する。 （１）制御回路４２の出力端ｃからの図２（Ａ）に示す
ようなリセット信号ＲＳＴにより、被試験論理回路１０
のＤフリップフロップ３０〜３ｎの保持内容がクリアさ
れ、同時に、制御回路４２の出力端ｂからのクリア信号
により、アップダウンカウンタ４１の計数値がゼロクリ
アされてＳＡ＝０となる。

【００２７】これにより、被試験論理回路１０は、アン
ドゲート２０が開かれ、アンドゲート２１〜２ｎが閉じ
られ、かつ、Ｄフリップフロップ３１〜３ｎの出力端が
ハイインピーダンス状態にされ、Ｄフリップフロップ３
０の出力端がスキャンアウトデータ端子ＳＯと導通状態
になる。スキャンアウトデータＳＯが期待値メモリ４７
からの期待値と一致しているとき、イクスクルーシブノ
ア回路５２の出力が‘１’となる。出力端Ｑｍ＋１が
‘０’であるので、アンドゲート５８は開いており、制
御回路４２の出力端ｅからのクロックがアンドゲート５
８を介し図２（Ａ）に示すクロックφ２としてＤフリッ
プフロップ５６のクロック入力端ＣＫに供給される。こ
のクロックφ２のタイミングでオアゲート５４の出力が
Ｄフリップフロップ５６に保持され、制御回路４２によ
りＤフリップフロップ５６の反転出力が第１フェイルメ
モリ４４のアドレス０に書き込まれる。

【００２８】次に、制御回路４２の出力端ｄからアンド
ゲート５０を介して図２（Ａ）に示すようなスキャンイ
ンパスルＳＩＰがＤフリップフロップ３０のクロック入
力端ＣＫに供給され、このタイミングで、期待値メモリ
４７からの期待値をインバータ４８で反転したスキャン
インデータＳＩＤがＤフリップフロップ３０に保持さ
れ、Ｄフリップフロップ３０の出力がスキャンアウトデ
ータ端子ＳＯから取り出される。スキャンアウトデータ
ＳＯがインバータ４８からの期待値に一致すれば、イク
スクルーシブノア回路５３の出力が‘１’となる。制御
回路４２の出力端ｆからの図２（Ａ）に示すクロックφ
３のタイミングで、オアゲート５５の出力がＤフリップ
フロップ５７に保持され、制御回路４２によりＤフリッ
プフロップ５７の反転出力が第２フェイルメモリ４５の
アドレス０に書き込まれる。

【００２９】このような処理が、図３（Ａ）の時間軸前
半部に示す如く、ＳＡ＝０〜ｎについて順に行われる。
例えば、スキャンインパスルＳＩＰをＤフリップフロッ
プ３０のクロック入力端ＣＫに供給したときに、故障に
よりＤフリップフロップ３２の保持内容が反転した場
合、ＳＡ＝２でスキャンインパスルＳＩＰ供給前にスキ
ャンアウトデータＳＯを期待値と比較すると、不一致が
検出される。

【００３０】（２）次のクロックφ１でアップダウンカ
ウンタ４１の計数値がｎ＋１、すなわち、Ｑｍ＋２＝
０、Ｑｍ＋１＝１、ＳＡ＝０となり、アップダウンカウ
ンタ４１は上記（１）と同様にアップカウンタとして機
能し、また、アンドゲート５０及び５８は閉じられ、ス
キャンインパスルＳＩＰ及びクロックφ２は図２（Ｂ）
に示す如くなる。スキャンアドレスＳＡ、クロックφ１
及びφ３は図２（Ａ）の場合と同様である。

【００３１】したがって、図３（Ａ）の時間軸後半部に
も示す如く、ＳＡ＝０、１、・・・、ｎと変化する。Ｄ
フリップフロップ３０、３１、・・・、３ｎの出力とイ
ンバータ４８からの期待値とが順にイクスクルーシブノ
ア回路５３で比較され、比較結果が第２フェイルメモリ
４５に格納される。例えば、スキャンインパスルＳＩＰ
をＤフリップフロップ３０のクロック入力端ＣＫに供給
したとき、Ｄフリップフロップ３２がリセットされる故
障は、上記（１）の場合に検出できなくても、今回の場
合はＤフリップフロップ３２の保持内容が変化するの
で、ＳＡ＝２でスキャンアウトデータＳＯをインバータ
４８からの期待値と比較することにより、検出すること
ができる。

【００３２】この故障検出は本発明特有のものであり、
これにより、本来の論理回路の試験後の故障解析がより
簡単となり、かつ、故障解析時間を短縮することが可能
となる。 （３）制御回路４２の出力端ｃからのリセット信号ＲＳ
Ｔにより、被試験論理回路１０のＤフリップフロップ３
０〜３ｎの保持内容がクリアされ、同時に、アップダウ
ンカウンタ４１の計数値が２ｎ＋１、すなわち、Ｑｍ＋
２＝１、Ｑｍ＋１＝０、ＳＡ＝０となる。これにより、
アップダウンカウンタ４１はダウンカウンタとして機能
し、また、アンドゲート５０及び５８は上記（１）の場
合と同様に開状態となる。

【００３３】したがって、図３（Ｂ）の時間軸前半部に
示す如く、上記（１）の動作がＳＡ＝ｎ、ｎ−1 、ｎ−
２・・・、０の順に行われる。例えば、ＳＡ＝３でスキ
ャンインパスルＳＩＰをＤフリップフロップ３３のクロ
ック入力端ＣＫに供給したときに、故障によりＤフリッ
プフロップ３１の保持内容が反転した場合、ＳＡ＝１で
スキャンインパスルＳＩＰ供給前にスキャンアウトデー
タＳＯを期待値と比較することにより、この反転による
不一致を検出することができる。

【００３４】（４）次のクロックφ１でアップダウンカ
ウンタ４１の計数値が３ｎ＋１、すなわち、Ｑｍ＋２＝
１、Ｑｍ＋１＝１、ＳＡ＝０となり、アップダウンカウ
ンタ４１は上記（３）と同様にダウンカウンタとして機
能し、また、アンドゲート５０及び５８は閉じられる。
したがって、図３（Ａ）の時間軸後半部にも示す如く、
ＳＡ＝０、１、・・・、ｎと変化する。Ｄフリップフロ
ップ３ｎ、３ｎ−１、・・・、３０の出力とインバータ
４８からの期待値とが順にイクスクルーシブノア回路５
３で比較され、比較結果が第２フェイルメモリ４５に格
納される。

【００３５】例えば、ＳＡ＝３でスキャンインパスルＳ
ＩＰをＤフリップフロップ３３のクロック入力端ＣＫに
供給したとき、Ｄフリップフロップ３１がリセットされ
る故障は、上記（３）の場合に検出できなくても、今回
の場合はＤフリップフロップ３１の保持内容が変化する
ので、ＳＡ＝１でスキャンアウトデータＳＯをインバー
タ４８からの期待値と比較することにより、検出するこ
とができる。

【００３６】この故障検出は本発明特有のものであり、
これにより、本来の論理回路の試験後の故障解析がより
簡単となり、かつ、故障解析時間を短縮することが可能
となる。以上のようにして得られた試験データの具体例
を、図４に示す。図４（Ａ）は、各ＳＡ＝ｉに対するＤ
フリップフロップ３ｉの出力を示す。−線は、対応する
Ｄフリップフロップが存在しないことを示す。図４
（Ｂ）は、図４（Ａ）の条件の下での期待値メモリ４７
及び無効データメモリ４６の内容、並びに、試験後の第
１フェイルメモリ４４及び第２フェイルメモリ４５の内
容を示す。

【００３７】無効データは、図４（Ａ）中が−線のとき
‘１’、その他のとき‘０’である。期待値は、無効デ
ータが‘１’のとき‘０’、無効データが‘０’のとき
図４（Ａ）中のＤフリップフロップの出力に一致してい
る。図４（Ｂ）中の第２フェイルデータ（１）は、図３
（Ａ）の前半部又は図３（Ｂ）の前半部に対応してお
り、第２フェイルデータ（２）は、図３（Ａ）の後半部
又は図３（Ｂ）の後半部に対応している。

【００３８】図１の第１フェイルメモリ４４〜４６に格
納された試験結果は、制御回路４２により読み出され、
ホストコンピュータに供給されて故障原因が推定又は確
定される。図５は、フェイルデータから推量できる故障
原因を示している。図５中、スキャンアドレス故障と
は、予定外のスキャンアドレスを指定する故障であり、
スキャンイン故障とは、スキャンインパルスでＤフリッ
プフロップ３ｉの保持内容を反転できない故障であり、
スタック（縮退）故障とは、Ｄフリップフロップ３ｉの
出力が固定している故障である。

【００３９】なお、本発明には他にも種々の変形例が含
まれる。例えば、第１フェイルメモリ４４及び第２フェ
イルメモリ４５のアドレス入力端ＡＤも無効データメモ
リ４６及び期待値メモリ４７と同様にｍ＋１ビットと
し、上記（１）と（２）の間及び（３）と（４）との間
に、第１フェイルメモリ４４及び第２フェイルメモリ４
５の内容を読み出してホストコンピュータに供給し、上
記（２）と（３）の間及び（４）の後に、第２フェイル
メモリ４５の内容を読み出してホストコンピュータに供
給する構成であってもよい。

【００４０】また、イクスクルーシブノア回路５３を用
いずに、イクスクルーシブノア回路５２の出力をインバ
ータで反転したものをオアゲート５５に供給する構成で
あってもよい。さらに、イクスクルーシブノア回路５２
及び５３で比較を行わずにスキャンアウトデータＳＯを
メモリに格納しておき、格納値を試験後に一括して期待
値と比較する構成であってもよい。

【００４１】また、スキャン回路用試験装置４０をコン
ピュータで構成し、ソフトウエアで上記処理を実行する
構成であってもよい。

【００４２】

【発明の効果】以上説明した如く、本発明に係るスキャ
ン回路用試験方法及び装置によれば、本来の論理回路の
試験前に、スキャン回路の故障をより完全に検出するこ
とができるという優れた効果を奏し、本来の論理回路の
試験後の故障解析の簡単化及び故障解析時間の短縮化に
寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の実施例のスキャン回路用試験装置の回
路構成図である。

【図２】図１の装置の動作を説明するためのタイミング
チャートである。

【図３】図１の装置による試験動作シーケンスを示す図
である。

【図４】試験データの具体例を示す図である。

【図５】フェイルデータから推量できる故障原因を示す
図である。

【図６】被試験論理回路の構成例を示す図である。

【図７】従来の試験装置による試験動作シーケンスを示
す図である。

【符号の説明】 １０ 被試験論理回路 １１ 論理回路 １２ デコーダ ２０〜２ｎ、５０、５８ アンドゲート ３０〜３ｎ、５６、５７ Ｄフリップフロップ ４０ スキャン回路用試験装置 ４１ アップダウンカウンタ ４２ 制御回路 ４３、４８、４９、５１ インバータ ４４ 第１フェイルメモリ ４５ 第２フェイルメモリ ４６ 無効データメモリ ４７ 期待値メモリ ５２、５３ イクスクルーシブノア回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 本来の論理回路（１１）の試験前に、該
   論理回路の試験容易化のために該論理回路に付加された
   スキャン回路（１２、２０〜２ｎ、３０〜３ｎ）を試験
   するスキャン回路用試験方法において、該スキャン回路
   は、複数のフリップフロップ（３０〜３ｎ）のうち任意
   のフリップフロップがアドレス指定されてその出力がス
   キャンアウトデータ端子（ＳＯ）から取り出され、アド
   レス指定された該フリップフロップにスキャンインデー
   タ（ＳＩＤ）がスキャンインパルス（ＳＩＰ）のタイミ
   ングで保持され、かつ、リセット信号（ＲＳＴ）により
   該複数の全フリップフロップの保持内容が同時に初期化
   される構成であり、 （１）該リセット信号により該全フリップフロップの保
   持内容を初期化し、 （２）該全フリップフロップに対しアドレスの一方向へ
   １つずつ順にアドレス指定し、アドレス指定した各フリ
   ップフロップについて、該スキャンアウトデータ端子か
   らの出力を期待値と比較し、該期待値を反転したスキャ
   ンインデータを該スキャンインパルスのタイミングで該
   フリップフロップに保持させ、該スキャンアウトデータ
   端子からの出力を該期待値の反転値と比較し、 （３）該全フリップフロップに対しアドレスの該一方向
   へ１つずつ順にアドレス指定し、アドレス指定した各フ
   リップフロップについて、該スキャンアウトデータ端子
   からの出力を該期待値の反転値と比較し、 （４）該リセット信号により該全フリップフロップの保
   持内容を初期化し、 （５）該全フリップフロップに対しアドレスの該一方向
   と逆方向へ１つずつ順にアドレス指定し、アドレス指定
   した各フリップフロップについて、該スキャンアウトデ
   ータ端子からの出力を該期待値と比較し、該期待値を反
   転したスキャンインデータを該スキャンインパルスのタ
   イミングで該フリップフロップに保持させ、該スキャン
   アウトデータ端子からの出力を該期待値の反転値と比較
   し、 （６）該全フリップフロップに対しアドレスの該一方向
   と逆方向へ１つずつ順にアドレス指定し、アドレス指定
   した各フリップフロップについて、該スキャンアウトデ
   ータ端子からの出力を該期待値の反転値と比較し、 該（２）、（３）、（５）及び（６）での比較結果に基
   づいて該スキャン回路の故障を検出することを特徴とす
   るスキャン回路用試験方法。
2. 【請求項２】 本来の論理回路（１１）の試験前に、該
   論理回路の試験容易化のために該論理回路に付加された
   スキャン回路（１２、２０〜２ｎ、３０〜３ｎ）を試験
   するスキャン回路用試験装置において、該スキャン回路
   は、複数のフリップフロップ（３０〜３ｎ）のうち任意
   のフリップフロップがアドレス指定されてその出力がス
   キャンアウトデータ端子（ＳＯ）から取り出され、アド
   レス指定された該フリップフロップにスキャンインデー
   タ（ＳＩＤ）がスキャンインパルス（ＳＩＰ）のタイミ
   ングで保持され、かつ、リセット信号（ＲＳＴ）により
   該複数の全フリップフロップの保持内容が同時に初期化
   される構成であり、 該リセット信号により該全フリップフロップの保持内容
   を初期化したときに該フリップフロップから出力される
   と期待される値が格納された期待値記憶手段（４７）
   と、 該スキャンアウトデータ端子からの出力と該期待値記憶
   手段から読み出された期待値とを比較する第１比較手段
   （５２）と、 該スキャンアウトデータ端子からの出力と該期待値を反
   転した値とを比較する第２比較手段（５３）と、 該第１比較手段の比較結果が格納される第１比較結果記
   憶手段（４４）と、 該第２比較手段の比較結果が格納される第２比較結果記
   憶手段（４５）と、 該全フリップフロップ、該期待値記憶手段、該第１比較
   結果記憶手段及び該第２比較結果記憶手段に対しアドレ
   スの一方向又は該一方向と逆方向へ１つずつ順にアドレ
   ス指定するアドレス指定手段（４１）と、 制御手段（４２）とを有し、該制御手段は、 （１）該リセット信号により該全フリップフロップの保
   持内容を初期化し、 （２）該アドレス指定手段に対し該一方向へ始めから終
   わりまでアドレス指定させ、各アドレス指定について、
   該第１比較手段の比較結果を該第１比較結果記憶手段に
   格納させ、該期待値を反転したスキャンインデータを該
   スキャンインパルスのタイミングで該フリップフロップ
   に保持させ、該第２比較手段の比較結果を該第２比較結
   果記憶手段に格納させ、 （３）該アドレス指定手段に対し該一方向へ始めから終
   わりまでアドレス指定させ、各アドレス指定について、
   該第２比較手段の比較結果を該第２比較結果記憶手段に
   格納させ、 （４）該リセット信号により該全フリップフロップの保
   持内容を初期化し、 （５）該アドレス指定手段に対し該逆方向へ始めから終
   わりまでアドレス指定させ、各アドレス指定について、
   該第１比較手段の比較結果を該第１比較結果記憶手段に
   格納させ、該期待値を反転したスキャンインデータを該
   スキャンインパルスのタイミングで該フリップフロップ
   に保持させ、該第２比較手段の比較結果を該第２比較結
   果記憶手段に格納させ、 （６）該アドレス指定手段に対し該逆方向へ始めから終
   わりまでアドレス指定させ、各アドレス指定について、
   該第２比較手段の比較結果を該第２比較結果記憶手段に
   格納させ、 該（２）、（３）、（５）及び（６）での比較結果に基
   づいて該スキャン回路の故障を検出することを特徴とす
   るスキャン回路用試験装置。