FR3064383B1 - Dispositif integre de neurone artificiel - Google Patents

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Abstract

Dispositif intégré de neurone artificiel, comportant une borne d'entrée (BE), une borne de sortie (BS), une borne de référence (BR) destinée à délivrer au moins un signal de référence, un bloc intégrateur (1) configuré pour recevoir et intégrer au moins un signal d'entrée et délivrer un signal intégré, un bloc générateur (2) configuré pour recevoir le signal intégré et, lorsque le signal intégré dépasse un seuil, délivrer le signal de sortie, dans lequel le bloc intégrateur (1) comporte un condensateur principal (C1) couplé entre la borne d'entrée (BE) et la borne de référence (BR), le bloc générateur (2) comporte un transistor MOS principal (TR 1) couplé entre la borne d'entrée (E) et la borne de sortie (S), et dont la grille (g 1) est couplée à la borne de sortie (BS), ledit transistor principal (TR 1) ayant en outre son substrat (sb 1) et sa grille (g 1) mutuellement couplés.

Description

Dispositif intégré de neurone artificiel
Des modes de réalisation de l’invention concernent l’intelligence artificielle, et en particulier la réalisation de réseaux de neurones dans le cadre notamment de l’apprentissage profond, connu par l’homme du métier sous la dénomination anglo-saxonne « Deep learning ». Tout particulièrement, des modes de réalisation concernent les circuits électroniques intégrés simulant le comportement de neurones.
Un neurone biologique comprend plusieurs parties, dont notamment une ou plusieurs dendrites qui délivrent un signal électrique d’entrée, le corps du neurone ou soma, qui accumule le signal d’entrée sous la forme d’une différence de potentiel entre l’intérieur et l’extérieur de sa membrane, et un axone destiné à délivrer un signal de sortie, ou potentiel d’action lorsque la tension entre l’extérieur et l’intérieur de la membrane atteint un certain seuil. Dans un neurone biologique, des fuites électriques ont lieu au travers de la membrane si l’équilibre électrique n’est pas atteint entre l’intérieur et l’extérieur de la membrane.
Ainsi, il convient qu’un neurone artificiel soit capable de recevoir un signal d’entrée, d’intégrer ce signal d’entrée, et lorsque le signal intégré atteint un seuil, d’émettre un signal de sortie sous la forme d’un ou plusieurs pics de tension.
Dans le domaine des réseaux de neurones artificiels, l’acronyme anglo-saxon LIF (« Leaky, Integrate and Fire ») désigne un modèle de comportement simple du neurone artificiel, dans lequel celui-ci reçoit et accumule un signal d’entrée jusqu'à dépasser une valeur seuil, au delà de laquelle le neurone émet un signal de sortie.
Ce modèle prend notamment en compte les fuites électriques du neurone au travers la membrane de celui-ci.
Le neurone peut soit recevoir une série de pics de courant successifs jusqu’à la génération d’un pic de courant de sortie, soit recevoir un signal continu en entrée et générer un train de pics de courant en sortie.
Il existe des solutions pour la réalisation de neurones artificiels selon le modèle LIF, comportant par exemple plusieurs dizaines de transistors et au moins un condensateur de taille importante, typiquement cent micromètres carrés.
En raison de la taille importante du condensateur, le temps de réaction de ce type de circuit est de l’ordre de la milliseconde.
De plus, les applications du domaine de l’intelligence artificielle, comme par exemple mais non limitativement la simulation de l’activité cérébrale, nécessitent la réalisation de réseaux comportant un nombre très important de neurones artificiels, typiquement de l’ordre du milliard. Il serait ainsi très avantageux d’utiliser des circuits intégrés de taille réduite.
Il existe des solutions utilisant des neurones de tailles plus réduites et permettant d’atteindre des vitesses de fonctionnement plus élevées, mais ces solutions nécessitent la mise en œuvre de procédés de fabrication spécifiques.
Ainsi, selon un mode de réalisation de l’invention, il est proposé un neurone artificiel de taille réduite, permettant une vitesse élevée de traitement de l’information et pouvant être avantageusement réalisé par des procédés de fabrication classiques CMOS.
Selon un aspect, il est proposé un dispositif intégré de neurone artificiel, comportant une borne d’entrée destinée à recevoir au moins un signal d’entrée, une borne de sortie destinée à délivrer au moins un signal de sortie, une borne de référence destinée à délivrer au moins un signal de référence, un bloc intégrateur configuré pour recevoir et intégrer ledit au moins un signal d’entrée et délivrer un signal intégré, un bloc générateur configuré pour recevoir le signal intégré et, lorsque le signal intégré dépasse un seuil, délivrer le signal de sortie.
Dans ce dispositif, le bloc intégrateur comporte un condensateur principal couplé entre la borne d’entrée et la borne de référence, le bloc générateur comporte un transistor MOS principal dont une première électrode est couplée à la borne d’entrée, une deuxième électrode est couplée à la borne de sortie, et dont la grille est couplée à la borne de sortie, ledit transistor principal ayant en outre son substrat (« body » en langue anglaise, dans le cas des technologies de type silicium sur isolant, « bulk » dans le cas des technologie de type substrat massif) et sa grille mutuellement couplés.
Ainsi, le dispositif de neurone artificiel comporte peu de composants, ce qui permet avantageusement une diminution importante de la surface du dispositif, et donc un taux d’intégration élevé, par rapport à des dispositifs existant.
La connexion entre le substrat et la grille du transistor MOS principal permet avantageusement un fonctionnement du dispositif avec de faibles valeurs de courant et de tension.
De plus, Γutilisation de composants classiques permet une réalisation du dispositif selon des procédés classiques CMOS.
Le bloc générateur peut comporter un circuit de commande couplé entre le substrat du transistor MOS principal et la borne de référence et configuré pour ajuster la valeur dudit seuil.
Le circuit de commande peut par exemple comporter une résistance de commande.
En variante, le circuit de commande peut comporter un transistor de commande dont l’électrode de commande est configurée pour recevoir un signal de commande, de façon à modifier sa valeur résistive à l’état passant, la valeur dudit seuil dépendant de la valeur dudit signal de commande.
Le transistor MOS principal peut avoir une largeur de grille de un micromètre et une longueur de grille de cent nanomètres.
En variante, le transistor MOS principal peut avoir une longueur de grille inférieure à deux cents nanomètres et une largeur de grille inférieure à vingt-huit nanomètres.
Le condensateur principal peut avoir une surface inférieure à un micromètre carré.
Le condensateur principal peut avoir une surface inférieure à 0,5 micromètre carré.
Ainsi, en utilisant des composants de tailles réduites, on peut obtenir une faible surface totale de dispositif, et donc une faible puissance consommée par le dispositif et une fréquence de fonctionnement élevée.
Selon un mode de réalisation, le dispositif peut comporter en outre une borne d’alimentation destinée à recevoir une tension d’alimentation et un bloc réfractaire configuré pour inhiber le bloc intégrateur durant une durée d’inhibition après ladite délivrance dudit au moins un signal de sortie par le bloc générateur, le bloc réfractaire comportant un premier transistor MOS secondaire dont une première électrode est couplée à la borne d’entrée, une deuxième électrode est couplée à la borne de référence et dont la grille est connectée à ladite borne de sortie par l’intermédiaire d’un deuxième transistor MOS secondaire dont une première électrode est couplée à ladite borne d’alimentation, une deuxième électrode est couplée à la grille du premier transistor MOS secondaire, et dont la grille est couplée à la borne de sortie, le bloc réfractaire comportant en outre un circuit résistif capacitif couplé entre la borne d’alimentation, la borne de référence et la grille du deuxième transistor MOS secondaire, ladite durée d’inhibition dépendant de la constante de temps dudit circuit résistif-capacitif.
Le circuit résistif-capacitif peut comporter un condensateur secondaire dont une première électrode est couplée entre ladite borne d’alimentation et la grille du premier transistor MOS secondaire, et une résistance secondaire couplée entre la grille du deuxième transistor MOS secondaire et la borne de référence.
Le dispositif de neurone comportant un bloc réfractaire a donc un comportement encore plus proche de celui d’un neurone biologique.
En outre, l’utilisation d’un nombre réduit de composants permet une surface du bloc réfractaire réduite.
Selon un autre aspect, il est proposé un circuit intégré comprenant un réseau de neurones artificiels comportant une pluralité de dispositifs tels que ceux décrit précédemment. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation de l’invention, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 6 illustrent des modes de réalisation de l’invention.
La figure 1 illustre schématiquement, et d’un point de vu électrique, un dispositif intégré de neurone artificiel DIS, réalisé dans et sur un substrat semi-conducteur pouvant être soit un substrat massif, soit un substrat de type silicium sur isolant, et configuré pour notamment mettre en œuvre le modèle de neurone LIF.
Le dispositif de neurone DIS a donc ici un fonctionnement analogue à celui d’un neurone biologique.
Le dispositif DIS comporte une borne d’entrée BE, destinée à recevoir un signal d’entrée Se, une borne de sortie BS, destinée à délivrer un signal de sortie Ss, et une borne de référence BR destinée à recevoir une tension de référence, par exemple ici la masse.
Le signal d’entrée peut venir d’une seule source ou bien être la combinaison à la borne BE de plusieurs signaux différents provenant de sources différentes.
Le dispositif comporte également un bloc intégrateur 1, configuré pour recevoir et intégrer le signal d’entrée Se et pour délivrer un signal d’entrée intégré Si, et un bloc générateur 2, configuré pour, lorsque le signal intégré atteint un seuil (ou « seuil de déclenchement »), délivrer le signal de sortie Ss.
Le bloc intégrateur 1 comporte ici un condensateur principal Cl couplé entre la borne d’entrée BE et la borne de référence BR.
Le condensateur principal est ici un condensateur MOS ayant une surface de un micromètre carré.
Le bloc générateur 2 comporte un transistor MOS principal TRI dont une première électrode, ici son drain dl, est couplée à la borne d’entrée BE, une deuxième électrode, ici sa source si, est couplée à la borne de référence BR et dont la grille gl est couplée à la borne de sortie BS.
Le substrat sbl du transistor MOS principal est électriquement couplé à la grille gl.
Le transistor MOS principal TRI comporte un transistor bipolaire parasite, dont la base est le substrat du transistor MOS, dont le collecteur est le drain dl et dont l’émetteur est la source si.
Ici, le transistor MOS principal a une largeur de grille de un micromètre et une longueur de grille (distance drain-source) de cent nanomètres.
Un circuit de commande CC est couplé entre le substrat sbl et la borne de référence BR, et est configuré pour ajuster la valeur du seuil de déclenchement du bloc générateur 2.
Ici, le circuit de commande comporte une résistance de commande Rc, d’une valeur de un giga-ohm dans cet exemple.
Ainsi, en présence d’un signal d’entrée Se sur la borne d’entrée, le condensateur principal Cl se charge, et la valeur de la tension à ses bornes (signal intégré) augmente.
Lorsque le signal intégré Si, c'est-à-dire la tension aux bornes du condensateur Cl et du premier transistor TRI, atteint ledit seuil de déclenchement, alors le signal intégré Si est transmis par l’intermédiaire de la capacité drain-substrat du premier transistor TRI et des courants de fuite de la jonction drain-substrat sur le substrat sbl du premier transistor TRI, et par la capacité drain-grille sur la grille gl du premier transistor TRI. La présence de la capacité drain-substrat du transistor TRI, qui est très grande par rapport à la capacité drain-grille du transistor TRI, ainsi que la connexion entre le substrat et la grille du transistor TRI permettent d’obtenir un fonctionnement du transistor MOS en mode sous-seuil, conjugué à un fonctionnement du transistor bipolaire intrinsèque.
En outre, ces effets conjugués s’amplifient mutuellement. En effet, puisque la capacité drain-substrat est très grande par rapport à la capacité drain-grille, l’impulsion transmise sur la grille est plus faible que celle transmise sur le substrat. La connexion entre la grille gl et le substrat sbl permet à la grille de se polariser davantage (par le biais de la capacité drain-grille mais aussi par le biais de la polarisation du substrat sbl) et par conséquent d’amplifier ces effets conjugués, car plus la tension de grille se rapproche de la tension de seuil du transistor MOS, plus le gain en courant du transistor bipolaire parasite augmente.
Par ailleurs, plus le produit de la valeur résistive de la résistance de commande Rc par la valeur capacitive de la capacité drain-substrat est élevé, plus la valeur du seuil de déclenchement est faible.
Ce type de bloc intégrateur est particulièrement avantageux car il permet d’obtenir un seuil de déclenchement faible, par exemple de l’ordre du volt.
Les figures 2 et 3 représentent l’évolution du signal d’entrée Se, du signal intégré Si et du signal de sortie Ss lors du fonctionnement du dispositif de neurone artificiel DIS.
Dans un premier exemple illustré par la figure 2, la borne d’entrée BE reçoit ici une série de pics de courant, d’amplitude constante ou non, de manière régulière ou non, et qui forment le signal d’entrée Se.
Le signal intégré Si, qui correspond à la tension aux bornes du condensateur, augmente de façon graduelle et par palier à chaque pic de courant.
Lorsque le signal Si intégré atteint le seuil de déclenchement du bloc intégrateur 2, ici 0,6 volt, le transistor MOS principal TRI se déclenche, le condensateur Cl se décharge au travers du transistor MOS TRI et la grille est polarisée pendant une durée très brève. Le pic de polarisation de la grille forme ici le signal de sortie Ss.
Entre chaque pic de courant du signal d’entrée Se, la valeur de la tension aux bornes du condensateur baisse légèrement. Cela est notamment dû au courant de fuite du transistor principal TRI qui simule donc les fuites électriques au travers de la membrane du neurone biologique.
Dans ce premier exemple, le signal d’entrée a une fréquence de 1 mégahertz et une amplitude de cent nano-ampères, avec des pics d’une durée de 20 nanosecondes, et le signal de sortie présente des pics de 753 nanosecondes à une fréquence de 39 kilohertz.
Dans un deuxième exemple illustré par la figure 3, la borne d’entrée BE reçoit un courant continu d’une valeur de dix nanoampères.
Le signal intégré Si augmente de façon continue jusqu’à atteindre le seuil de déclenchement du bloc intégrateur 2, ici 0,9 volts. Le transistor MOS principal TRI se déclenche alors, et le condensateur Cl se décharge au travers du transistor MOS TRI et la grille est polarisée pendant une durée très brève.
Dans ce deuxième exemple, la durée pour atteindre le seuil est beaucoup plus courte que dans le premier exemple, et la fréquence du signal de sortie est de 1,11 mégahertz.
Ainsi, l’utilisation de composants de taille réduite permet bien l’utilisation de fréquences élevées et une faible consommation électrique.
La fréquence et l’amplitude du signal de sortie dépendent de plusieurs paramètres, notamment du dopage et de la surface du condensateur principal Cl qui est un condensateur MOS, du dopage et des dimensions du transistor principal, et de la valeur de la résistance de commande Rc. L’homme du métier saura ajuster ces valeurs en fonction des applications envisagées.
Selon un mode de réalisation illustré sur la figure 4, il est également possible que le circuit de commande CC comporte un transistor de commande Te, dont une première électrode est couplée au substrat du premier transistor MOS, une deuxième électrode est couplée à la borne de référence, et dont la grille est configurée pour recevoir un signal de commande.
En fonction de la valeur du signal de commande, la valeur résistive du transistor de commande Te à l’état passant varie, ajustant ainsi la valeur du seuil de déclenchement du transistor principal TRI et donc du bloc générateur 2.
Le signal de commande peut être par exemple délivré par un module annexe du dispositif de neurone DIS, par exemple en fonction des caractéristiques du signal d’entrée, et ce afin de se rapprocher davantage du caractère adaptable des neurones biologiques.
Selon un mode de réalisation illustré sur la figure 5, le dispositif de neurone DIS comporte un bloc réfractaire 3, configuré pour inhiber le bloc intégrateur 1 durant une période d’inhibition, et une borne d’alimentation BV destinée à recevoir une tension d’alimentation Vdd, par exemple ici une tension de un volt.
En effet, il a été observé que les neurones biologiques sont inhibés durant une période consécutive à la délivrance d’un potentiel d’action par l’axone du neurone.
Ce bloc réfractaire 3 a donc pour but de rapprocher encore davantage le fonctionnement du dispositif de neurone DIS du fonctionnement d’un neurone biologique.
Le bloc réfractaire 3 comporte un premier transistor secondaire Tsl, dont une première électrode, ici le drain Dsl, est couplée à la borne d’entrée, et dont une deuxième électrode, ici la source Ssl, est couplée à la borne de référence.
La grille Gsl du premier transistor secondaire Tsl est couplée à un nœud commun N.
Un deuxième transistor secondaire Ts2 a sa grille couplée à la borne de sortie BS, une première électrode, ici le drain Ds2, couplée à la borne d’alimentation BV, et une deuxième électrode, ici la source Ss2, couplée au nœud commun N.
Un condensateur secondaire Cs est couplé entre la borne d’alimentation BV et le nœud commun N. Le condensateur secondaire Cs est ici un condensateur MOS ayant par exemple une surface de un micromètre carré.
Une résistance secondaire Rs, par exemple ici une résistance de un giga-ohm pouvant être réalisée en pratique par un transistor MOS à l’état passant, est couplée entre le nœud commun N et la borne de référence BF.
Ainsi en fonctionnement, avant l’apparition d’un pic de tension sur la borne de sortie, le condensateur secondaire Cs est chargé et la tension à ses bornes est égale à la tension Vdd.
Le potentiel du nœud commun N est donc nul, et la grille du premier transistor secondaire Tsl n’est pas polarisée.
En présence d’un pic de courant sur la borne de sortie, la grille Gs2 du deuxième transistor secondaire se polarise et le deuxième transistor secondaire Ts2 devient passant.
La grille du premier transistor secondaire Tsl est donc polarisée à la tension Vdd par l’intermédiaire du deuxième transistor secondaire Ts2, et le premier transistor secondaire Tsl devient donc passant, court-circuitant ainsi le condensateur secondaire Cs.
Le potentiel du nœud commun N, et donc la grille Gsl du premier transistor secondaire Tsl, est polarisé à la tension d’alimentation Vdd, et le premier transistor secondaire Tsl devient passant, court-circuitant ainsi le condensateur principal.
Une fois le pic de courant sur la borne de sortie passé, le deuxième transistor secondaire Ts2 se bloque à nouveau, la tension aux bornes du condensateur secondaire Cs augmente progressivement, et le potentiel du nœud commun diminue donc progressivement jusqu’à atteindre une valeur nulle lorsque le condensateur secondaire est totalement chargé.
Lorsque le potentiel du nœud commun atteint une valeur inférieure au seuil de déclenchement du premier transistor secondaire, le premier transistor secondaire se bloque à nouveau.
Ainsi, l’inhibition du bloc intégrateur par le bloc réfractaire a lieu durant une durée d’inhibition qui dépend de la vitesse de charge du condensateur secondaire Cs au travers de la résistance secondaire Rs.
La durée d’inhibition dépend donc de la constante de temps du circuit résistif-capacitif comportant la résistance secondaire Rs et le condensateur secondaire Cs.
La structure d’un tel bloc réfractaire est avantageuse par rapport aux blocs réfractaires de l’art antérieur en ce qu’elle présente un nombre de composants réduit, et permet par conséquent l’obtention d’un bloc réfractaire dont la surface est inférieure à deux micromètres carrés.
Selon un mode de réalisation illustré sur la figure 6, il serait possible d’avoir un circuit intégré CI comportant un réseau de neurones artificiels, comportant une pluralité de dispositifs de neurone selon un ou plusieurs des modes de réalisation décrit précédemment en lien avec les figures 1 à 5, couplés entre eux par l’intermédiaire de leur borne d’entrée ou de sortie.

Claims (10)

  1. REVENDICATIONS
    1. Dispositif intégré de neurone artificiel, comportant une borne d’entrée (BE) destinée à recevoir au moins un signal d’entrée (Se), une borne de sortie (BS) destinée à délivrer au moins un signal de sortie (Ss), une borne de référence (BR) destinée à recevoir une tension de référence, un bloc intégrateur (1) configuré pour recevoir et intégrer ledit au moins un signal d’entrée (Se) et délivrer un signal intégré (Si), un bloc générateur (2) configuré pour recevoir le signal intégré (Si) et, lorsque le signal intégré (Si) dépasse un seuil, délivrer le signal de sortie, dans lequel le bloc intégrateur (1) comporte un condensateur principal (Cl) couplé entre la borne d’entrée (BE) et la borne de référence (BR), le bloc générateur (2) comporte un transistor MOS principal (TRI) dont une première électrode (dl) est couplée à la borne d’entrée (E), une deuxième électrode (si) est couplée à la borne de sortie (S), et dont la grille (gl) est couplée à la borne de sortie (BS), ledit transistor principal (TRI) ayant en outre son substrat (sbl) et sa grille (gl) mutuellement couplés.
  2. 2. Dispositif selon la revendication 1, dans lequel le bloc générateur comporte un circuit de commande (CC) couplé entre le substrat du transistor MOS principal (TRI) et la borne de référence (BR) et configuré pour ajuster la valeur dudit seuil.
  3. 3. Dispositif selon la revendication 2, dans lequel le circuit de commande (CC) comporte une résistance de commande (Rc).
  4. 4. Dispositif selon la revendication 2, dans lequel le circuit de commande (CC) comporte un transistor de commande (Te) dont l’électrode de commande est configurée pour recevoir un signal de commande, de façon à modifier sa valeur résistive à l’état passant, la valeur dudit seuil dépendant de la valeur dudit signal de commande.
  5. 5. Dispositif selon l’une quelconque des revendications précédentes, dans lequel le transistor MOS principal (TRI) a une largeur de grille de un micromètre et une longueur de grille de cent nanomètres.
  6. 6. Dispositif selon l’une quelconque des revendications 1 à 4 dans lequel le transistor MOS principal (TRI) a une largeur de grille inférieure à deux cents nanomètres et une longueur de grille inférieure à vingt-huit nanomètres.
  7. 7. Dispositif selon l’une quelconque des revendications précédentes, dans lequel le condensateur principal (Cl) a une surface inférieure ou égale à un micromètre carré.
  8. 8. Dispositif selon l’une des revendications précédentes, comportant en outre une borne d’alimentation destinée à recevoir une tension d’alimentation et un bloc réfractaire (3) configuré pour inhiber le bloc intégrateur (1) durant une durée d’inhibition après ladite délivrance dudit au moins un signal de sortie (Si) par le bloc générateur (2), le bloc réfractaire (3) comportant un premier transistor MOS secondaire (Tsl) dont une première électrode (Dsl) est couplée à la borne d’entrée (BE), une deuxième électrode (Ssl) est couplée à la borne de référence (BR) et dont la grille (Gsl) est connectée à ladite borne de sortie (BS) par l’intermédiaire d’un deuxième transistor MOS secondaire (Ts2) dont une première électrode (Ds2) est couplée à ladite borne d’alimentation (BV), une deuxième électrode est couplée à la grille du premier transistor MOS secondaire (Tsl), et dont la grille (Gs2) est couplée à la borne de sortie (BS), le bloc réfractaire (3) comportant en outre un circuit résistif capacitif couplé entre la borne d’alimentation (BV), la borne de référence (BR) et la grille du deuxième transistor MOS secondaire (Ts2), ladite durée d’inhibition dépendant de la constante de temps dudit circuit résistif-capacitif.
  9. 9. Dispositif selon la revendication 8, dans lequel le circuit résistif-capacitif comporte un condensateur secondaire (Cs) dont une première électrode est couplée entre ladite borne d’alimentation (BV) et la grille (Gsl) du premier transistor MOS secondaire, et une résistance secondaire (Rs) couplée entre la grille du deuxième transistor MOS secondaire et la borne de référence (BR).
  10. 10. Circuit intégré comprenant un réseau de neurones artificiels comportant une pluralité de dispositifs selon l’une des revendications 1 à 9.
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