DE10317279A1 - Verzögerungsschaltung und zugehöriges Verzögerungsverfahren - Google Patents

Abstract

Die Erfindung bezieht sich auf eine Verzögerungsschaltung mit einem Eingang (IN) zum Empfangen von Eingangssignalen und einer Verzögerungskette zum Verzögern des Eingangssignals, die mit dem Eingang verbunden ist, sowie auf ein zugehöriges Verzögerungsverfahren. DOLLAR A Erfindungsgemäß ist eine Schaltungsstruktur (406, 407, 408) vorgesehen, die hinter dem Eingang mit der Verzögerungskette verbunden ist und die Verzögerungskette in Abhängigkeit vom Eingangssignal mit einer Spannung versorgt. DOLLAR A Verwendung z. B. für Halbleiterspeicherbausteine.

Description

• Die Erfindung betrifft eine Verzögerungsschaltung und ein zugehöriges Verzögerungsverfahren, insbesondere zur Verwendung für Halbleiterspeicherbauelemente.
• Halbleiterspeicher können interne Schaltungen durch Signale mit unterschiedlichen Betriebszeitabstimmungen steuern. Entlang von Signalausbreitungspfaden können Verzögerungsschaltungen angeordnet sein, um solche verschiedenen Signalbetriebs-Zeittakte zu erzeugen. Insbesondere Hochfrequenzspeicher, wie DRAMs, SRAMs und Flash-Speicher, können Adressenübergangsdetektionsschaltungen (ATD-Schaltungen) benutzen, um auf Speicherkernschaltungen, wie Abtastverstärker und Speicherzellen, in Abhängigkeit von Adressübergängen zuzugreifen.
• Fig. 1 zeigt einen herkömmlichen universellen Flash-Speicher. Der universelle Flash-Speicher beinhaltet einen Adressenpuffer 110, einen Wortleitungsdecoder 120, einen Bitleitungsdecoder 130, einen Speicherzellenblock 140, eine ATD-Schaltung 150, einen Abtastverstärker 160 und einen Eingabe-/Ausgabepuffer 170. Der Adressenpuffer 110 ist generell in der Lage, externe Adressensignale zu dem Wortleitungs- und dem Bitleitungsdecoder 120, 130 zu übertragen. Ein Datenbit einer Speicherzelle, die von dem Wortleitungs- und dem Bitleitungsdecoder 120, 130 bestimmt wird, kann durch den Abtastverstärker 160 in den Eingangs-/Ausgangspuffer 170 gespeist werden. Der Abtastverstärker 160 ist in der Lage, die Gültigkeit von Daten festzustellen, die von der ausgewählten Speicherzelle ausgelesen werden. Der Abtastverstärker 160 kann zudem Signale von der ATD-Schaltung 150 empfangen, die eine Verzögerungsschaltung 200 umfaßt. Diese Signale instruieren den Abtastverstärker 160, Ladungen auf einer Bitleitung abzuführen, die eventuell nach dem Abtasten der Daten verbleiben. Zusätzlich können die Signale von der ATD-Schaltung 150 und von der Verzögerungsschaltung 200 benutzt werden, um den Abtastverstärker 160 zu aktivieren.
• Generell ist die Arbeitsgeschwindigkeit einer integrierten Schaltung proportional zu einem jeweiligen Versorgungsspannungspegel Vdd. Ein höherer Versorgungsspannungspegel Vdd erhöht oft die Arbeitsgeschwindigkeit, während eine niedrigerer Versorgungsspannungspegel Vdd die Arbeitsgeschwindigkeit herabsetzt. Deshalb können die von der Verzögerungsschaltung 200 erzeugten Signale unterschiedliche Zeittaktsteuerungen haben, wenn der Spannungspegel variiert.
• Fig. 2 zeigt eine herkömmliche Realisierung für die Verzögerungsschaltung 200. Die Verzögerungsschaltung 200 beinhaltet in dieser Realisierung einen Inverter 201, einen Widerstand 202, einen Kondensator 203, einen Inverter 204 und ein NAND-Gatter 205. Ein Eingangssignal an einem Eingang IN kann an einen Eingang des NAND-Gatters 205 über die Inverter 201 und 204 und den Widerstand 202 angelegt werden. Wie aus der Darstellung ersichtlich ist, wird das Eingangssignal an den anderen Eingang des NAND-Gatters 205 direkt angelegt.
• Fig. 3 zeigt ein Zeitablaufdiagramm der herkömmlichen Verzögerungsschaltung 200 von Fig. 2. Wie aus der Darstellung ersichtlich ist, treten in Abhängigkeit von Änderungen des Versorgungsspannungspegels Vdd verschiedene Übergangszeiten am Eingangsknoten IN, an einem Zwischenknoten A und an einem Ausgangsknoten OUT auf. Das Eingangssignal hat bei einem Versorgungsspannungspegel Vdd = 1,5 V eine längere Übergangszeit als bei einem Versorgungsspannungspegel Vdd = 3,5 V. Entsprechendes gilt für den Knoten A, der auf eine ansteigende Flanke des Eingangssignals reagiert, das den Inverter 201, den Widerstand 202 und den Kondensator 203 durchläuft, und dessen Signal einen niedrigen Pegel bei einer Versorgungsspannung Vdd = 1,5 V später erreicht als bei einer Versorgungsspannung Vdd = 3,5 V. Ein vom NAND-Gatter 205 erzeugtes Ausgangssignal reagiert auf einen jeweiligen Triggerpunkt T1, T2 oder T3 am Knoten A. Als Ergebnis ist der Übergang des Ausgangssignals bei einer Versorgungsspannung Vdd = 1,5 V langsamer als bei einer Versorgungsspannung Vdd = 3,5 V.
• Schwankungen des Ausgangssignals der ATD-Schaltung 150 zusammen mit Änderungen des Versorgungsspannungspegels können somit zu Fehlern in der Speicherschaltung führen.
• Es ist Aufgabe der Erfindung, eine Verzögerungsschaltung mit einem auch bei verschiedenen Versorgungsspannungspegeln vergleichsweise stabilen Ausgangssignal sowie ein zugehöriges Verzögerungsverfahren anzugeben.
• Die Erfindung löst diese Aufgabe durch eine Verzögerungsschaltung mit den Merkmalen des Patentanspruchs 1 oder 8 sowie durch ein Verzögerungsverfahren mit den Merkmalen des Patentanspruchs 13 oder 16.
• Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
• Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
• Fig. 1 ein Blockschaltbild eines herkömmlichen Flash-Speichers;
• Fig. 2 ein Schaltbild einer herkömmlichen Verzögerungsschaltung;
• Fig. 3 ein Zeitablaufdiagramm der in Fig. 2 dargestellten Verzögerungsschaltung;
• Fig. 4 ein Schaltbild einer erfindungsgemäßen Verzögerungsschaltung;
• Fig. 5 ein Zeitablaufdiagramm der in Fig. 4 dargestellten Verzögerungsschaltung;
• Fig. 6 ein Schaltbild einer weiteren erfindungsgemäßen Verzögerungsschaltung; und
• Fig. 7 ein Zeitablaufdiagramm der in Fig. 6 dargestellten Verzögerungsschaltung.
• Fig. 4 zeigt ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Verzögerungsschaltung, das z. B. in universellen Flash-Speichern benutzt werden kann, wie im universellen Flash-Speicher von Fig. 1. Selbstverständlich können die Ausführungsbeispiele der Erfindung bei Bedarf auch in anderen Schaltungsanordnungen benutzt werden.
• Wie aus Fig. 4 ersichtlich ist, beinhaltet die Verzögerungsschaltung in diesem Beispiel einen Inverter 401, einen Widerstand 402, einen Kondensator 403, einen Inverter 404, ein NAND-Gatter 405, einen PMOS-Transistor 406, einen PMOS-Transistor 407 und einen Kondensator 408. Der Inverter 401, der Widerstand 402 und der Inverter 404 sind zwischen dem Eingang IN und einem Eingang des NAND-Gatters 405 in Reihe geschaltet. Ein Knoten A1, der zwischen dem Widerstand 402 und dem Inverter 404 angeordnet ist, ist an einen Anschluß des Kondensators 403 angekoppelt. Der andere Anschluß des Kondensators 403 ist mit Masse verbunden. Das Eingangssignal IN wird außerdem direkt an einen Eingang des NAND-Gatters 405 und an einen Gate- Anschluß des PMOS-Transistors 406 angelegt, der zwischen einer Versorgungsspannung Vdd und einem Knoten B eingeschleift ist. Der Knoten B ist über den PMOS-Transistor 407 mit dem Knoten A1 verbunden, wobei ein Gate-Anschluß des PMOS-Transistors 407 an den Knoten A1 angekoppelt ist. Der Kondensator 408 ist zwischen dem Knoten B und Masse eingeschleift.
• Fig. 5 zeigt ein Zeitablaufdiagramm von Ausgangscharakteristiken der in Fig. 4 dargestellten Verzögerungsschaltung. Wenn ein Signal mit einem niedrigen Pegel an den Eingang IN angelegt wird, wird der Knoten A1 durch den Inverter 401 auf einen hohen Pegel gesetzt. Zusätzlich schaltet das Signal mit dem niedrigen Pegel den PMOS-Transistor 406 leitend, wodurch der Versorgungsspannungspegel Vdd zum Knoten B durchgeschaltet wird. Der Versorgungsspannungspegel Vdd am Knoten B erhöht den Spannungspegel am Knoten A1. Zudem wird als Ergebnis der Aktivierung des PMOS-Transistors 406 der an den Knoten B angekoppelte Kondensator 408 auf den Spannungspegel Vdd aufgeladen. Der diodengekoppelte PMOS-Transistor 407 bleibt in einem sperrenden Zustand, sogar bei einem leitenden Kanalzustand, da zwischen seinem Source-Anschluß bzw. Knoten B und seinem Drain-Anschluß bzw. Knoten A1 keine Spannungsdifferenz vorhanden ist.
• Wenn ein Signal mit einem hohen Pegel an den Eingang IN angelegt wird, wird der Knoten A1 durch den Inverter 401 auf einen niedrigen Pegel gesetzt. Zusätzlich verbleibt der PMOS-Transistor 406 durch das Signal mit dem hohen Pegel in einem sperrenden Zustand oder wird durch das Signal mit dem hohen Pegel in einen sperrenden Zustand umgeschaltet. Dies erlaubt dem Kondensator 408, sich zu entladen. Die Entladespannung schaltet den PMOS-Transistor 407 in einen leitenden Zustand, wodurch ein Stromfluß zwischen dem Knoten A1 und dem Knoten B ermöglicht wird. Im dargestellten Ausführungsbeispiel entspricht der Entladespannungspegel am Knoten B z. B. dem Versorgungsspannungspegel Vdd.
• Weil die Entladungsrate des Kondensators 408 bei einem Versorgungsspannungspegel Vdd = 3,5 V größer ist als bei einem Versorgungsspannungspegel Vdd = 1,5 V, wechselt das Signal am Knoten A1 bei einem Versorgungsspannungspegel Vdd = 3,5 V langsamer auf einen niedrigeren Pegel als bei einem Versorgungsspannungspegel Vdd = 1,5 V. Jedoch wird bei einem Versorgungsspannungspegel Vdd von ungefähr 1,5 V der Übergang am Knoten A1 nicht verändert, da der PMOS- Transistor 407 nicht vollständig leitend geschaltet ist. Deshalb verringert die Verzögerungsschaltung nach Fig. 4 die Unterschiede in der Übergangsgeschwindigkeit bzw. Übergangszeit am Knoten A1 entsprechend den Änderungen des Versorgungsspannungspegels Vdd.
• Wie aus Fig. 5 ersichtlich ist, treten aufgrund der erfindungsgemäßen Verzögerungsschaltung Triggerpunkte TP1 bis TP3 in einem sehr engen Zeitfenster auf.
• Das Spannungssignal am Knoten A1 wird nach Passieren des Inverters 404 an das NAND-Gatter 405 angelegt. Weil das Ausgangssignal des NAND-Gatters 405 vom am Knoten A1 auftretenden Spannungsübergang abhängig ist, kann das Ausgangssignal OUT der Verzögerungsschaltung in Abhängigkeit vom Triggerpunkt am Knoten A1 auf einen niedrigen Pegel wechseln. Weil die Triggerpunkte TP1 bis TP3 in einem sehr engen Zeitfenster auftreten, erfolgt der Wechsel des Ausgangssignals OUT im wesentlichen zum gleichen Zeitpunkt, unabhängig davon, ob der Versorgungsspannungspegel Vdd gleich 1,5 V, 2,5 V oder 3,5 V beträgt.
• Fig. 6 zeigt ein Schaltbild eines weiteren Ausführungsbeispiels einer erfindungsgemäßen Verzögerungsschaltung. Fig. 7 zeigt ein Zeitablaufdiagramm von Ausgangscharakteristiken der in Fig. 6 dargestellten Verzögerungsschaltung. Die in Fig. 6 dargestellte Verzögerungsschaltung entspricht der Schaltung von Fig. 4 mit der Ausnahme, dass die Verzögerungsschaltung nach Fig. 6 einen zusätzlichen Inverter 605 aufweist, der in Reihe zwischen einem Inverter 604, der dem Inverter 404 aus Fig. 4 entspricht, und einem Eingang des NAND-Gatters 606 eingeschleift ist, das dem NAND-Gatter 405 aus Fig. 4 entspricht. Deshalb hat das Ausgangssignal OUT einen logischen Zustand, der entgegengesetzt zum logischen Zustand des in Fig. 5 dargestellten Ausgangssignals ist. Um das in Fig. 7 dargestellte Zeitablaufdiagramm zu erhalten, zu dessen Erläuterung auf die obige Beschreibung der Fig. 5 verwiesen werden kann, können als Alternative die beiden Inverter 604 und 605 auch entfallen.
• Die beschriebenen Ausführungsbeispiele der Erfindung benutzen beispielhaft drei Spannungspegel und drei Übergangspunkte. Die Erfindung ist jedoch selbstverständlich auch für Schaltungen mit einer anderen Anzahl von Spannungspegeln und Übergangspunkten in analoger Weise geeignet. Des weiteren ist anzumerken, dass die erfindungsgemäße Maßnahme, für eine Schaltung mit einem Eingang und einem Ausgang eine hinter dem Eingang an die Schaltung angekoppelte Spannungsquelle vorzusehen, die in Abhängigkeit von einem Eingangssignal am Eingang aktivierbar ist, nicht nur wie beschrieben für eine Verzögerungsschaltung nutzbringend einsetzbar ist, sondern auch für eine beliebige andere derartige Schaltung. Dabei ist die Spannungsquelle vorzugsweise über zwei serielle Transistoren mit zwischenliegendem Kondensator angekoppelt.
• Die erfindungsmäßigen Schaltungen können generell unter Verwendung üblicher Elemente wie Widerstände, Kondensatoren etc. als diskrete Schaltungen oder auch als vorgepackte Logikbausteine, z. B. integrierte Schaltkreise (ICs), Gatter etc. und/oder in Software, z. B. Mathlab®, Labview® etc., realisiert werden.

Claims (16)

1. Verzögerungsschaltung mit
einem Schaltungseingang zum Empfangen eines Eingangssignals (IN) und
einer Verzögerungskette zum Verzögern des Eingangssignals (IN), die mit dem Eingang verbunden ist,
gekennzeichnet durch
eine Schaltungsstruktur (406, 407, 407), die hinter dem Schaltungseingang mit der Verzögerungskette verbunden ist und die Verzögerungskette in Abhängigkeit vom Eingangssignal (IN) mit einer Spannung versorgt.

2. Verzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltungsstruktur einen Kondensator (408, 609), einen ersten Transistor (406, 607), der zwischen einer Spannungsversorgung (Vdd) und dem Kondensator (408, 609) eingeschleift ist, und einen zweiten Transistor (407, 608) umfaßt, der mit dem Kondensator (408, 609) und der Verzögerungskette verbunden ist.

3. Verzögerungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Verzögerungskette einen ersten Inverter (401, 601), der mit dem Eingang verbunden ist, einen mit dem ersten Inverter (401, 601) verbundenen Widerstand (402, 602), einen mit dem Widerstand (402, 602) verbundenen Kondensator (403, 603) und einen zweiten Inverter (401, 604) umfaßt, der mit dem Widerstand (402, 602) und dem Kondensator (403, 603) verbunden ist.

4. Verzögerungsschaltung nach Anspruch 3, dadurch gekennzeichnet, dass die Verzögerungskette einen dritten Inverter (605) umfaßt, der mit dem zweiten Inverter (604) verbunden ist.

5. Verzögerungsschaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass die Verzögerungskette ein logisches Gatter (405, 606) mit zwei Eingängen umfaßt, von denen ein erster Gattereingang mit dem zweiten Inverter (404) oder dem dritten Inverter und ein zweiter Gattereingang mit dem Schaltungseingang verbunden ist.

6. Verzögerungsschaltung nach Anspruch 5, dadurch gekennzeichnet, dass das logische Gatter (405, 606) ein NAND-Gatter ist.

7. Verzögerungsschaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass der zweite Gattereingang direkt mit dem Schaltungseingang verbunden ist.

8. Verzögerungsschaltung mit
einer verzögernden Schaltungsanordnung mit einem Schaltungseingang (IN) und einem Schaltungsausgang (OUT),
gekennzeichnet durch
eine Spannungsquelle, die hinter dem Schaltungseingang mit der verzögernden Schaltungsanordnung gekoppelt ist und in Abhängigkeit von einem Eingangssignal am Schaltungseingang (IN) aktivierbar ist.

9. Verzögerungsschaltung nach Anspruch 8, dadurch gekennzeichnet, dass die Spannungsquelle über einen ersten Transistor (406, 607) und einen zweiten Transistor (407, 608) an die verzögernde Schaltungsanordnung angekoppelt ist.

10. Verzögerungsschaltung nach Anspruch 9, dadurch gekennzeichnet, dass ein Kondensator (408, 609) an einen Knoten (B) zwischen dem ersten (406, 607) und dem zweiten Transistor (407, 608) angekoppelt ist.

11. Verzögerungsschaltung nach Anspruch 10, dadurch gekennzeichnet, dass das Eingangssignal mit einem ersten Spannungspegel den ersten Transistor (406, 607) leitend schaltet, wodurch ein Strom fließt, der den Kondensator auflädt.

12. Verzögerungsschaltung nach Anspruch 11, dadurch gekennzeichnet, dass das Eingangssignal mit einem zweiten Spannungspegel den Kondensator (408, 609) über den zweiten Transistor (407, 608) entlädt.

13. Verzögerungsverfahren, dadurch gekennzeichnet, dass ein erster Transistor (406, 607) vorgespannt wird, um einen Kondensator (408, 609) zu laden, der mit einem Source-Anschluß des Transistors (406, 607) verbunden ist, und der Kondensator (408, 609) über einen zweiten Transistor (407, 608) entladen wird, um eine Verzögerungsschaltung mit Spannung zu versorgen.

14. Verzögerungsverfahren nach Anspruch 13, dadurch gekennzeichnet, dass der erste Transistor (406, 607) sperrend geschaltet wird, um den Kondensator (408, 609) zu entladen, wobei durch das Sperren des ersten Transistors (406, 607) der zweite Transistor (407, 608) vorgespannt wird.

15. Verzögerungsverfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass die Spannung hinter einem Eingang der Verzögerungsschaltung eingespeist wird.

16. Verzögerungsverfahren, dadurch gekennzeichnet, dass Übergangspunkte (T1, T2, T3) von Eingangssignalen in eine Verzögerungsschaltung unabhängig von den Spannungspegeln der Eingangssignale harmonisiert werden.