JP3472586B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3472586B2 JP3472586B2 JP06319992A JP6319992A JP3472586B2 JP 3472586 B2 JP3472586 B2 JP 3472586B2 JP 06319992 A JP06319992 A JP 06319992A JP 6319992 A JP6319992 A JP 6319992A JP 3472586 B2 JP3472586 B2 JP 3472586B2
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- supply voltage
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Description
【０００１】
【産業上の利用分野】遅延回路を有する半導体集積回路
装置（ＬＳＩ）特にマイクロプロセッサに関する。
装置（ＬＳＩ）特にマイクロプロセッサに関する。
【０００２】
【従来の技術】以下、従来の４ビットマイコンの遅延発
生回路を含む集積回路装置として、図６の電圧比較回路
を例に説明する。
生回路を含む集積回路装置として、図６の電圧比較回路
を例に説明する。
【０００３】先ず、回路構成は、各種制御信号を生成す
るコントロール回路１，２相クロックを生成する遅延発
生回路２，内部のリファレンス電圧を生成するリファレ
ンス電圧電源３，リファレンス電圧レベルを選択する為
のマルチプレクサ４，外部アナログ電圧レベル（外部ア
ナログ端子群ｊのうち１本）を選択する為のマルチプレ
クサ５，リファレンス電圧か外部アナログ電圧かを選択
する為のアナログスイッチ６，リファレンス電圧と外部
アナログ電圧を比較する為のチョッパ型比較器７から成
る。
るコントロール回路１，２相クロックを生成する遅延発
生回路２，内部のリファレンス電圧を生成するリファレ
ンス電圧電源３，リファレンス電圧レベルを選択する為
のマルチプレクサ４，外部アナログ電圧レベル（外部ア
ナログ端子群ｊのうち１本）を選択する為のマルチプレ
クサ５，リファレンス電圧か外部アナログ電圧かを選択
する為のアナログスイッチ６，リファレンス電圧と外部
アナログ電圧を比較する為のチョッパ型比較器７から成
る。
【０００４】コントロール回路１からのアナログ端子選
択信号ｅにより、外部アナログ端子群ｊのうち１本が、
マルチプレクサ５で選択され、アナログ電圧レベルｇと
して、該アナログスイッチ６に入力される。遅延発生回
路２は、コントロール回路１からの基準クロックａが入
力され、２相クロックを構成し、リファレンス電圧選択
信号ｒとコンペア電圧選択信号ｃを生成する。
択信号ｅにより、外部アナログ端子群ｊのうち１本が、
マルチプレクサ５で選択され、アナログ電圧レベルｇと
して、該アナログスイッチ６に入力される。遅延発生回
路２は、コントロール回路１からの基準クロックａが入
力され、２相クロックを構成し、リファレンス電圧選択
信号ｒとコンペア電圧選択信号ｃを生成する。
【０００５】又、リファレンス電圧レベル選択信号ｂに
より、ラダー抵抗の任意タップが選ばれ、マルチプレク
サ４から出力される。リファレンス電圧ｉと外部アナロ
グ電圧ｈは、アナログスイッチ６でコンペア電圧選択信
号ｃとリファレンス電圧選択信号ｒにより、交互に選
択，入力され、チョッパ型比較器７でコンペアされる。
電圧比較結果ｋは、コントロール回路１内のフラグレジ
スタにセットされる。
より、ラダー抵抗の任意タップが選ばれ、マルチプレク
サ４から出力される。リファレンス電圧ｉと外部アナロ
グ電圧ｈは、アナログスイッチ６でコンペア電圧選択信
号ｃとリファレンス電圧選択信号ｒにより、交互に選
択，入力され、チョッパ型比較器７でコンペアされる。
電圧比較結果ｋは、コントロール回路１内のフラグレジ
スタにセットされる。
【０００６】ここで、遅延発生回路２の詳細を図７，図
８にて説明する。
８にて説明する。
【０００７】遅延発生回路２は、リファレンス電圧選択
信号生成用のＮＯＲゲートｓ，コンペア電圧選択信号生
成用のＮＡＮＤゲートｔ，インバータゲートｕ，２相ク
ロック生成用のｎ個の遅延ゲート群ｗより成る。ＮＯＲ
ゲートｓ及びＮＡＮＤゲートｔとインバータゲートｕに
はそれぞれ、コントロール回路１内レジスタからの基準
クロックａが入力される。
信号生成用のＮＯＲゲートｓ，コンペア電圧選択信号生
成用のＮＡＮＤゲートｔ，インバータゲートｕ，２相ク
ロック生成用のｎ個の遅延ゲート群ｗより成る。ＮＯＲ
ゲートｓ及びＮＡＮＤゲートｔとインバータゲートｕに
はそれぞれ、コントロール回路１内レジスタからの基準
クロックａが入力される。
【０００８】基準クロックａは、２相クロックを生成す
るために、遅延ゲート群（インバータｎ個）ｗを通して
遅延信号ｍを生成している。
るために、遅延ゲート群（インバータｎ個）ｗを通して
遅延信号ｍを生成している。
【０００９】２相クロックであるコンペア電圧選択信号
ｃは、基準クロックａのHigh期間と遅延信号ｍのHigh期
間のＡＮＤ論理で生成される。又、リファレンス電圧選
択信号ｒは、基準クロックａのLow 期間と遅延信号ｍの
Low 期間とのＮＯＲ論理で生成される。
ｃは、基準クロックａのHigh期間と遅延信号ｍのHigh期
間のＡＮＤ論理で生成される。又、リファレンス電圧選
択信号ｒは、基準クロックａのLow 期間と遅延信号ｍの
Low 期間とのＮＯＲ論理で生成される。
【００１０】本回路は、例えば、動作電圧が２.７Ｖ 以
上の場合に対して、コンペア電圧選択信号ｃとリファレ
ンス電圧選択信号ｒとの有効期間（Highレベル幅）が設
計仕様値以上になる。
上の場合に対して、コンペア電圧選択信号ｃとリファレ
ンス電圧選択信号ｒとの有効期間（Highレベル幅）が設
計仕様値以上になる。
【００１１】しかし、低電圧（１.８Ｖ 以下）動作が必
要となった場合、今はノンオーバラップ時間ｑが大幅に
大きくなるため、上記Highレベル幅が狭くなり、動作マ
ージンが低下する。その問題に対応するために、遅延ゲ
ート段数を減らすだけでは対応が困難となる欠点があ
る。
要となった場合、今はノンオーバラップ時間ｑが大幅に
大きくなるため、上記Highレベル幅が狭くなり、動作マ
ージンが低下する。その問題に対応するために、遅延ゲ
ート段数を減らすだけでは対応が困難となる欠点があ
る。
【００１２】即ち、低電圧から高電圧に渡って回路動作
を保証することは困難となる。
を保証することは困難となる。
【００１３】
【発明が解決しようとする課題】従来の４ビットマイコ
ンの動作電圧限界が２.７Ｖ 程度の場合は、遅延ゲート
段数を最適な値に設計することで対応できたが、低電圧
（１.８Ｖ 以下）動作が必要となった場合には、例えば
図８の様に、有効期間（Highレベル幅）が狭くなるた
め、単に遅延ゲート段数を減らすだけでは対応が困難と
なる。何故ならば、この場合、逆に高電圧域ではノンオ
ーバラップ時間ｑが非常に小さくなり、回路の動作マー
ジン上問題となるからである。その対策として遅延発生
回路を大幅に改造しなければならないので、膨大な工数
が係ることになる。
ンの動作電圧限界が２.７Ｖ 程度の場合は、遅延ゲート
段数を最適な値に設計することで対応できたが、低電圧
（１.８Ｖ 以下）動作が必要となった場合には、例えば
図８の様に、有効期間（Highレベル幅）が狭くなるた
め、単に遅延ゲート段数を減らすだけでは対応が困難と
なる。何故ならば、この場合、逆に高電圧域ではノンオ
ーバラップ時間ｑが非常に小さくなり、回路の動作マー
ジン上問題となるからである。その対策として遅延発生
回路を大幅に改造しなければならないので、膨大な工数
が係ることになる。
【００１４】従って、本発明の目的は、遅延発生回路の
遅延時間の変動量を低く押えることにより、低電圧
（１.８Ｖ以下）から高電圧（３.５Ｖ以上）範囲に渡っ
て、安定した動作を実現する半導体集積回路装置を提供
することにある。
遅延時間の変動量を低く押えることにより、低電圧
（１.８Ｖ以下）から高電圧（３.５Ｖ以上）範囲に渡っ
て、安定した動作を実現する半導体集積回路装置を提供
することにある。
【００１５】
【課題を解決するための手段】上記目的は、遅延発生回
路の電源電圧発生用として電源クランプ回路を設けるこ
とにより、内部電源電圧の上限値を保持することが出来
るので、低電圧レベルから高電圧レベルの動作に於いて
も、生成遅延時間の変動を低く押えられるので、上記目
的を達成することが出来る。
路の電源電圧発生用として電源クランプ回路を設けるこ
とにより、内部電源電圧の上限値を保持することが出来
るので、低電圧レベルから高電圧レベルの動作に於いて
も、生成遅延時間の変動を低く押えられるので、上記目
的を達成することが出来る。
【００１６】もう一つの手段として、電圧の変動に対応
できる様に、生成遅延時間の異なる遅延発生回路を複数
個（少なくても２個以上）予め設置しておく事により、
上記目的を達成することが出来る。
できる様に、生成遅延時間の異なる遅延発生回路を複数
個（少なくても２個以上）予め設置しておく事により、
上記目的を達成することが出来る。
【００１７】
【作用】電源クランプ回路は、回路のある点の電圧が一
定に定められた電圧以上にならないように、内部電圧の
上限を固定する役目があるため、遅延発生回路に必要な
電位を一定に保持することが出来る。従って、遅延回路
を生成する遅延時間の変動幅を小さく設計でき、外部電
圧仕様範囲に十分対応することができる。
定に定められた電圧以上にならないように、内部電圧の
上限を固定する役目があるため、遅延発生回路に必要な
電位を一定に保持することが出来る。従って、遅延回路
を生成する遅延時間の変動幅を小さく設計でき、外部電
圧仕様範囲に十分対応することができる。
【００１８】この場合、ディプレッションＮＭＯＳ（Ｄ
−ＮＭＯＳ）を使った電源クランプ回路例は、図１の８
で示される。本電源クランプ回路は、Ｄ−ＮＭＯＳ Ｄ
Ｍ，電圧レベル安定化用容量Ｃｒから成る。図３に示す
ように、外部電源電圧Ｖｃｃに対して内部電源電圧（Ｄ
−ＮＭＯＳ ＤＭのソース電極側電圧）は、一定電圧
（−ＶthD）に固定される特性を持っている。ここで、
ＶthDはＤ−ＮＭＯＳのしきい値電圧（負の値）であ
る。
−ＮＭＯＳ）を使った電源クランプ回路例は、図１の８
で示される。本電源クランプ回路は、Ｄ−ＮＭＯＳ Ｄ
Ｍ，電圧レベル安定化用容量Ｃｒから成る。図３に示す
ように、外部電源電圧Ｖｃｃに対して内部電源電圧（Ｄ
−ＮＭＯＳ ＤＭのソース電極側電圧）は、一定電圧
（−ＶthD）に固定される特性を持っている。ここで、
ＶthDはＤ−ＮＭＯＳのしきい値電圧（負の値）であ
る。
【００１９】又、生成遅延時間の異なる遅延発生回路を
複数個設け、使用するＶｃｃのレベルに応じて、最適な
遅延回路を選択できるようにする。こうすることによっ
て、ユーザの使用する電圧レベルに応じて、タイミング
のマージンを十分確保でき、動作を安定させることが出
来る。
複数個設け、使用するＶｃｃのレベルに応じて、最適な
遅延回路を選択できるようにする。こうすることによっ
て、ユーザの使用する電圧レベルに応じて、タイミング
のマージンを十分確保でき、動作を安定させることが出
来る。
【００２０】
【実施例】以下、本発明の実施例を図１にて説明する。
【００２１】尚、遅延発生回路２，電源クランプ回路８
については、作用の所でそれぞれ図２，図３により説明
したので、ここでは割愛する。
については、作用の所でそれぞれ図２，図３により説明
したので、ここでは割愛する。
【００２２】本実施例では、従来の遅延発生回路２の電
源端子に電源クランプ回路８を接続した。
源端子に電源クランプ回路８を接続した。
【００２３】該遅延発生回路２の電源電圧は、−ＶthD
以上の外部電源電圧レベルに対して−ＶthD(ＶthD：Dep
letion−ＭＯＳのしきい値電圧）のレベルにクランプさ
れる。
以上の外部電源電圧レベルに対して−ＶthD(ＶthD：Dep
letion−ＭＯＳのしきい値電圧）のレベルにクランプさ
れる。
【００２４】従って、遅延時間変動幅を低く押さえるこ
とが出来る。
とが出来る。
【００２５】本発明の他の実施例を図４により説明す
る。
る。
【００２６】本実施例は、前記の実施例と同じように、
電圧比較回路に適用した場合を示し、同一物，同等物に
は前記の実施例と同一符号を付けてある。
電圧比較回路に適用した場合を示し、同一物，同等物に
は前記の実施例と同一符号を付けてある。
【００２７】構成上の特徴は、従来の遅延発生回路２を
遅延時間の異なる遅延発生回路群２ａ，２ｂ，２ｃとマ
ルチプレクサ９で構成することにある。
遅延時間の異なる遅延発生回路群２ａ，２ｂ，２ｃとマ
ルチプレクサ９で構成することにある。
【００２８】遅延時間の異なる遅延発生回路２ａ，２
ｂ，２ｃへコントロール回路１からの基準クロックａを
入力し、該遅延発生回路群の出力ペアは、マルチプレク
サ９で選択される。
ｂ，２ｃへコントロール回路１からの基準クロックａを
入力し、該遅延発生回路群の出力ペアは、マルチプレク
サ９で選択される。
【００２９】コントロール回路１からの使用電圧レベル
を表すアドレス信号Ａ１，Ａ２は、アドレスデコーダ１
０に入力され、該アドレスデコーダからは、遅延回路選
択信号Ｑ１，Ｑ２，Ｑ３が出力される。該遅延回路選択
信号Ｑ１，Ｑ２，Ｑ３のうち、どれかがアクティブ論理
レベルになることにより、（リファレンス電圧選択信
号，コンペア電圧選択信号）即ち、（ｒ１，ｃ１）(ｒ
２，ｃ２）(ｒ３，ｃ３）のうち１ペアが選択され、ア
ナログスイッチ６へ転送される。
を表すアドレス信号Ａ１，Ａ２は、アドレスデコーダ１
０に入力され、該アドレスデコーダからは、遅延回路選
択信号Ｑ１，Ｑ２，Ｑ３が出力される。該遅延回路選択
信号Ｑ１，Ｑ２，Ｑ３のうち、どれかがアクティブ論理
レベルになることにより、（リファレンス電圧選択信
号，コンペア電圧選択信号）即ち、（ｒ１，ｃ１）(ｒ
２，ｃ２）(ｒ３，ｃ３）のうち１ペアが選択され、ア
ナログスイッチ６へ転送される。
【００３０】例えば、該マルチプレクサ９は、図５で示
される。
される。
【００３１】本マルチプレクサ９は、リファレンス電圧
選択信号ｒ１，ｒ２，ｒ３を選択するＣＭＯＳスイッチ
ＣＭ１〜ＣＭ３，コンペア電圧選択信号ｃ１，ｃ２，ｃ
３を選択するＣＭＯＳスイッチＣＭ４〜ＣＭ６から成
る。
選択信号ｒ１，ｒ２，ｒ３を選択するＣＭＯＳスイッチ
ＣＭ１〜ＣＭ３，コンペア電圧選択信号ｃ１，ｃ２，ｃ
３を選択するＣＭＯＳスイッチＣＭ４〜ＣＭ６から成
る。
【００３２】Ｑ１が“High”レベルになるとＣＭ１，Ｃ
Ｍ４がオンになるので、（ｒ１，ｃ１）が（ｒ，ｃ）と
して転送される。
Ｍ４がオンになるので、（ｒ１，ｃ１）が（ｒ，ｃ）と
して転送される。
【００３３】尚、以上から明らかなように、上記本発明
２件を併用して使用すれば、更に決め細かい遅延時間の
管理が可能となり、よい効果が期待できることは明らか
である。
２件を併用して使用すれば、更に決め細かい遅延時間の
管理が可能となり、よい効果が期待できることは明らか
である。
【００３４】さらに、半導体集積回路全体の電源をクラ
ンプすることにより、同様の効果が期待できることも明
らかである。
ンプすることにより、同様の効果が期待できることも明
らかである。
【００３５】従って、電圧変動による回路の改良をする
必要が無いため、工数低減を図れる。
必要が無いため、工数低減を図れる。
【００３６】
【発明の効果】従来の遅延発生回路において、電源クラ
ンプ回路を設置することにより、遅延発生回路に必要な
電位を一定に保持できるので、遅延時間変動幅を小さく
押さえることができる。
ンプ回路を設置することにより、遅延発生回路に必要な
電位を一定に保持できるので、遅延時間変動幅を小さく
押さえることができる。
【００３７】又、遅延時間の異なる遅延発生回路を複数
個予め設置し、用途に応じて選択できるようにすること
によって、電源電圧の変動を軽減することが出来る。更
に、広い電源電圧の範囲に渡って安定した機能動作を保
証することが出来る。
個予め設置し、用途に応じて選択できるようにすること
によって、電源電圧の変動を軽減することが出来る。更
に、広い電源電圧の範囲に渡って安定した機能動作を保
証することが出来る。
【図１】本発明の実施例を示す構成図である。
【図２】本発明の１実施例を説明する図である。
【図３】電源クランプ回路を説明するグラフである。
【図４】本発明の他の実施例を示す構成図である。
【図５】本発明の他の実施例を説明する図である。
【図６】従来の遅延発生回路の構成図である。
【図７】従来の遅延発生回路を説明する図である。
【図８】従来の遅延発生回路のタイムチャートである。
１…コントロール回路、２…遅延発生回路、２ａ…遅延
発生回路、２ｂ…遅延発生回路、２ｃ…遅延発生回路、
３…リファレンス電圧電源、４…マルチプレクサ、５…
マルチプレクサ、６…アナログスイッチ、７…チョッパ
型比較器、８…電源クランプ回路、９…マルチプレク
サ、１０…アドレスデコーダ、ａ…基準クロック、ｂ…
電圧レベル選択信号、ｃ…コンペア電圧選択信号、ｃ１
…コンペア電圧選択信号、ｃ２…コンペア電圧選択信
号、ｃ３…コンペア電圧選択信号、ｅ…アナログ端子選
択信号、ｆ…内部リファレンス電圧、ｇ…アナログ電圧
レベル、ｈ…アナログ電圧、ｉ…リファレンス電圧、ｊ
…外部アナログ端子群、ｋ…電圧比較結果、ｍ…遅延信
号、ｑ…ノンオーバラップ時間、ｒ…リファレンス電圧
選択信号、ｒ１…リファレンス電圧選択信号、ｒ２…リ
ファレンス電圧選択信号、ｒ３…リファレンス電圧選択
信号、ｓ…ＮＯＲゲート、ｔ…ＮＡＮＤゲート、ｕ…イ
ンバータゲート、ｗ…遅延ゲート群、Ｑ１…デコーダ出
力、Ｑ２…デコーダ出力、Ｑ３…デコーダ出力。
発生回路、２ｂ…遅延発生回路、２ｃ…遅延発生回路、
３…リファレンス電圧電源、４…マルチプレクサ、５…
マルチプレクサ、６…アナログスイッチ、７…チョッパ
型比較器、８…電源クランプ回路、９…マルチプレク
サ、１０…アドレスデコーダ、ａ…基準クロック、ｂ…
電圧レベル選択信号、ｃ…コンペア電圧選択信号、ｃ１
…コンペア電圧選択信号、ｃ２…コンペア電圧選択信
号、ｃ３…コンペア電圧選択信号、ｅ…アナログ端子選
択信号、ｆ…内部リファレンス電圧、ｇ…アナログ電圧
レベル、ｈ…アナログ電圧、ｉ…リファレンス電圧、ｊ
…外部アナログ端子群、ｋ…電圧比較結果、ｍ…遅延信
号、ｑ…ノンオーバラップ時間、ｒ…リファレンス電圧
選択信号、ｒ１…リファレンス電圧選択信号、ｒ２…リ
ファレンス電圧選択信号、ｒ３…リファレンス電圧選択
信号、ｓ…ＮＯＲゲート、ｔ…ＮＡＮＤゲート、ｕ…イ
ンバータゲート、ｗ…遅延ゲート群、Ｑ１…デコーダ出
力、Ｑ２…デコーダ出力、Ｑ３…デコーダ出力。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 久保木 茂雄
茨城県日立市幸町三丁目１番１号 株式
会社 日立製作所 日立工場内
(72)発明者 三河 広治
茨城県日立市幸町三丁目１番１号 株式
会社 日立製作所 日立工場内
(72)発明者 岡部 俊明
茨城県日立市幸町三丁目２番１号 日立
エンジニアリング株式会社内
(56)参考文献 特開 昭64−24507（ＪＰ，Ａ)
特開 平２−189792（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/13
Claims (2)
- 【請求項１】基準クロックと前記基準クロックの遅延信
号とから２相クロックを発生する遅延発生回路と、 外部電源電圧から前記遅延発生回路の電源電圧となる内
部電源電圧を発生し、前記外部電源電圧が所定値以上の
時、前記内部電源電圧を上限値に保持する電源クランプ
回路と、を備え、 前記電源クランプ回路は、ディプレッションＮＭＯＳを
含み、 前記ディプレッションＮＭＯＳのゲートは、所定の基準
電圧に接続され、 前記ディプレッションＮＭＯＳのドレインは、前記外部
電源電圧に接続され、 前記ディプレッションＮＭＯＳのソースは、前記遅延発
生回路に接続される 半導体集積回路装置。 - 【請求項２】各々が、基準クロックと前記基準クロック
の遅延信号とから２相クロックを発生し、生成遅延時間
が異なる複数の遅延発生回路と、 前記複数の遅延発生回路が使用する外部電源電圧のレベ
ルに応じて、前記複数の遅延発生回路のうちの１ケが発
生する２相クロックを選択するマルチプレクサと、を備
える半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06319992A JP3472586B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06319992A JP3472586B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268011A JPH05268011A (ja) | 1993-10-15 |
| JP3472586B2 true JP3472586B2 (ja) | 2003-12-02 |
Family
ID=13222311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06319992A Expired - Lifetime JP3472586B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3472586B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100521360B1 (ko) * | 2002-04-12 | 2005-10-12 | 삼성전자주식회사 | 전원 전압에 가변되지 않는 지연 회로 및 이를 포함하는반도체 메모리 장치 |
-
1992
- 1992-03-19 JP JP06319992A patent/JP3472586B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05268011A (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
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