KR100301151B1 - 논리증폭기 - Google Patents

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KR100301151B1
KR100301151B1 KR1019940000380A KR19940000380A KR100301151B1 KR 100301151 B1 KR100301151 B1 KR 100301151B1 KR 1019940000380 A KR1019940000380 A KR 1019940000380A KR 19940000380 A KR19940000380 A KR 19940000380A KR 100301151 B1 KR100301151 B1 KR 100301151B1
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클라크 3세 존 엠.
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Abstract

입력 신호 변환기 및 차동 논리 증폭기를 지니되, 이들 모두가 비차동 입력 논리 신호를 수신하여 이를 차동 출력 논리 신호로 변환시키는 저(low)잡음 논리 증폭기가 개시되어 있다. 상기 입력신호 변환기는 비차동 논리신호를 수신하여 이를 차동 논리 증폭기용 차동 입력 논리 신호로 변환시킨다. 상기 차동 논리 증폭기는 바이어스 전류용 2개의 출력 신호 전류 경로를 지닌다. 상기 입력 신호 변환기는 상기 차동 입력 논리신호에 2개의 차동 논리 위상 사이의 지연을 제공함으로써 차동 논리 증폭기에서의 2개의 출력 신호 전류 경로중 하나가 바이어스 전류를 게속 도통되게 한다. 따라서, 차동 입력 논리 신호가 고 논리레벨에서 저 논리레벨로나 저 논리레벨에서 고 논리레벨로 천이하는 지의 여부에 관계없이 차동 출력 논리신호가 발생되는 동안, 차동 논리 증폭기 바이어스 전류는 차단되지 않고 계속 흐름으로써 바이어스 전류 흐름에서의 갑작스런 변화로부터의 잡음 스파이크의 발생을 최소화시킨다.

Description

논리 증폭기
본 발먕은 논리 증폭기에 관한 것으로 특히, 비차동 논리 신호를 수신하여 이를 차동 논리신호로 변환시키는 논리 증폭기에 관한 것이다.
관련기술에 대한 설명
서로 다른 형태의 디지탈 논리 패밀리 및 신호의 수가 늘어남에 따라, 한 형태의 논리 신호를 다른 형태의 논리 신호로 변환시키기 위해 논리 증폭기나 트랜슬레이터에 대한 필요성도 지닌다. 그러한 회로의 바람직한 에는 논리 증폭기인데, 이러한 논리 증폭기는 상보형 금속 산화물 반도체(complementary metal oxide semiconductor;CMOS)기술과 양립할 수 있는 것과같은 비치동 논리 신호를 수신하여 이를, 에미터 결합 로직(ECL)과 같은 공통 모드 로직(CML)과 양립할 수 있는 차동 논리 신호로 변환시킨다. 그러한 회로는 CMOS 신호(이는 전력 공급전위(VDD) 및 접지(GND) 사이의 신호 진폭스윙을 지님)를 수신하여 이를 ECL 또는 CML 신호(이는 각각 800 밀리볼트(mv)나 400mv인 신호 진폭 스윙을 지님)로 변환시킨다.
제1도를 참조하면,이러한 기능을 이행하기 위한 종래의 논리 증폭기(10)가 도시되어 있다. 이러한 증폭기(10)는 양(+)전압 공급원(VDD) 및 회로기준, 즉 접지(GND) 사이로 바이어스(bias)되고, 입력 증폭기(12), 전류원(14), 바이어스 회로(16) 및 출력 증폭기(18)를 포함한다. 도시되어 있는 바와같이, 상기 입력 증폭기(12)는, 각각 레지스터(R1, R2)에 의해 VDD에 결속된 드레인 단자를 지니는 2개의 소오스 결합형 금속 산화물 반도체 전계효과 트랜지스터(metal oxide semiconductor field effect transistor;MOSFET)(M1,M2)로 구성되어 있다. 고정 바이어스 전압(VB)에 의해 바이어스되는 레이즈터(R3) 및 NPN 바이폴라 접합 트랜지스터(BJT)(Q1)로 구성되어 있는 전류원(14)은 입력 증폭기(12)에 바이어스 전류를 제공한다(고정 바이어스 전압(VB)은 주 전력 공급원(VDD)에 의해 전력공급받는 '밴드갭(bandgap)"회로(도시되지 않음)라고 불리우는 기준전압 발생회로에 의해 제공되는 것이 전형적이다). 바이어스 회로(16)는 전압 분할 레지스터(R6,R7)에 따라 고정 바이어스 전압(VA)을 발생시킨다(바이어스 전압은 VDD/2, 예를들면 VDD=5볼트일 경우 2.5볼트로 고정되어 있는 것이 전형적이다). 출력 증폭기(18)는 트랜지스터 쌍(Q4/Q2, Q5/Q3)으로 구성되어 있는데, 상기 트랜지스터 쌍(Q4/Q2, Q5/Q3)은 각각 토템폴(totem pole)구성으로 연결되어 있으며(각각 레지스터(R4,R5)와 함께)고정 바이어스 전압(VD)에 의해 바이어스 된다. 이러한 회로(10)에 대한 파라메타 및 구성 부품값은 하기 표1에 요약되어 있다.
상기 MOSFET(M1)는 단일 단자, 즉 비차동 CMOS 양립 입력신호(VIN)를 수신하는 반면에 MOSFET(M2)는 레지스터(R6,R7)로 구성된 전압 분할기 바이어스회로(16)에 의해 설정된 고정 바이어스 전압(VA)를 수신한다. 이들 2개의 입력(VIN, VA)의 결과는 MOSFET(M1,M2)의 드레인 단자 양단에 차동 출력 전압(VD)을 발생시킨다. 출력 증폭기(18)는 이러한 차동신호(VD)를 수신하여 이를, 차동 출력신호(VOUT-VOUT*;)이 경우 X*는 반전 위상, 즉 신호(X)의 ±180°인 신호를 나타냄)의 2개의 위상을 함께 형성하는 2개의 비차동 출력신호(VOUT-VOUT*)로 변환시킨다.
제2도를 참조하면, 변형회로(20)는 또한 상기에 기술한 바와 같이 입력 증폭기(12), 전류원(14) 및 출력 증폭기(18)를 포함한다. 그러나, 바이어스 회로(26)는, 바이어스 전압(VB)에 의해 바이어스되는 BJT(Q6)가 바이어스 전압(VA)(예를들면 제1도의 수동 바이어스 회로(16)에 의해 발생되는 수동 바이어스 전압으로서 보다는 오히려 능동 바이어스 전압으로서)을 발생시키는데 사용된다는 점에서 다르다(이러한 회로(20)에 대한 파라메타 및 구성부품 값은 상기 표1에 요약되어 있다).
제3도를 참조하면, 다른 변형회로(30)는 또한 상기에 기술한 바와같이 입력 증폭기(12), 전류원(14) 및 출력 증폭기(18)를 포함한다. 그러나, 또다른 형태의 바이어스 회로(36)는 바이어스 전압(VA)을 발생시키는데 사용된다. 입력 및 출력 단자가 서로 접속된 인버터(I1)는 바이어스 전압(VA)을 발생시킨다. 이러한 형태의 능동 전압 분할기 바이어스 회로(36)는 본 기술에 공지되어 있으며 제3A도에 도시되어 있다. 소오스 단자가 VDD 및 접지(GND)에 각각 접속되어 있으며 게이트 및 드레인 단자 모두가 서로 접속되어 있는 상보형 MOSFET(MP, MN)는 능동 바이어스 전압(VA)을 발생시키는데, 그 이유는 MOSFET(MP,MN)모두가 온 상태로 바이어스됨으로써 VDD 및 접지 사이의 전압 분할기로서 효과적으로 동작한다. 본 기술에 공지되어 있는 바와 같이, 출력(VA)에 사용될 수 있는 실제 DC 전압 전위는 2개의 MOSFET(MP,MN)의 디바이스 기하학적 구조(예컨대, 채널폭 및 길이)를 적절하게 비율에 따라 정함으로써 미리 선택될 수 있다(이러한 회로(30)에 대한 파라메타 및 구성부품값은 상기 표1에 요약되어 있다).
이들 종래회로(10,20,30)는 여러 단점을 지닌다. 한 문제점은 바이어스 회로(16,26,36)에서의 정적 전력 소비량(레지스터(R6,R7)(제1도 및 제2도) 및 MOSFET(MP,MN)(제3A)도를 통한 정적 전류 유출에 기인함)을 포함한다. 다른 문제점은, 상기 회로(10,20,30)가 저전력 공급원 전압(VDD)에서 동작되는 경우에 직면하는 바이어스 문제를 포함한다. 이러한 문제는, VDD가 3.0볼트 이하로 떠러질 경우에 생긴다. 그러한 낮은 바이어스 전압에서, 바이어스 전압(VA)은 BJT(Q1)의 콜렉터에 인가되는 dc 전위(VCQ1)의 값에 너무 근접하게 되는 값으로 떠러진다. VB가 고정되어 있으며(예컨대, VDD에 대한 밴드갭 회로의 상대적 무반응에 기인함)보다 낮은 VDD때문에 VA가 떨어지는 경우, 그들 사이의 전압차(VA-VCQ1)는, (1) 적당한 경우 MOSFET(M2)가 턴온되고 (2) BJT(Q1)가 포화상태에서 벗어나 있게하는데 충분하지 않을 수 있다(최소한, 이러한 차(VA-VCQ1)는 MOSFET(M2)에 대한 한계 V(TH) 및 포화 VDS 전압의 합(예컨대, 0.7+0.2=0.9)보다 크거나 같아야 한다).
제4도를 참조하면, 다른 종래의 회로(40)는 상기에 언급한 바이어스 회로(16,26,36)에서의 정적 전력 소비에 대한 문제점을 해결하려는 시도로서 구현되었다. 이러한 회로(40)에서, 어떠한 바이어스 회로도 사용되지 않는다. 오히려, 입력신호(VIN)는 이전과 같이, MOSFET(M1)의 게이트 및 인버터(I1)에 직접 공급되어 MOSFET(M2)의 게이트에 입력신호(VIN)의 역 VIN*를 공급한다. 다시 말하면, 입력 증폭기(12)는, 입력신호(VIN,VIN*)가 차동 입력신호(VIN-VIN*)의 2개의 신호 위상을 형성한다는 점에서 현재 차동 증폭기로서 동작된다(이러한 회로(40)에 대한 파라메타 및 구성부품값은 상기 표1에 요약되어 있다.
이상적으로는, 2개의 입력신호(VIN-VIN*)는 정확하게 위상이탈되어, MOSFET(M1,M2)가 전류원(14)에 의해 제공된 바이어스 전류(IQ1)의 콘덕턴스에서 우회되게 하여야 한다. 다시말하면, MOSFET(M1,M2)는 이상적으로 서로와 위상이탈되어야 하며 각각 바이어스 전류(IQ1)와 동일하여야 한다. 그러나, 제5A도를 참조하면, 그러한 경우가 아니다. 인버터(I1)는, 입력신호(VIN)를 반전시켜 상기 입력신호(VIN)의 역 VIN*를 발생시키는 경우, 약간의 시가 지연(t(I1)), 또는 위상 뒤짐을 도입시킨다. 따라서, 역 위상(VIN*)의 해당 선두 및 후미 구간은 이러한 지연시간(t(I1))만큼 입력 위상(VIN)의 선두 및 후미구간보다 이러한 지연시간(t(I1))만큼 뒤진다.
따라서, 출력신호 전류(IM1,IM2)는 또한 t(I1)에 의해 위상이탈된다. 이는, 이러한 짧은 시간(t(I1))주기에 대하여, 입력(VIN) 각각의 고레벨-저레벨로의 천이동안 어떠한 MOSFET(M1 또는 M2)도 도통되지 않으며 출력 신호전류(IM1)도 출력 신호 전류(IM2)도 입력 증폭기(12)내로 흐르지 않는다는 것을 의미한다. 그러므로, 어떠한 전류(IQ1)도 전류원(14)으로부터 흘러 나오지 않으며 BJT(Q1)는 포화된다. 이는 BJT(Q1)의 콜렉터에 인가된 전압(VC)에서의 섭동(攝動)을 야기시킨다. 다시, 이는 바이어스 전압(VB)내로 잡음 스파이크를 도입시키는데, 이것 또한 BJT(Q2,Q3)를 거쳐 출력 증폭기(18)에 영향을 줄수 있다. 제5B도를 참조하면, 여러 신호나 전압(VIN, VIN*, VOUT, VOUT*, VC)상에서의 이러한 위상 지연(t(I1))의 효과를 보다 양호하게 이해할 수 있을 것이다.
그러므로, 정적 전력 소비를 최소화시키면서 바이어스 라인 또는 이웃하는 회로내로 잡음 스파이크를 도입시키지 않게 하는 논리 증폭기를 지니는 것이 바람직스럽다.
발명의 요약
본 발명에 따른 논리 증폭기는 차동 논리 증폭기 및 입력 변환기를 포함한다. 한 바람직한 실시예에서, 상기 차동 논리 증폭기는 바이어스 전류 및 차동 논리 입력신호를 수신하고 그에따라 차동 논리 출력 신호를 발생시킨다. 다른 바람직한 실시예에서, 상기 차동 논리 증폭기는 바이어스 전류, 비차동 논리 입력신호 및 차동 논리 입력신호를 수신하고, 그에 따라 차동 논리 출력신호를 발생시킨다. 이들 실시예 모두에서, 상기 입력 변환기는 비차동 논리 입력신호를 수신하여 이를 차동 논리 증폭기에 사용되도록 차동 논리 신호로 변환시킨다.
본 발명의 한 실시형태에 의하면, 차동 논리 증폭기는 다중 출력 신호 전류 경로를 포함하며, 각각의 출력 신호전류 경로는 차동 논리 증폭기 바이어스 전류에 대하여 선택적으로 도통된다. 상기 다중 출력신호 전류 경로중 적어도 하나는 차동 논리 입력신호의 고레벨-저레벨 및 저레벨-고레벨의 천이동안 차단되지 않게 바이어스 전류에 대하여 도통된다.
본 발명의 다른 실시형태에 의하면, 연속적으로 차동 논리 출력신호를 발생시키는 동안, 출력 신호전류 경로중 적어도 하나는 바이어스 전류에 대하여 도통된다.
본 발명의 다른 실시형태에 의하면, 바이어스 전류원은 차동 논리 증폭기에 바이어스 전류를 제공하도록 포함되어 있으며, 상기 바이어스 전류는 차동 논리 입력 신호의 고레벨-저레벨 및 저레벨-고레벨로의 논리 천이동안 차단되지 않게 차동 논리 증폭기를 통해 흐른다.
본 발명의 또다른 실시형태에 의하면, 바이어스 전류원은 차동 논리 증폭기에 바이어스 전류를 제공하도록 포함되어 있으며, 상기 바이어스 전류는, 연속적으로 차동 논리 출력 신호를 발생시키는 동안 차동 논리 증폭기를 통해 흐른다.
본 발명의 이들 및 다른 특징및 이점은 이하 본 발명의 상세한 설명 및 첨부된 도면을 고려하면 보다 용이하게 이해될 것이다.
본 발명의 바람직한 실시예에 대한 상세한 설명
제6도를 참조하면, 본 발명의 바람직한 실시예에 따른 논리 증폭기(100)는 차동 입력 증폭기(102), 전류원(104), 입력 변환기(106) 및 출력 증폭기(108)를 포함한다. 회로 파라메타 및 구성 부품값은 하기 표2에 요약되어 있다.
상기 차동 입력 증폭기(102)는 레지스터(R1,R2)를 각각 거쳐 VDD에 연결된 드레인 단자를 지니는 소오스 결합형 MOSFET(M1,M2)로 구성되어 있다. 상기 차동 입력 증폭기(102)는, 고정 바이어스 전압(VB)에 의해 바이어스되는 레지스터(R3) 및 NPN BJT(Q1)로 구성된 전류원(104)으로부터 바이어스 전류(IQ1)를 수신한다. 상기 차동 입력 증폭기(102)는 차동 입력신호(V1-V2)(MOSFET(M1,M2)의 게이트에 인가됨)를 수신하여 차동 출력 신호(VD)(MOSFET(M1,M2)의 드레인 단자 양단에 걸림)를 발생시킨다. 상기 출력 증폭기(108)는 이러한 차동 출력 신호(VD)(BJT(Q4,Q5)의 베이스를 거침)를 수신하여 차동 출력 신호(VOUT-VOUT*)를 발생시킨다.
상기 입력 변환기(106)는 도시된 바와같이 교차 연결된 NAND 게이트(G1, G2)로 구성되어 있다. 비차동 입력 신호(VIN)는 상기 입력 변환기(106)에 의해 변환되어 신호(V1,V2)를 발생시키고, 상기 신호(V1,V2) 모두는, 그에 대한 신호 위상으로서 상기에 언급한 차동 입력신호(V1-V2)를 형성한다. 이해하겠지만, 신호(V1)가 논리 고레벨 신호인 경우, MOSFET(M1)는 도통되고 출력신호 전류(IM1)(MOSFET(M1)드레인 전류)는 상기 MOSFET(M1)를 통해 흐른다. 마찬가지로, 신호(V2)가 논리 고레벨인 경우, MOSFET(M2)는 도통되고 출력신호 전류(IM2)(MOSFET(M2)드레인전류)는 상기 MOSFET(M2)를 통해 흐른다. 하기에 부가적으로 기술되어 있는 바와같이, 입력신호(V1,V2)는 서로에 대한 진폭 및 위상을 지님으로써 출력신호 전류(IM1이나 IM2)중 어느 하나나 그 모두는 연속적으로 흐른다. 이는 전류원 트랜지스터(Q1)의 포화 및 바이어스 전류(IQ1) 및 MOSFET 소오스 전압(VC)에서의 섭동을 방지한다.
제7A도를 참조하면, 이는 보다 양호하게 이해될 수 있을 것이다. 입력 변환기(106)에 의해 입력신호(VIN)로부터 발생된 신호(V1,V2)는 대략적으로 서로 정반대 위상이다. 신호(V1)의 선두 구간은 입력(VIN)의 선두 구간에 대하여 인버터(I1) 및 게이트(G2)에 의해 도입되는 시간지연 (t(I1+G2))만큼 지연된다. 신호(V2)의 선두 구간은 신호(V1)의 선두구간에 대하여 게이트(G1)에 의해 도입되는 시간지연(t(G1))만큼 지연된다. 마찬가지로, 신호(V2)의 후미구간은 입력(VIN)의 후미 구간으로부터 게이트(G1)에 의해 도입되는 시간 지연(t(G1))만큼 지연되고, 신호(V1)의 후미구간은 신호(V2)의 후미구간으로부터 게이트(G2)에 의해 도입되는 시간지연(t(G2))에 의해 지연된다(도시된 위상차는 분명하게 나타내기 위해 과장되었다).
제7A도에 도시된 진폭 및 위상관계로부터 알 수 있는 바와같이, 인버터 변환기(106)에 의해 발생되는 신호(V1, V2)는 50%를 초과하는 듀티 사이클(양+))을 지닌다. 이는 차동 출력신호(VD)를 발생시키는 동안 출력 신호전류(IM1이나 IM2, 또는 IM1 및 IM2 모두)의 연속적인 흐름을 유리하게 야기시킨다. 제7A도에서 알 수 있는 바와 같이, 신호(V1,V2)의 듀티사이클은 MOSFET전류(IM1이나 IM2), 또는 어떤 경우에는 IM1 및 IM2 모두의 형태로 바이어스 전류(IQ1)의 연속적인 흐름을 야기시킨다. 다시 말하면, 대부분의 시간동안에는 MOSFET 전류(IM1이나 IM2)가 흐른다. 그러나, 입력신호(VIN)의 선두구간 및 후미구간 바로 다음에 오는 짧은 시간주기동안, IM1및 IM2 모두가 흐른다. 그러므로, 입력 신호(VIN)의 모든 논리 천이(고레벨에서 저레벨로의 천이 및 저레벨에서 고레벨로의 천이)동안 차단되지 않고서 바이어스 전류(IQ1)가 흐른다.
제7B도를 참조하면, 입력 변환기(106)에 의해 발생되는 상기에 기술한 신호(V1,V2)의 진폭 및 위상은 바이어스 전류(IQ1)및 바이어스 전압(VC)에서의 섭동을 유리하게 방지한다. 따라서, 바이어스 전압(VB), 결과적으로는 출력 증폭기(108)내로 (BJT)(Q2,Q3)의 베이스를 거침)의 잡음 스파이크의 발생 및 주입은 방지된다.
제8도를 참조하면, 본 발명의 바람직한 변형 실시예에 대한 논리 증폭기(200)는 서로 다른 형태의 입력 변환기(206)를 사용한다(회로 파라메타 및 구성 부품값은 상기 표2에 요약되어 있다). 이러한 실시예(200)에서는, 상기 입력 변환기(206)는 도시된 바와같이 교차 연결된 NOR 게이트(G1,G2) 및 인버터(I1,I2,I3)로 구성되어 있다. 이러한 실시예(200)에 대한 회로 동작은 제6도에 도시된 실시예(100)에 대하여 상기에 기술한 회로 동작과 유사하다. 제9도에 도시된 바와같이, 입력 변환기(206)에 의해 입력신호(VIN)로 부터 발생된 신호(V1,V2)의 상대적인 진폭 및 위상은 제6도의 실시예(100)에 대한 것과는 반대이다. 또한, 시간 지연은 이러한 특정의 입력 변환기(206)에서 사용되는 게이트(G1,G2) 및 인버터(I1,I2,I3)의 서로 다른 구성에 기인하여 다소 다르다.
제10도를 참조하면, 본 발명의 또다른 바람직한 실시예에 대한 논리 증폭기(300)는 서로 다른 차동 입력 증폭기(302) 및 입력 변환기(306)를 사용한다. 이러한 차동 입력 증폭기(302)에서, 출력회로의 한 분기는 병렬로 접속된 2개의 MOSFET(M2,M3)로 구성되어 있다. 따라서, 3개의 서로 다른 MOSFET 전류(IM1,IM2,IM3) 또는 그의 컴비네이션은 바이어스 전류(IQ1)로서 흐를 수 있다. MOSFET(M3)는 입력신호(VIN)와 동일한 입력신호(V3)를 수신한다. MOSFET(M1,M2)는 입력 변환기(306)를 형성하는 인버터(I1,I2)로 부터 입력신호(V1,V2)를 출력 신호로서 수신한다. 제11도를 참조하면, 여러 신호(VIN,V1,V2,V3)의 상대적 진폭 및 위상이 인식될 수 있다. 인버터(I1, I2)의 선두 및 후미 구간은 VIN(및 V3)의 선두 및 후미 구간에 대하여 지연된다.
전술한 내용으로부터 알 수 있는 바와같이, 본 발명은 비차동 신호가 진정한 차동신호로 변환되는 경우에 생기는 잡음 스파이크의 발생을 방지한다. 본 발명에 따르면, 대략적이거나 유사한 차동 신호가 우선 발생되는데, 이 경우에는 중복신호 위상은 특히 입력신호의 모든 논리 천이동안 계속적인 바이어스 전류 흐름을 보장하는데 사용된다. 이는, 다른 신호나 회로내로 잡음 스파이크를 발생 및 주입시킬 수 있는 바이어스 전류 흐름의 갑작스런 변화를 유리하게 방지한다.
또한 전술한 내용으로부터 알수 있는 바와같이, 본 발명에 따른 논리 증폭기는, 비차동 입력신호로부터 차동 입력신호 위상을 발생시키게 하는 신호경로의 길이, 즉 상기 신호 경로와 관련된 시간 지연의 길이를 선택적으로 변경시키는 비차동-차동 입력 신호를 지닌다. 비차동 입력 신호(VIN)의 각각의 논리천이에 대하여, 차동 증폭기의 한 분기를 턴온되게 하는 차동 입력 신호 위상(예컨대, V1(제6도)을 제공하는 신호 경로를 차동 증폭기의 다른 분기를 턴오프(MOSFET(M2)를 비도통)되게 하는 반전 차동 입력 신호 위상(V2)을 제공하는 다른 신호 경로보다 짧거나 빨라진다.
본 발명의 동작 방법 및 구조의 다른 수정 및 변형예는 본 발명의 범위 및 사상으로부터 이탈하지 않고서도 당업자에게 자명해질 것이다. 본 발명을 특정의 바람직한 실시에와 관련하여 기술하였지만, 권리주장되는 발명은 부당하게 그러한 특정의 실시예에 제한되어선 안된다.
제1도는 종래의 논리 증폭기 회로에 대한 회로도.
제2도는 종래의 변형 논리 증폭기 회로에 대한 회로도.
제3도는 종래의 변형 논리 증폭기 회로에 대한 회로도.
제3A도는 종래의 능동 전압 분할기 바이어스 회로에 대한 회로도.
제4도는 또다른 종래의 논리 증폭기 회로에 대한 회로도.
제5A도 및 제5B도는 제4도 회로에 대한 여러 신호 진폭 및 위상 관계를 도시한 도면.
제6도는 본 발명에 따른 논리 증폭기에 대한 회로도.
제7A도 및 제7B도는 제6도 회로에 대한 여러 신호 진폭 및 위상 관계를 도시한 도면.
제8도는 본 발명에 따른 논리 증폭기의 바람직한 변형 실시예에 대한 회로도.
제9도는 제8도 회로에 대한 여러 신호 진폭 및 위상 관계를 도시한 도면.
제10도는 본 발명에 따른 논리 증폭기의 다른 바람직한 변형 실시예에 대한 회로도.
제11도는 제10도 회로에 대한 여러 신호 진폭 및 위상 관계를 도시한 도면.

Claims (52)

  1. 비차동 논리 신호를 차동 논리 신호로 변환시키는 논리 증폭기에 있어서, 바이어스 전류 및 제1의 차동 논리 신호를 수신하고, 그에 따라 제2의 차동 논리 신호를 발생시키는 차동 논리 증폭기 수단으로서, 상기 바이어스 전류에 대하여 선택적으로 각각 도통되는 복수개의 출력 신호 전류 경로를 포함하는 차동 논리 증폭기 수단: 및 비차동 논리 신호를 수신하고 이를, 상기 제1의 차동 논리 신호를 제공하도록 변환시키기 위해 상기 차동 논리 증폭기 수단에 연결된 입력 변환기 수단을 포함하며, 상기 제1의 차동 논리 신호는 고 논리레벨 및 저 논리레벨이 상기 고 논리레벨 및 저 논리레벨 사이에서 고 논리레벨에서 저 논리레벨로 및 저 논리레벨에서 고 논리레벨로 천이하는 복수개의 신호 위상을 포함하고, 상기 복수개의 출력 신호 전류 경로중 적어도 하나는 고 논리레벨에서 저 논리레벨로 및 저 논리레벨에서 고 논리레벨로 천이하는 동안 차단되지 않게 상기 바이어스 전류에 대하여 도통되는 논리 증폭기.
  2. 제1항에 있어서, 상기 차동 논리 증폭기 수단은 복수개의 소오스 결합형 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는 논리 증폭기.
  3. 제1항에 있어서, 상기 입력 변환기 수단은 복수개의 교차 연결형 NAND 게이트를 포함하는 논리 증폭기.
  4. 제1항에 있어서, 상기 입력 변환기 수단은 복수개의 교차 연결형 NOR 게이트를 포함하는 논리 증폭기.
  5. 제1항에 있어서, 상기 제2의 차동 논리 신호를 수신하고 이를 제3의 차동 논리 신호로 변환시키도록 상기 차동 논리 증폭기 수단에 연결된 출력 변환기 수단을 더 포함하는 논리 증폭기.
  6. 제5항에 있어서, 상기 출력 변환기 수단은 토템-폴 구조로 상호 연결된 복수개의 바이폴라 트랜지스터를 포함하는 논리 증폭기.
  7. 비차동 논리 신호를 차동 논리 신호로 변환시키는 논리 증폭기에 있어서, 바이어스 전류, 비차동 논리 신호 및 제1의 차동 논리 신호를 수신하고, 그에 따라 제2의 차동 논리 신호를 발생시키는 차동 논리 증폭기 수단으로서, 각각이 상기 바이어스 전류에 대하여 선택적으로 도통되는 복수개의 출력 신호 전류 경로를 포함하는 차동 논리 증폭기 수단: 및 상기 비차동 논리 신호를 수신하고 이를, 상기 제1의 차동 논리 신호를 제공하도록 변환시키기 위해 상기 차동 논리 증폭기 수단에 연결된 입력 변환기 수단을 포함하며, 상기 제1의 차동 논리 신호는 고 논리 레벨 및 저 논리 레벨이 상기 고 논리 레벨 및 저 논리 레벨 사이에서 고 논리 레벨에서 전 논리 레벨로 및 저 논리 레벨에서 고 논리 레벨로 천이하는 복수개의 신호 위상을 포함하고, 상기 복수개의 출력 신호 전류 경로중 적어도 하나는 고 논리 레벨에서 저 논리 레벨 및 저 논리 레벨에서 고 논리 레벨로 천이하는 동안 차단되지 않게 상기 바이어스 전류에 대하여 도통되는 논리 증폭기.
  8. 제7항에 있어서, 상기 차동 논리 증폭기 수단은 복수개의 소오스 결합형 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는 논리 증폭기.
  9. 제7항에 있어서, 상기 입력 변환기 수단은 복수개의 직렬 연결형 인버터를 포함하는 논리 증폭기.
  10. 제7항에 있어서, 상기 제2의 차동 논리 신호를 수신하고 이를 제3의 차동 논리 신호를 변환시키도록 상기 차동 논리 증폭기 수단에 연결된 출력 변환기 수단을 더 포함하는 논리 증폭기.
  11. 제10항에 있어서, 상기 출력 변환기 수단은 토템-폴 구조로 상호 연결된 복수개의 바이폴라 접합 트랜지스터를 포함하는 논리 증폭기.
  12. 비차동 논리 신호를 차동 논리 신호로 변환시키는 논리 증폭기에 있어서, 바이어스 전류를 수신하는 바이어스 포트, 제1의 차동 논리 신호를 수신하는 입력 포트, 제2의 차동 논리 신호를 제공하는 출력 포트 및 상기 바이어스 포트에 접속된 복수개의 출력 신호 전류 경로를 포함하는 차동 논리 증폭기로서, 상기 복수개의 출력 신호 전류 경로중 각각의 출력 신호 전류 경로가 상기 바이어스 전류에 대하여 선택적으로 도통되는 차동 논리 증폭기 ; 및 비차동 논리 신호를 수신하는 입력 포트 및 상기 제1의 차동 논리 신호를 제공하도록 상기 차동 논리 증폭기 입력 포트에 연결된 출력 포트를 포함하는 입력 증폭기를 포함하며 상기 제1의 차동 논리 신호는 고 논리 레벨 및 저 논리 레벨이 상기 고 논리 레벨 및 저 논리 레벨사이에서 고 논리 레벨에서 저 논리 레벨로 및 저 논리 레벨에서 고 논리 레벨로 천이하는 복수개의 신호 위상을 포함하고, 상이 복수개의 출력 신호 전류 경로중 적어도 하나는 상기 고 논리 레벨에서 저 논리 레벨로 및 저 논리 레벨에서 고 논리 레벨로 천이하는 동안 차단되지 않게 상기 바이어스 전류에 대하여 도통되는 논리 증포기.
  13. 제12항에 있어서, 상기 차동 논리 증폭기는 상호 연결된 소오스 단자를 지니는 복수개의 금속 산화물 반도체 전계 효과 트랜지스터를 포함하며, 상기 바이어스 포트는 상기 상호 연결된 소오스 단자를 포함하는 논리 증폭기.
  14. 제12항에 있어서, 상기 입력 증폭기는 복수개의 교차 연결형 NAND 게이트를 포함하는 논리 증폭기.
  15. 제12항에 있어서, 상기 입력 증폭기는 복수개의 교차 연결형 NOR 게이트를 포함하는 논리 증폭기.
  16. 제12항에 있어서, 상기 제2의 차동 논리 신호를 수신하도록 상기 차동 논리 증폭기 출력 포트에 연결된 입력 포트를 포함하며 제3의 차동 논리 신호를 제공하는 출력 포트를 포함하는 출력 증폭기를 더 포함하는 논리 증폭기.
  17. 제16항에 있어서, 상기 출력 증폭기는 토템-폴 구조로 상호 연결된 복수개의 바이폴라 접합 트랜지스터를 포함하는 논리 증폭기.
  18. 비차동 논리 신호를 차동 논리 신호로 변환시키는 논리 증폭기에 있어서, 바이어스 전류를 수신하는 바이어스 포트, 비차동 논리 신호를 수신하는 비차동 입력 포트, 제1의 차동 논리 신호를 수신하는 차동 입력 포트, 제2의 차동 논리 신호를 제공하는 출력 포트 및 상기 바이어스 포트에 접속된 복수개의 출력 신호 전류 경로를 포함하는 차동 논리 증폭기로서, 상기 복수개의 출력 신호 전류 경로중 각각은 상기 바이어스 전류에 대해 선택적으로 도통되는 차동 논리 증폭기 ; 및 상기 비차동 논리 신호를 수신하는 입력 포트 및 상기 제1의 차동 논리 신호를 제공하도록 상기 차동 논리 증폭기 차동 입력 포트에 연결된 출력 포트를 포함하는 입력 증폭기를 포함하며, 상기 제1의 차동 논리 신호는 고 논리 레벨 및 저 논리 레벨이 고 논리 레벨 및 저 논리 레벨사이에서 고 논리 레벨에서 저 논리 레벨로 및 저 논리 레벨에서 고 논리 레벨로 천이하는 복수개의 신호 위상을 포함하며, 상기 복수개의 출력 신호 전류 경로중 적어도 하나는 상기 고 논리 레벨에서 저 논리 레벨로 및 저 논리 레벨에서 고 논리 레벨로 천이하는 동안 차단되지 않게 상기 바이어스 전류에 대하여 도통되는 논리 증폭기.
  19. 제18항에 있어서, 상기 차동 논리 증폭기는 상호 연결된 소오스 단자를 지니는 복수개의 금속 산화물 반도체 전계 효과 트랜지스터를 포함하고 상기 바이어스 포트는 상기 상호 연결된 소오스 단자를 포함하는 논리 증폭기.
  20. 제18항에 있어서, 상기 입력 증폭기는 복수개의 직렬 연결형 인버터를 포함하는 논리 증폭기.
  21. 제18항에 있어서, 상기 제2의 차동 논리 신호를 수신하도록 상기 차동 논리 증폭기 출력 포트에 연결된 입력 포트를 포함화며 제3의 차동 논리 신호를 제공하는 출력 포트를 포함하는 출력 증폭기를 더 포함하는 논리 증폭기.
  22. 제21항에 있어서, 상기 출력 증폭기는 토템-폴 구조로 상호 연결된 복수개의 바이폴라 접합 트랜지스터를 포함하는 논리 증폭기.
  23. 비차동 논리 신호를 차동 논리 신호로 변환시키는 논리 증폭기에 있어서, 바이어스 전류 및 제1의 차동 논리 신호를 수신하고 그에 따라 제2의 차동 논리 신호를 발생시키는 차동 논리 증폭기 수단 ; 상기 바이어스 전류를 제공하도록 상기 차동 논리 증폭기 수단에 연결된 바이어스 전류원 수단 ; 및 비차동 논리 신호를 수신하고 이를, 상기 제1의 차동 논리 신호를 제공하도록 변환시키기 위해 상기 차동 논리 증폭기 수단에 연결된 입력 변환기 수단을 포함하며, 상기 제1의 차동 논리 신호는 고 논리 레벨 및 저 논리 레벨이 상기 고 논리 레벨 및 저 논리 레벨사이에서 고 논리 레벨에서 저 논리 레벨로 및 저 논리 레벨에서 고 논리 레벨로 천이하는 복수개의 신호 위상을 포함하고, 상기 고 논리 레벨에서 저 논리 레벨로 및 저 논리 레벨에서 고 논리 레벨로 천이하는 동안 상기 차동 논리 증폭기 수단을 통해 상기 바이어스 전류가 차단되지 않게 흐르는 논리 증폭기.
  24. 제23항에 있어서, 상기 차동 논리 증폭기 수단은 상호 연결된 소오스 단자를 지니는 복수개의 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는 논리 증폭기.
  25. 제24항에 있어서, 상기 바이어스 전류원 수단은 상기 복수개의 금속 산화물 반도체 전계 효과 트랜지스터의 상호 연결된 소오스 단자에 연결된 미부 전류원을 포함하는 논리 증폭기.
  26. 제23항에 있어서, 상기 바이어스 전류원 수단은 미부 전류원을 포함하는 논리 증폭기.
  27. 제23항에 있어서, 상기 입력 변환기 수단은 복수개의 교차 연결형 NAND 게이트를 포함하는 논리 증폭기.
  28. 제23항에 있어서, 상기 입력 변환기 수단은 복수개의 교차 연결형 NOR 게이트를 포함하는 논리 증폭기.
  29. 제23항에 있어서, 상기 제2의 차동 논리 신호를 수신하고 이를 제3의 차동 논리 신호로 변환시키도록 상기 차동 논리 증폭기 수단에 연결된 출력 변환기 수단을 더 포함하는 논리 증폭기.
  30. 제29항에 있어서, 상기 출력 변환기 수단은 토템-폴 구조로 상호 연결된 복수개의 바이폴라 접합 트랜지스터를 포함하는 논리 증폭기.
  31. 비차동 논리 신호를 차동 논리 신호로 변환시키는 논리 증폭기에 있어서, 바이어스 전류, 비차동 논리 신호 및 제1의 차동 논리 신호를 수신하고, 그에 따라 제2의 차동 논리 신호를 발생시키는 차동 논리 증폭기 수단 ; 상기 바이어스 전류를 제공하도록 상기 차동 논리 증폭기 수단에 연결된 바이어스 전류원 수단 ; 및 상기 비차동 논리 신호를 수신하고 이를, 상기 제1의 차동 논리 신호를 제공하도록 변환시키기 위해 상기 차동 논리 증폭기 수단에 연결된 입력 변환기 수단을 포함하며, 상기 제1의 차동 논리 신호는 상기 고 논리 레벨 및 저 논리 레벨사이에서 고 논리 레벨에서 저 논리 레벨로 및 저 논리 레벨에서 고 논리 레벨로 천이하는 복수개의 신호 위상을 포함하고, 상기 고 논리 레벨에서 저 논리 레벨로 및 저 논리 레벨에서 고 논리 레벨로 천이하는 동안 상기 차동 논리 증폭기 수단을 통해 상기 바이어스 전류가 차단되지 않게 흐르는 논리 증폭기.
  32. 제31항에 있어서, 상기 차동 논리 증폭기 수단은 상호 연결된 소오스 단자를 지니는 복수개의 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는 논리 증폭기.
  33. 제32항에 있어서, 상기 바이어스 전류원 수단은 상기 복수개의 금속 산화물 반도체 전계 효과 트랜지스터의 상호 연결된 소오스 단자에 연결된 미부 전류원을 포함하는 논리 증폭기.
  34. 제31항에 있어서, 상기 바이어스 전류원 수단은 미부 전류원을 포함하는 논리 증폭기.
  35. 제31항에 있어서, 상기 입력 변환기 수단은 복수개의 직렬 연결형 인버터를 포함하는 논리 증폭기.
  36. 제31항에 있어서, 상기 차동 논리 신호를 수신하고 이를 제3의 차동 논리 신호로 변환시키도록 상기 차동 논리 증폭기 수단에 연결된 출력 변환기 수단을 더 포함하는 논리 증폭기.
  37. 제36항에 있어서, 상기 출력 변환기 수단은 토템-폴 구조로 상호연결된 복수개의 바이폴라 접합 트랜지스터를 포함하는 논리 증폭기.
  38. 비차동 논리 신호를 차동 논리 신호로 변환시키는 논리 증폭기에 있어서, 바이어스 전류를 수신하는 바이어스 포트, 제1의 차동 논리 신호를 수신하는 입력 포트, 및 제2의 차동 논리 신호를 제공하는 출력 포트를 포함하는 차동 논리 증폭기 ; 상기 바이어스 전류를 제공하도록 상기 차동 논리 증폭기 바이어스 포트에 연결된 전류 포트를 포함하는 바이어스 전류원 ; 및 비차동 논리 신호를 수신하는 입력 포트 및 상기 제1의 차동 논리 신호를 제공하도록 상기 차동 논리 증폭기 입력 포트에 연결된 출력 포트를 포함하는 입력 증폭기를 포함하며, 상기 제1의 차동 논리 신호는 고 논리 레벨 및 저 논리 레벨이 상기 고 논리 레벨 및 저 논리 레벨사이에서 고 논리 레벨에서 저 논리 레벨로 및 저 논리 레벨에서 고 논리 레벨로 천이하는 복수개의 신호 위상을 포함하고, 상기 바이어스 전류는 고 논리 레벨에서 저 논리 레벨로 및 저 논리 레벨에서 고 논리 레벨로 천이하는 동안 상기 차동 논리 증폭기를 통해 상기 바이어스 전류가 차단되지 않게 흐르는 논리 증폭기.
  39. 제38항에 있어서, 상기 차동 논리 증폭기는 상호 연결된 소오스 단자를 지니는 복수개의 금속 산화물 반도체 전계 효과 트랜지스터를 포함하며, 상기 바이어스 포트는 상기 상호 연결된 소오스 단자를 포함하는 논리 증폭기.
  40. 제39항에 있어서, 상기 바이어스 전류원 수단은 미부 전류원을 포함하는 논리 증폭기.
  41. 제38항에 있어서, 상기 바이어스 전류원 수단은 미부 전류원을 포함하는 논리 증폭기.
  42. 제38항에 있어서, 상기 입력 증폭기는 복수개의 교차 연결형 NAND 게이트를 포함하는 논리 증폭기.
  43. 제38항에 있어서, 상기 입력 증폭기는 복수개의 교차 연결형 NOR 게이트를 포함하는 논리 증폭기.
  44. 제38항에 있어서, 상기 제2의 차동 논리 신호를 수신하도록 상기 차동 논리 증폭기 출력 포트에 연결된 입력 포트를 포함하고 제3의 차동 논리 신호를 제공하는 출력 포트를 포함하는 논리 증폭기.
  45. 제44항에 있어서, 상기 출력 증폭기는 토템-폴 구조로 상호 연결된 복수개의 바이폴라 접합 트랜지스터를 포함하는 논리 증폭기.
  46. 비차동 논리 신호를 차동 논리 신호로 변환시키는 논리 증폭기에 있어서, 바이어스 전류를 수신하는 바이어스 포트, 비차동 논리 신호를 수신하는 바이어스 포트, 제1의 차동 논리 신호를 수신하는 차동 입력 포트 및 제2의 차동 논리 신호를 제공하는 출력 포트를 호함하는 차동 논리 증폭기 ; 상기 바이어스 전류를 제공하도록 상기 차동 논리 증폭기 바이어스 포트에 연결된 전류 포트를 포함하는 바이어스 전류원 ; 및 상기 비차동 논리 신호를 수신하는 입력 포트 및 상기 제1의 차동 논리 신호를 수신하도록 상기 차동 논리 증폭기 차동 입력 포트에 연결된 출력 포트를 포함하는 입력 증폭기를 포함하며, 상기 제1의 차동 논리 신호는 고 논리 레벨 및 저 논리 레벨이 상기 고 논리 레벨 및 저 논리 레벨사이에서 고 논리 레벨에서 저 논리 레벨로 천이하는 복수개의 신호 위상을 포함하고, 상기 바이어스 전류는 상기 고 논리 레벨에서 저 논리 레벨로 저 논리 레벨에서 고논리 레벨로 천이하는 동안 상기 차동 논리 증폭기를 통해 상기 바이어스 전류가 차단되지 않게 흐르는 논리 증폭기.
  47. 제46항에 있어서, 상기 차동 논리 증폭기는 상호 연결된 소오스 단자를 지니는 복수개의 금속 산화물 반도체 전계 효과 트랜지스터를 포함하며, 상기 바이어스 포트는 상기 상호 연결된 소오스 단자를 포함하는 논리 증폭기.
  48. 제47항에 있어서, 상기 바이어스 전류원 수단은 미부 전류원을 포함하는 논리 증폭기.
  49. 제46항에 있어서, 상기 바이어스 전류원 수단은 미부 전류원을 포함하는 논리 증폭기.
  50. 제46항에 있어서, 상기 입력 증폭기는 복수개의 직결 연결형 인버터를 포함하는 논리 증폭기.
  51. 제46항에 있어서, 상기 제2의 차동 논리 신호를 수신하도록 상기 차동 논리 증폭기 출력 포트에 연결된 입력 포트를 포함하며 제3의 차동 논리 신호를 제공하는 출력 포트를 포함하는 논리 증폭기.
  52. 제51항에 있어서, 상기 출력 증폭기는 토템-폴 구조로 상호 연결된 복수개의 바이폴라 접합 트랜지스터를 포함하는 논리 증폭기.
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