CN108347232A - 延迟电路及存储器电路 - Google Patents

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CN108347232A CN201710061234.0A CN201710061234A CN108347232A CN 108347232 A CN108347232 A CN 108347232A CN 201710061234 A CN201710061234 A CN 201710061234A CN 108347232 A CN108347232 A CN 108347232A
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Abstract

本发明提供了一种延迟电路及存储器电路，所述延迟电路中具有一延迟单元和一补偿单元，所述补偿单元的输入端和所述延迟单元的输出端连接，进而可通过所述补偿单元为所述延迟电路的触发节点提供一补偿电压，以有效减缓触发节点达到其触发电压的速度，使高电压的输入信号下所产生的延迟时间与低电压的输入信号下所产生的延时时间的差异较小。如此一来，当所述输入信号在较大的电压值范围内进行输入时，避免了所产生的延迟时间具有较大的波动范围。

Description

延迟电路及存储器电路
技术领域
本发明涉及半导体技术领域，特别涉及一种延迟电路及存储器电路。
背景技术
大部分的存储器电路中设置有地址延迟模块、字线解码器以及位线解码器，所有的地址输入信号需通过所述地址延迟电路后，分别施加于所述字线解码器和所述位线解码器上，之后再进入存储单元阵列中以实现对字线和位线的地址进行选择。然而，在这个过程中，所有的地址信号并不是同时进入到存储单元阵列上的，因此常常会发生时间延迟的问题，而这将影响到存储单元的选择以及感应速度。因此，在对存储单元进行选择之前，所有的地址输入信号都会被控制以及锁存，以使所有的输入信号的延迟相互匹配。
然而，在现有的延迟电路中，当输入信号的电压值在较大的范围内波动时，其对应的延迟时间也会产生较大的波动。
发明内容
本发明的目的在于提供一种延迟电路，以解决现有的延迟电路中，当输入信号的电压值存在较大的波动时，其对应产生的延迟时间的波动范围也较大的问题。
解决上述技术问题，本发明提供一种延迟电路，包括第一电路和与所述第一电路并联的第二电路；
所述第一电路包括延迟单元和补偿单元；所述延迟单元的输入端连接至一输入信号，所述延迟单元的输出端连接至一与非门的第一输入端；所述补偿单元的输出端和所述延迟单元的输出端相连并连接至所述与非门的第一输入端，所述补偿单元和所述延迟单元的连接点为所述延迟电路的触发节点，所述补偿单元用于给所述触发节点提供一补偿电压；
所述第二电路的输入端连接至所述输入信号，所述第二电路的输出端连接至所述与非门的第二输入端。
可选的，所述补偿单元包括电源电压、第一开关元件、第二开关元件以及第一储能元件；所述第一开关元件的输入端连接至所述电源电压，所述第二开关元件的输入端与所述第一储能元件相连并连接至所述第一开关元件的输出端。
可选的，所述第一开关元件为第一PMOS管开关，所述第一PMOS管开关的源极连接至所述电源电压，所述第一PMOS管开关的栅极连接至所述输入信号，所述第一PMOS管开关的漏极连接至所述第二开关元件的输入端与所述第一储能元件的连接点。
可选的，所述输入信号连接至所述第一PMOS管开关的栅极，所述第一PMOS管开关的栅极连接至所述与非门的第二输入端，以构成所述第二电路。
可选的，所述第二开关元件为PMOS管开关，所述PMOS管开关的漏极与所述第一储能元件相连并连接至所述第一开关元件，所述PMOS管开关的栅极与源极相连并连接至所述延迟单元的输出端。
可选的，所述第二开关元件为NMOS管开关，所述NMOS管开关的栅极与源极均与所述第一储能元件相连并连接至所述第一开关元件，所述NMOS管开关的漏极连接至所述延迟单元的输出端。
可选的，所述第二开关元件为二极管开关，所述二极管开关的一端与所述第一储能元件相连并连接至所述第一开关元件，所述二极管开关的另一端与所述延迟单元的输出端相连并连接至所述与非门的第一输入端。
可选的，所述第一储能元件为电容元件。
可选的，所述第一储能元件为PMOS管电容，所述PMOS管电容的基底与所述第二开关元件连接，所述PMOS管电容的栅极接地。
可选的，所述第一储能元件为NMOS管电容，所述NMOS管电容的栅极与所述第二开关元件连接，所述NMOS管电容的基底接地。
可选的，所述延迟单元包括电阻和第二储能元件，所述电阻的输入端连接至所述输入信号，所述电阻的输出端与所述第二储能元件相连并连接至所述延迟单元的输出端。
可选的，所述第二储能元件为电容元件。
可选的，所述输入信号直接连接至所述与非门的第二输入端以构成所述第二电路。
可选的，所述第一电路还包括偶数个反相器，所述反相器连接于所述输入信号和所述与非门之间。
可选的，所述偶数个反相器中，其部分反相器连接于所述输入信号和所述延迟单元的输入端之间，另一部分反相器连接于所述延迟单元的输出端和所述与非门之间。
可选的，所述电源电压的电压值为1V～3V。
可选的，所述输入信号的电压值为0.5V～3V。
本发明的又一目的在于提供了一种存储器电路，包括：
输入缓冲器；
与所述输入缓冲器的输出端连接的延迟模块，所述延迟模块具有如上所述的延迟电路；
与所述延迟模块的输出端连接的锁存器；
与所述锁存器的输出端连接的字线解码器、位线解码器以及感测放大器，并且，所述位线解码器还与所述感测放大器连接；
与所述字线解码器和所述位线解码器的均连接的存储单元阵列；
与所述感测放大器的输出端连接的输出缓冲器。
可选的，所述存储器为NVM存储器。
在本发明提供的延迟电路中，其第一电路包括补偿单元以及和所述补偿单元连接的延迟单元。因此，在高电压的输入信号下，通过所述补偿单元可为延迟电路的触发节点提供一补偿电压，进而可有效减缓触发节点达到其触发电压的速度，使高电压的输入信号下所产生的延迟时间与低电压的输入信号下所产生的延时时间的差异较小。即，与现有的延迟电路相比，本发明中的延迟电路在低电压的输入信号下，其延迟时间不发生改变，然而在高电压的输入信号下，可有效增加其延迟时间，如此一来，当所述输入信号在较大的电压值范围内进行输入时，避免了所产生的延迟时间具有较大的波动范围。
附图说明
图1为一种延迟电路的示意图；
图2为本发明一实施例中的延迟电路的示意图
图3为现有的一种延迟电路在不同电压值的输入信号下其触发节点的电压时序图；
图4为本发明一实施例中的延迟电路在不同电压值的输入信号下其触发节点的电压时序图；
图5为本发明一实施例中的存储器电路的结构示意图。
具体实施方式
图1为一种延迟电路的示意图，如图1所示，所述延迟电路包括第一电路10和与所述第一电路并联的第二电路20，第一电路10和第二电路20的输入端均连接至一输入信号Vin，第一电路10和第二电路20的输出端均连接至一与非门30，并经过所述与非门30输出输出信号Vout。其中，所述第一电路10包括一延迟单元11，所述延迟单元11的输入端连接至所述输入信号Vin，所述延迟单元11输出端连接至所述与非门30。所述延迟单元11为RC延迟单元，包括电阻R和电容C，所述电阻R的输入端与所述输入信号Vin连接，所述电阻R的输出端和所述电容C相连，其中，所述电阻R和电容C的连接点为触发节点A，所述触发节点A连接至所述与非门30。所述延迟电路的工作原理为：提供输入信号Vin，所述输入信号Vin经过所述电阻R并给所述电容C充电后，于所述触发节点A处形成一触发电压，并从所述与非门30输出。在此过程中，触发节点A需经过一定的时间后才能达到其触发电压，从而实现了信号的延迟。
然而，在现有的延迟电路中，触发节点A在到达其触发电压的时间与输入信号Vin的电压值有关，当所述输入信号Vin为高电压时，则触发节点A可较快的到达触发电压，当所述输入信号Vin为低电压时，则触发节点A需经过较长的时间才能到达触发电压。因此，当输入信号Vin的电压值在较大的范围内波动时，其对应的延迟时间也会产生较大的波动。
为此，本发明提供另一种延迟电路，减小高电压输入信号和低电压的输入信号在到达其触发电压的时间差异，以减小延迟时间的波动。所述延迟电路，包括第一电路和与所述第一电路并联的第二电路；
所述第一电路包括延迟单元和补偿单元；所述延迟单元的输入端连接至一输入信号，所述延迟单元的输出端连接至一与非门的第一输入端；所述补偿单元的输出端和所述延迟单元的输出端相连并连接至所述与非门的第一输入端，所述补偿单元和所述延迟单元的连接点为所述延迟电路的触发节点，所述补偿单元用于给所述触发节点提供一补偿电压；
所述第二电路的输入端连接至所述输入信号，所述第二电路的输出端连接至所述与非门的第二输入端。
本发明提供的延迟电路中，其第一电路包括补偿单元以及和所述补偿单元连接的延迟单元。可根据实际需求设定一预定电压，当输入信号的电压值高于所述预定电压时，所述补偿单元可用于给延迟电路中的触发节点提供一补偿电压，从而可有效减缓其达到触发电压的速度；而当输入信号低于所述预定电压时，所述补偿单元不对所述触发节点的电压值造成影响。可见，与现有的延迟电路相比，本发明中的延迟电路在低电压的输入信号下，其延迟时间不发生改变，然而在高电压的输入信号下，可有效增加其延迟时间，进而可缩小高电压输入信号所对应的延迟时间和低电压输入信号所对应的延迟时间的差异，避免电压值波动范围较大的输入信号其延迟时间产生较大的波动。
以下结合附图和具体实施例对本发明提出的背照式CMOS影像传感器作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本发明一实施例中的延迟电路的示意图，如图2所示，所述延迟电路包括第一电路100和第二电路200，所述第一电路100和第二电路200的输入端均连接至一输入信号Vin，所述第一电路100和第二电路200的输入端均连接至一与非门300，从而可通过所述与非门300输出一输出信号Vout。
其中，所述第一电路100包括延迟单元110和补偿单元120；所述延迟单元110的输入端连接至一输入信号Vin，所述延迟单元110的输出端连接至一与非门300的第一输入端；所述补偿单元120的输出端和所述延迟单元110的输出端相连并连接至所述与非门300的第一输入端，所述补偿单元120和所述延迟单元110的连接点为所述延迟电路的触发节点A，所述补偿单元120用于给所述触发节点A提供一补偿电压。
所述第二电路200的输入端连接至所述输入信号Vin，所述第二电路200的输出端连接至所述与非门300的第二输入端。
所述延迟电路在实际的应用过程中，可根据实际需求设定一预定电压，当输入信号Vin的电压值大于所述预定电压时，则为高电压的输入信号Vin；当输入信号Vin的电压值小于所述预定电压时，则为低电压的输入信号Vin。从而，在输入信号Vin为低电压的情况下，所述补偿单元120不对所述触发节点A的电压值造成影响；在输入信号Vin为高电压的情况下，所述补偿单元120可用于给延迟电路110中的触发节点A提供一补偿电压，以有效减缓其达到触发电压的速度，缩减高电压输入信号Vin和低电压输入信号Vin下对应产生的延迟时间的差异。
继续参考图2所示，所述补偿单元120包括电源电压VCC、第一开关元件121、第一储能元件C1以及第二开关元件122；所述第一开关元件121的输入端连接至所述电源电压VCC，所述第二开关元件122的输入端与所述第一储能元件C1相连并连接至所述第一开关元件121的输出端。从而，可通过控制第一开关元件121的打开或关闭，实现第一储能元件C1的充电过程和放电过程。即，当第一开关元件121的打开时，利用所述电源电压VCC对所述第一储能元件C1进行充电，因此不会对触发节点的电压值造成影响；当第一开关元件121的断开时，所述第一储能元件C1进行放电过程，以使所述触发节点A处的电压升高，进而达到对触发节点A进行电压补偿的目的。
具体的，所述第一开关元件121可以为第一PMOS管开关，所述第一PMOS管开关的源极连接至所述电源电压VCC，所述第一PMOS管开关的栅极连接至所述输入信号Vin，所述第一PMOS管开关的漏极连接至所述第二开关元件122的输入端与所述第一储能元件C1的连接点，从而可通过所述输入信号Vin控制所述第一开关元件121的打开或关闭。
本实施例中，所述延迟电路的工作原理为：当所述电源电压VCC为高电压，例如其电压值为1V～3V，所述输入信号Vin由低电压至高电压进行输入时，首先，通过低电压的输入信号Vin控制所述第一开关元件121打开，所述电源电压VCC对所述第一储能元件C1进行充电，因此，在输入信号Vin为低电压时，所述补偿单元120不会对所述触发节点A的电压造成影响，触发节点A处的信号经由所述与非门300输出形成一输入信号Vout；接着，随着输入信号Vin的电压值升高，所述第一开关元件121断开，此时所述第一储能元件C1进行放电过程并通过所述第二开关元件122对触发节点A的电压值进行补偿，进而可减缓所述触发节点A的放电速度，增加其到达触发电压的时间，当触发节点A的电压值到达其触发电压后再经由所述与非门300输出以形成一输出信号Vout。由此可见，所述延迟电路可在不改变低电压输入信号Vin所对应的延迟时间的基础上，增加高电压输入信号Vin所对应的延迟时间，进而可避免由于输入信号Vin的电压值具有较大的波动范围导致其延迟时间也产生较大的波动的问题。其中，所述输入信号Vin的电压值范围例如为0.5V～3V。显然，当所述电源电压VCC为低电压时，所述补偿电路120也不会对整个延迟电路造成影响。
本实施例中，所述第二开关元件122为MOS管开关元件。例如，所述MOS管开关元件为PMOS管开关，所述PMOS管开关的漏极与所述第一储能元件C1相连并连接至所述第一开关元件121，所述PMOS管开关的栅极与源极相连并连接至所述延迟单元110的输出端。或者，所述MOS管开关元件也可以为NMOS管开关，所述NMOS管开关的栅极与源极均与所述第一储能元件C1相连并连接至所述第一开关元件121，所述NMOS管开关的漏极连接至所述延迟单元110的输出端。即，通过采用MOS管开关元件作为第二开关元件122以实现电流的单向导通，可避免导通时产生压降，防止电压损失。当然，在其他实施例中，所述第二开关元件122也可以为二极管开关，所述二极管开关的一端与所述第一储能元件C1相连并连接至所述第一开关元件121，所述二极管开关的另一端与所述延迟单元110的输出端相连并连接至所述与非门300的第一输入端。其中，所述第二开关元件122的输出端与所述延迟单元110的输出端的连接点即为触发节点A。
进一步的，所述第一储能元件C1可以为电容元件。或者，所述第一储能元件C1也可以为MOS管电容，当所述第一储能元件C1为NMOS管电容时，所述NMOS管电容的栅极与所述第二开关元件122的输入端连接，所述NMOS管电容的基底接地；当所述第一储能元件C1为PMOS管电容时，所述PMOS管电容的基底与所述第二开关元件122的输入端连接，所述PMOS管电容的栅极接地。
继续参考图2所示，所述第二电路200可通过将所述输入信号Vin直接连接至所述与非门300的第二输入端，以构成所述第二电路200。在本实施例中，所述第一开关元件121为第一PMOS管开关，所述输入信号Vin连接至所述第一PMOS管开关的栅极。基于此，本实施例中，可在所述输入信号Vin连接至所述第一PMOS管开关的栅极之后，再将所述第一PMOS管开关的栅极直接连接至所述与非门300的第二输入端，进而构成所述第二电路200。这种连接方式，不仅实现了对第一开关元件121的控制，还可形成第二电路200，有效提高了空间利用率，简化电路。
进一步的，所述延迟单元110包括一电阻R和一第二储能元件C2，所述电阻R的输入端与所述输入信号Vin连接，所述电阻R的输出端与所述第二储能元件C2相连并连接至所述补偿单元120的输出端，即，所述电阻R和所述第二储能元件C2的连接点即为所述触发节点A。当提供所述输入信号Vin时，所述输入信号Vin经过所述电阻R并给所述第二储能元件C2进行充电，在此过程中，所述触发节点A处的电压值逐渐降低以达到其触发电压。其中，所述第二储能元件C2可以为电容元件。
接着参考图2所示，所述第一电路100还包括偶数个反相器130，所述反相器130连接于所述输入信号Vin和所述与非门300之间，通过偶数个所述反相器130可进一步对输入信号进行延迟。具体的，所述偶数个反相器130中，其部分反相器130连接于所述输入信号Vin和所述延迟单元110的输入端之间，另一部分反相器130连接于所述延迟单元110的输出端和所述与非门300之间。本实施例中，所述第一电路100中具有两个反相器130，一个反相器130位于所述输入信号Vin和所述延迟单元110之间，另一个反相器130位于所述输入信号Vin和所述延迟单元110之间。
图3为现有的一种延迟电路在不同电压值的输入信号下其触发节点的电压时序图；图4为本发明一实施例中的延迟电路在不同电压值的输入信号下其触发节点的电压时序图。如图3所示，现有的延迟电路中，当输入信号Vin为低电压时(Vin＝1.0V)，触发节点A较为缓慢的达到其触发电压，并输出以形成输出信号Vout，在这过程中所述延迟电路所产生的延迟时间较长；随着舒输入信号Vin的电压升高(Vin＝1.5V)，触发节点A相对于1.0V的输入信号Vin可更快的达到其触发电压，并进行输出，此时，相对于1.0V的输入信号Vin所述延迟电路所产生的延迟时间较短；当输入信号Vin为高电压时(Vin＝2.0V)，触发节点A相对于1.5V的输入信号Vin可更快的达到其触发电压，进而所产生的延迟时间更短。可见，当输入信号Vin由低电压(Vin＝1.0V)至高电压(Vin＝2.0V)进行输入时，其对应的触发节点A到达触发电压的时间波动范围Tw也较大，进而使所述延迟电压产生的延迟时间也具有较大波动。接着，参考图4所示，在本发明提供的延迟电路中，当输入信号Vin为低电压时(Vin＝1.0V)，与现有的延迟电路相比，触发节点A达到其触发电压的时间不变；而随着输入信号Vin的电压值逐渐升高，与现有的延迟电路相比，触发节点A可较为缓慢的到达其触发电压，进而所产生的延迟时间更长；当输入信号Vin为高电压(Vin＝2.0V)时，与现有的延迟电路相比，触发节点A到达其触发电压的时间更长。由此可见，在高电压的输入信号Vin下所产生的延迟时间与低电压的输入信号Vin下所产生的延迟时间更为接近，进而在不同电压值的输入信号Vin下，所述延迟电路对应产生的延迟时间的波动范围Tw也较小。
本发明的又一目的在于提供一种存储器电路，所述存储器件电路中具有一延迟模块，所述延迟模块包括如上所述的延迟电路。
图5为发明一实施例中的存储器电路的结构示意图。如图5所示，所述存储器电路包括：
输入缓冲器(Input buffer)510，用于对地址信号进行输入操作；
与所述输入缓冲器510的输出端连接的延迟模块(Trasition Delay)520，用于对输入的地址信号进行延迟处理，所述延迟模块520具有如上所述的延迟电路；
与所述延迟模块520的输出端连接的锁存器(Latch)530，用于对延迟处理后的地址信号进行锁存处理；
与所述锁存器530的输出端连接的字线解码器(Wordline Decoder)540、位线解码器(Bitline Decoder)550以及感测放大器(Sense Amplifier)560，并且，所述位线解码器550还与所述感测放大器560连接；
与所述字线解码器540和所述位线解码器550的均连接的存储单元阵列(MemoryCell Array)570，所述存储单元阵列570根据输入的地址信号形成一反馈信号，所述反馈信号经由所述位线解码器550输入至所述感测放大器560中；
与所述感测放大器560的输出端连接的输出缓冲器580。
本发明将如上所述的延迟电路应用于存储器电路中，例如NVM存储器(Non-Volatile Memory，非易失性存储器)的电路中，以形成具有所述延迟电路的存储器电路。从而，在对所述存储器件的地址进行选择时，可避免所产生的延迟时间具有较大的波动范围，以改善对存储单元的选择和感应速度。
综上所述，本发明提供的延迟电路中，通过一补偿单元可为延迟电路的触发节点提供一补偿电压，进而在高电压的输入信号下，可有效减缓触发节点达到其触发电压的速度，使高电压的输入信号下所产生的延迟时间与低电压的输入信号下所产生的延时时间的差异较小。如此，可使延迟电路在电压值波动范围较大的输入信号下，其延迟时间具有较小的波动范围。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (19)

1.一种延迟电路，其特征在于，包括第一电路和与所述第一电路并联的第二电路；
所述第一电路包括延迟单元和补偿单元；所述延迟单元的输入端连接至一输入信号，所述延迟单元的输出端连接至一与非门的第一输入端；所述补偿单元的输出端和所述延迟单元的输出端相连并连接至所述与非门的第一输入端，所述补偿单元和所述延迟单元的连接点为所述延迟电路的触发节点，所述补偿单元用于给所述触发节点提供一补偿电压；
所述第二电路的输入端连接至所述输入信号，所述第二电路的输出端连接至所述与非门的第二输入端。
2.如权利要求1所述的延迟电路，其特征在于，所述补偿单元包括电源电压、第一开关元件、第二开关元件以及第一储能元件；所述第一开关元件的输入端连接至所述电源电压，所述第二开关元件的输入端与所述第一储能元件相连并连接至所述第一开关元件的输出端。
3.如权利要求2所述的延迟电路，其特征在于，所述第一开关元件为第一PMOS管开关，所述第一PMOS管开关的源极连接至所述电源电压，所述第一PMOS管开关的栅极连接至所述输入信号，所述第一PMOS管开关的漏极连接至所述第二开关元件的输入端与所述第一储能元件的连接点。
4.如权利要求3所述的延迟电路，其特征在于，所述输入信号连接至所述第一PMOS管开关的栅极，所述第一PMOS管开关的栅极连接至所述与非门的第二输入端，以构成所述第二电路。
5.如权利要求2所述的延迟电路，其特征在于，所述第二开关元件为PMOS管开关，所述PMOS管开关的漏极与所述第一储能元件相连并连接至所述第一开关元件，所述PMOS管开关的栅极与源极相连并连接至所述延迟单元的输出端。
6.如权利要求2所述的延迟电路，其特征在于，所述第二开关元件为NMOS管开关，所述NMOS管开关的栅极与源极均与所述第一储能元件相连并连接至所述第一开关元件，所述NMOS管开关的漏极连接至所述延迟单元的输出端。
7.如权利要求2所述的延迟电路，其特征在于，所述第二开关元件为二极管开关，所述二极管开关的一端与所述第一储能元件相连并连接至所述第一开关元件，所述二极管开关的另一端与所述延迟单元的输出端相连并连接至所述与非门的第一输入端。
8.如权利要求2所述的延迟电路，其特征在于，所述第一储能元件为电容元件。
9.如权利要求2所述的延迟电路，其特征在于，所述第一储能元件为PMOS管电容，所述PMOS管电容的基底与所述第二开关元件连接，所述PMOS管电容的栅极接地。
10.如权利要求2所述的延迟电路，其特征在于，所述第一储能元件为NMOS管电容，所述NMOS管电容的栅极与所述第二开关元件连接，所述NMOS管电容的基底接地。
11.如权利要求1所述的延迟电路，其特征在于，所述延迟单元包括电阻和第二储能元件，所述电阻的输入端连接至所述输入信号，所述电阻的输出端与所述第二储能元件相连并连接至所述延迟单元的输出端。
12.如权利要求11所述的延迟电路，其特征在于，所述第二储能元件为电容元件。
13.如权利要求1所述的延迟电路，其特征在于，所述输入信号直接连接至所述与非门的第二输入端以构成所述第二电路。
14.如权利要求1所述的延迟电路，其特征在于，所述第一电路还包括偶数个反相器，所述反相器连接于所述输入信号和所述与非门之间。
15.如权利要求14所述的延迟电路，其特征在于，所述偶数个反相器中，其部分反相器连接于所述输入信号和所述延迟单元的输入端之间，另一部分反相器连接于所述延迟单元的输出端和所述与非门之间。
16.如权利要求1所述的延迟电路，其特征在于，所述电源电压的电压值为1V～3V。
17.如权利要求1所述的延迟电路，其特征在于，所述输入信号的电压值为0.5V～3V。
18.一种存储器电路，其特征在于，包括：
输入缓冲器；
与所述输入缓冲器的输出端连接的延迟模块，所述延迟模块具有如权利要求1～17其中之一所述的延迟电路；
与所述延迟模块的输出端连接的锁存器；
与所述锁存器的输出端连接的字线解码器、位线解码器以及感测放大器，并且，所述位线解码器还与所述感测放大器连接；
与所述字线解码器和所述位线解码器的均连接的存储单元阵列；
与所述感测放大器的输出端连接的输出缓冲器。
19.如权利要求18所述的存储器电路，其特征在于，所述存储器为NVM存储器。
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