KR920000403B1 - 개선된 붙스트래핑 레벨 조정회로 - Google Patents

개선된 붙스트래핑 레벨 조정회로 Download PDF

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Abstract

내용 없음.

Description

개선된 붙스트래핑 레벨 조정회로
제1도는 N채널 MOSFET의 스위치 회로도.
제2도는 종래의 붙스트래핑 캐패시터가 사용된 다이나믹램의 워드선 신호 발생기회로도.
제3도는 제2도의 동작설명을 위한 파형도.
제4도는 본 발명에 따른 붙스트래핑 레벨 조정회로.
제5도는 제4도의 Vcc 레벨 감지기 회로의 실시예도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 2 : Vcc 레벨 감지기
본 발명은 신뢰성 개선을 위한 붙스프래핑 레벨 조정회로에 관한 것으로, 특히 DRAM에서, 워드선 전달 경로에 생성되는 붙스트래핑 동작점의 전압에 따라 붙스트래핑 레벨이 변화되도록 구성한 개선된 붙스트래핑 레벨 조정회로에 관한 것이다.
일반적으로, MOSFET는 문턱전압 손실을 갖고 있으므로, N채널 MOSFET가 스윗치도 사용될 경우에는 Vcc(즉, 논리상태 1)의 전달이 Vcc-Vth(단, Vth는 MOSFET의 문턱전압)에 그치고, P채널의 경우에는 접지(논리상태 0)의 전달이 ｜Vth｜에 그친다. 따라서 이를 극복하기 위해 MOSFET의 게이트 전압을 드레인 전압보다 적어도 Vth 이상 높여주거나(N 채널 MOSFET인 경우), ｜Vth｜ 이상 낮추어 주거나(P채널 MOSFET의 경우)하는 붙스트래핑(Bootstrapping)동작이 이용된다. 이는 게이트 및 소스단자 양단에 강제로 캐패시터를 인가하거나, 또는 MOSFET 자체의 버랙터(Voltage-Variable Capacitor)를 이용한다(후자를 Self-boostrapping 이라함).
제1도를 참조하면, N채널 MOSFET인 경우 붙스트래핑 효율은
Figure kpo00001
에 의해 결정된다. 여기서 CGS는 게이트, 소스간의 캐패시터이고, Cpara는 게이트단의 기생캐패시터이며 CGD는 게이트와 드레인 단자간의 캐패시터이다.
이러한 붙스트래핑은 특히 다이내믹 램덤 억세스 메모리(DRAM)의 워드선 전압 발생기에 이용되는데, 이는 메모리 셀에 완전히 Vcc 전압을 저장하기 위해서이다(N채널 억세스 MOSFET의 경우). 이때 워드선 전달 경로에는 붙스트래핑된 전위를 다시 충분히 전달하기 위한 이중 붙스트래핑 동작점이 생기게 되어, 이점은 PN 접합부나 게이트절연층 양단에 큰 전위차를 인가하게 된다. 이는 6V 이상의 높은 Vcc에서 더욱 심화되어 신뢰성에 영향을 끼치게 된다. 따라서 본 발명은 이의 개선으로 붙스트래핑 레벨을 Vcc 값에 따라 변화되도록한 붙스트래핑 레벨 조정회로에 관한 것이다.
제2도는 다이내믹램 주변회로에서 붙스트래핑이 필히 사용되고 있는 워드선 신호 발생기 회로이며, 제3도는 제2도의 동작설명을 위한 파형도이다. 제2도는 N채널 MOSFET를 사용하는 경우에 대한 발생기인데 ψ1점은 주변회로내의 워드선 신호 발생점이고, N채널 MOSFET Q1과 Q2는 열어드레스에 의해 선택된 열어드레스 데코더의 워드선 신호 전달회로이다. 그리고 점ψ5는 열어드레스에 의해 호출된 워드선과 연결되는 점이다. 드레인과 소오스 단자가 접속된 MOSFET 캐패시터 CBOOST는 워드선 신호 붙스트래핑을 수행하는 캐패시터이고, 제어신호ψ2는 붙스트래핑 동작을 위해 공급되는 신호이다.
제3도의 파형도에서 보듯이 t=T1인 점에서 워드선신호, ψ1이 OV에서 Vcc로 전이하면 전달 MOSFET Q의 셀프-붙스트래핑 효과에 의해 (t＜T1에서 이미 Q1의 게이트 전극에서 Vcc-Vth Q2의 전압이 전달되어 Q1을 ON상태로 유지시켜야 한다.) 워드선 15로 완전한 Vcc가 전달된다. 메모리셀(1)로의 완전한 Vcc 전달을 위해 t=T2에서 붙스트래핑 동작신호 ψ2가 활성화되어 워드선 신호점 ψ1에는 CBOOST및 Cpara에 의해 결정되는 효율
Figure kpo00002
에 따라 붙스트래핑이 일어나고, Q1은 다시 이 전이상태에 따라 붙스트래핑 영향을 받는다. 이로써 붙스트래핑된 워드선 신호 레벨이 다시 완전히 워드선 15로 전달될 수 있다. Q1의 게이트 전극은 이중으로 붙스트래핑 영향을 받게되므로 이 게이트 단자에 연결되어 있는 MOSFET Q2의 PN 접합 및 MOSFET Q1의 게이트 절연층에 높은 전위차가 유기된다. 예를들어 Vcc=7V에서 ψ1의 붙스트래핑 효율을 40%, Q1의 셀프-붙스트래핑 효율을 40%라고 가정하면 t=T2에 MOSFET Q1의 게이트 전극에는 15V 이상이 유도되므로 기판전압 VBB가 -2.5V라면 PN 접합 및 게이트 절연층간 전위차는 17.5V에 이르므로 대단히 취약하게 된다.
따라서, 본 발명은 Vcc 레벨(제2도의 ψ1점)을 감지하여 붙스트래핑 효율
Figure kpo00003
을 Vcc에 종속되도록함으로써 높은 Vcc에서 제2도의 점 ψ4에 유기되는 이중 붙스트래핑 전압을 낮추는 개선된 붙스트래핑 레벨 조정회로를 제공하는데 그 목적이 있다.
본 발명의 개선된 붙스트래핑 레벨 조정회로에 의하면, 붙스트래핑 동작점 ψ1으로부터 각각 병렬접속되는 MOSFET 캐패시터 CBOOST내지 C4와, 상기 각각의 MOSFET 캐패시터 CBOOST내지 C4로부터 제각기 직렬접속되는 시간지연 및 신호반전용 NOT 게이트 G1내지 G4와, 상기 NOT 게이트 G1으로부터 직렬접속되고, 자체의 두입력단자는 제어신호 ψ2를 공급받는 NAND 게이트 G5와, 상기 각각의 NOT 게이트 G2내지 G4로부터 직렬접속되고 자체의 한 입력단자는 상기 제어신호 ψ2를 공급받고, 나머지 다른 입력단자는 Vcc 레벨감지기에 접속되는 NAND 게이트 G6내지 G8과, 상기 각각의 NOT 게이트 G2내지 G4의 나머지 한 단자로부터 각각의 직렬접속된 각각의 레벨감지회로 2A, 2B 및 2C로 구성되어 각각이 붙스트래핑이 생성되는 점이 Vcc 레벨을 감지하여 원하는 논리적 신호를 출력하는 Vcc 레벨 감지기를 구비하여, 그로인하여 상기 제어신호 ψ2와 Vcc 레벨감지기의 출력을 합성하는 것을 특징으로 한다.
본 발명의 개선된 붙스트래핑 레벨 조정회로에 의하면, 상기 Vcc 레벨감지기를 구성하는 각각의 Vcc 레벨감지회로는, 상기 붙스트래핑 동작점 ψ1으로부터 제각기 접속되고 자체의 각각의 게이트 및 드레인 단자가 서로 접속되어 있는 MOSFET Q3내지 Q6와, 상기 MOSFET Q6로부터 직렬연결되고 자체의 게이트 단자는 상기 MOSFET Q4및 Q5의 직렬접속점에 연결된 MOSFET Q7과, 자체의 입력단자는 상기 MOSFET Q6및 Q7의 직렬접속점으로부터 접속되고 그의 출력단자는 상기 NAND 게이트 G6내지 G8의 나머지 한 입력단자에 접속된 NOT 게이트 G9로 구성되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도 내지 제3도는 서두에서 이미 언급하였으므로 중복설명을 피하기 위해 생략하기로 한다.
제4도는 본 발명에 따른 붙스트래핑 레벨조정회로로서 제5도를 참조하여 설명하기로 한다.
제2도의 ψ1점으로부터 MOSFET 캐피시터 CBOOST, C2, C3및 C4가 병렬접속된다. 상기 MOSFET 캐패시터 CBOOST는 전술한 제2도의 것과 동일한데, NOT 게이트 G1및 두입력 단자가 접속된 NAND 게이트 G5를 경유해 제3도의 제어신호 ψ2를 공급받도록 접속된다.
상기 캐패시터 C2, C3및 C4는 NOT 게이트 G2, G3및 G4를 각기 경유하는데, 그의 한입력 단자는 상기 제어신호 ψ2를 공급받고, 다른 입력단자는 다시 제2도의 ψ1점으로부터 접속되어, Vcc 레벨을 감지하는 레벨감지기(2)에 접속되는 NAND 게이트 G6, G7및 G8의 각 출력단자에 접속되도록 구성된다. 또한, 상기 Vcc 레벨감지기(2)는 상기 ψ1점의 Vcc 레벨을 각기 감지하는 Vcc 레벨감지회로 2A 내지 2C로 구성된다.
상기와 같이 구성된 붙스트래핑 레벨 조정회로의 동작을 각 전압구간에 따라 예를 들어 설명하면 다음과 같다.
1) Vcc＜6.0V인 경우
제2도의 ψ1점의 전위(Vcc)가 6.0V 보다 작으면, 상기 Vcc 레벨 감지기(2)의 출력선 A,B 및 C는 모두 논리적 “고”상태가 된다. 따라서, 상기 MOSFET 캐패시터 C2, C3및 C4는 제어신호 ψ2의 제어를 받게 되므로, 모두 붙스트래핑 캐패시터로 작용된다. 따라서 붙스트래핑 효율 Beff는,
Figure kpo00004
가 된다.
2) 6.0V≤Vcc＜7.0V인 경우
상기 ψ1점의 전위가 이 전압구간이면, 상기 Vcc 레벨감지기(2)의 A 출력선은 논리적 “저”저상태이며 B 및 C 출력선은 논리적“고” 상태가 된다. 따라서, 상기 캐패시터 C2는 차단되고, 나머지는 전술한 구간과 같은 동작을 하게된다. 따라서 이 구간에서의 붙스트래핑 효율 Beff는
Figure kpo00005
가 된다.
3) 6.5V≤Vcc＜7.0V인 경우
상기 ψ1점의 전위가 이 전압구간이면, 상기 Vcc 레벨 감지기의 A 및 B 출력선의 논리적 “저”상태가 된다. 따라서, 상기 캐패시터 C2및 C3는 차단되고, C 출력선만이 논리적 “고”상태가 되어 상기 캐패시터 C4가 붙스트래핑 캐패시터로 작용한다. 따라서 붙스트래핑 효율 Beff는,
Figure kpo00006
가 된다.
4) Vcc＞7.0V인 경우
상기 ψ1점의 전위가 이구간이면 상기 Vcc 레벨감지기의 출력선 모두가 논리적 저상태가 되어 상기 캐패시터 C2내지 C4가 차단되고 단지 CBOOST만이 붙스트래핑 캐패시터로 작용한다. 즉 이구간에서 붙스트래핑 효율 Beff는,
Figure kpo00007
이 된다.
단 상기 제(2)항에서 캐패시터 C2는 기생캐패시터 Cpara와 병렬관계이며, 상기 제(3)항에서 C2및 C3는 상기 기생캐패시터 Cpara와 병렬관계이고, 상기 제(4)항에서 C2내지 C4는 상기 기생캐패시터 Cpara와 병렬관계이다.
상기 각 구간에 대한 설명과 같이 Vcc 전압레벨에 따라 붙스트래핑 전압을 결정하는 붙스트래핑 효율이 변하게 된다. 즉 Vcc가 높아질수록 붙스트래핑 효율은 떨어지게 된다.
예를들어 CBOOST=0.5, C2=0.3, C3=0.15 및 C3=0.05라고 하고 Cpara가 0.25 CBOOST라 하면 위 설명의 각 구간에 대해 Beff가 (1) 구간에서는 0.8, (2)구간에서는 0.56, (3)구간에서는 0.44, (4)구간에서는 0.4가 된다.
이러한 방법에 의해 Vcc 전압이 높아질수록 붙스트래핑 효율이 떨어지는데 이 효율조정을 붙스트래핑 캐패시터 계수 조정으로 실현함으로써, 취약한 PN 접합이나 게이트 절연층안에 걸리는 최대전위차를 조작가능하다.
제5도는 제4도의 Vcc 레벨감지기(2)회로의 실시예로도로서 본 발명에서는 도면의 간략화를 위해 한회로만 도시되었지만 실제로는 제5도와 동일한 구성이고, 단지 MOSFET의 게이트 전극폭이 다른 회로가 3개 필요하다.
구성을 살펴보면, 감지하고자 하는 단자(즉 제2도의 ψ1점으로 그 전위가 Vcc이다)로부터 게이트 및 드레인 단자가 접속된 MOSFET Q3내지 Q6는 직렬접속되어 있다. 상기 MOSFET Q6는 MOSFET Q7을 경유해 접지됨과 동시에 , NMOSFET와 PMOSFET로 구성된 NOT 게이트 G9를 경유해 제4도의 출력단자(A,B 또는 C)와 접속되도록 구성된다.
또한, 상기 NOT 게이트 G9의 게이트 단자는 상기 MOSFET Q3및 Q4의 직렬접속점에 연결구성된다. 상기 MOSFET Q3및 Q6의 게이트 전극폭은 WN1이며 Q의 것은 WN2라면, WN2대 WN1의 비로서 상기 Vcc 전압이 분배되어 상기 NOT 게이트 G9에서 반전된다. 즉, 상기 MOSFET Q3및 Q4의 접속점 전위가 임의로 설정된 전위 이상일때 MOSFET Q7이 도통되게 함으로써 Vcc 레벨을 감지하여 NOT 게이트 G9에서 감지된 전압이 반전된다.
그런데 NOT 게이트 G9는 PMOSFET 및 NMOSFET로 구성되어 그들의 게이트 전극폭 Wp 및 Wn의 비에 따라 반전레벨이 결정된다.
상술한 바와 같이 붙스트래핑되는 전압을 Vcc 레벨에 의하여 조정하여 줌으로써 특히 이중 붙스트래핑이 일어나는 점의 취약점을 보상할 수가 있다.
따라서 신뢰성 개선에 큰 효과가 있다.

Claims (2)

  1. 붙스트래핑 레벨 조정회로에 있어서, 붙스트래핑 동작점 ψ1으로부터 각각 병렬접속되는 MOSFET 캐패시터 CBOOST내지 C4와, 상기 각각의 MOSFET 캐패시터 CBOOST내지 C4로부터 제각기 직렬접속되는 시간지연 및 신호반전용 NOT 게이트 G1내지 G4와, 상기 NOT 게이트 G1으로부터 직렬접속되고, 자체의 두입력단자는 제어신호 ψ2를 공급받는 NAND 게이트 G5와, 상기 각각의 NOT 게이트 G2내지 G4로부터 직렬접속되고 자체의 한 입력단자는 상기 제어신호 ψ2를 공급받고, 나머지 다른 입력단자는 Vcc 레벨감지기에 접속되는 NAND 게이트 G6내지 G8과, 상기 각각의 NOT 게이트 G2내지 G4의 나머지 한 단자로부터 각각이 직렬접속된 각각의 레벨감지회로 2A, 2B 및 2C로 구성되어 붙스트래핑이 생성되는 점의 Vcc 레벨을 감지하여 원하는 논리적 신호를 출력하는 Vcc 레벨을 감지기를 구비하여, 그로인하여 상기 제어신호 ψ2와 Vcc 레벨감지기의 출력을 합성하여 붙스트래핑 레벨이 조정되도록 한 것을 특징으로 하는 개선된 붙스트래핑 레벨 조정회로.
  2. 제1항에 있어서, 상기 Vcc 레벨감지기를 구성하는 각각의 Vcc 레벨감지회로는, 상기 붙스트래핑 동작점 ψ1으로부터 제각기 접속되고 자체의 각각의 게이트 및 드레인 단자가 서로 접속되어 있는 MOSFET Q3내지 Q6와, 상기 MOSFET Q6로부터 직렬연결되고 자체의 게이트 단자는 상기 MOSFET Q4및 Q5의 직렬접속점에 연결된 MOSFET Q7과, 자체의 입력단자는 상기 MOSFET Q6및 Q7의 직렬접속점으로부터 접속되고 그의 출력단자는 상기 NAND 게이트 G6내지 G8의 나머지 한 입력단자에 접속된 NOT 게이트 G9로 구성되는 것을 특징으로 하는 개선된 붙스트래핑 레벨 조정회로.
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US07/586,000 US5073731A (en) 1989-09-23 1990-09-21 Bootstrapping level control circuit for word line signal producing circuit in a dram
JP2254988A JPH0752581B2 (ja) 1989-09-23 1990-09-25 Ｄｒａｍ内のワード線信号発生器用ブートストラッピングレベル制御回路

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2805973B2 (ja) * 1990-05-11 1998-09-30 日本電気株式会社 ブートストラップ回路
JPH05151773A (ja) * 1991-11-29 1993-06-18 Mitsubishi Electric Corp ダイナミツク型半導体記憶装置
EP0552404A1 (de) * 1992-07-23 1993-07-28 Siemens Aktiengesellschaft Schaltungsanordnung zur Begrenzung der Ausgangsspannung einer Spannungserhöhungsschaltung
US5317212A (en) * 1993-03-19 1994-05-31 Wahlstrom Sven E Dynamic control of configurable logic
US5594697A (en) * 1994-06-28 1997-01-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US5724286A (en) * 1994-12-14 1998-03-03 Mosaid Technologies Incorporated Flexible DRAM array
US5801411A (en) * 1996-01-11 1998-09-01 Dallas Semiconductor Corp. Integrated capacitor with reduced voltage/temperature drift
KR100481825B1 (ko) * 1997-05-09 2005-09-13 삼성전자주식회사 워드라인전압발생회로를갖는반도체메모리장치
US6215708B1 (en) 1998-09-30 2001-04-10 Integrated Device Technology, Inc. Charge pump for improving memory cell low VCC performance without increasing gate oxide thickness
JP3838607B2 (ja) * 1999-03-17 2006-10-25 松下電器産業株式会社 半導体集積回路装置
US6917221B2 (en) * 2003-04-28 2005-07-12 International Business Machines Corporation Method and apparatus for enhancing the soft error rate immunity of dynamic logic circuits
US7443735B2 (en) * 2006-12-22 2008-10-28 Sandisk Corporation Method of reducing wordline recovery time
US7495992B2 (en) * 2006-12-22 2009-02-24 Sandisk Corporation System for reducing wordline recovery time

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4922138A (en) * 1987-05-25 1990-05-01 Canon Kabushiki Kaisha Scan circuit using a plural bootstrap effect for forming scan pulses
US4896297A (en) * 1987-10-23 1990-01-23 Mitsubishi Denki Kabushiki Kaisha Circuit for generating a boosted signal for a word line
JPH02185792A (ja) * 1989-01-12 1990-07-20 Nec Corp 半導体記憶回路
JP2801654B2 (ja) * 1989-06-30 1998-09-21 株式会社東芝 ダイナミック型半導体記憶装置
JPH0358379A (ja) * 1989-07-26 1991-03-13 Toshiba Corp ダイナミックｒａｍのワード線駆動回路

Also Published As

Publication number Publication date
JPH03119596A (ja) 1991-05-21
KR910006975A (ko) 1991-04-30
JPH0752581B2 (ja) 1995-06-05
US5073731A (en) 1991-12-17

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