JPH0358379A - ダイナミックｒａｍのワード線駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、１トランジスタ／１−４ヤパシタのメモリセ
ル構造を持つダイナミックＲ　Ａ　Ｍ（ＤＲＡＭ）のワ
ード線駆動回路に関する。

（従来の技術） １トランジスタ／１キャパシタのメモリセル構造を持つ
ＤＲＡＭにおいて、セルキャパシタに電源電位Ｖｃｃを
書き込む場合、スイッチングＭＯＳ｝ランジスタのゲー
トにはＶ　ｃｃ＋　Ｖ　ｔｈ（　Ｖ　ｔｈはＭＯＳトラ
ンジスタのしきい値電圧）以上の昇圧電位を与える必要
がある。ＭＯＳトランジスタのゲート電位をＶＣＣとし
た場合、ソースがＶｃｃ−Ｖｔｈまで上昇するとこのＭ
ＯＳトランジスタはオフになるため、ソースに接続され
るセルキャパシタにはＶｃｃ−Ｖｔｈまでしか書込まれ
ないからである。

Ｄ　Ｒ　Ａ　ＭにおいてこのスイッチングＭＯＳＩ−ラ
ンジスタのゲート電極は、多数のメモリセルについて共
用されてワード線となる。例えば４ＭビットＤＲＡＭで
は、２０００個のＭＯＳトランジスタが一本のワード線
につながることになる。このためワード線は大きい容量
を持ち、ＤＲＡＭのアクセス時間のうちこのワード線を
昇圧するに要する時間がおよそ１割という大きい割合を
占める。

従ってワード線を駆動する昇圧回路の設計は、ＤＲＡＭ
の高速動作を実現する上で重要な意味を持っている。

従来のＤＲＡＭのワード線駆動回路の構成と動作を、第
７図および第８図を用いて説明する。第７図は、ＤＲＡ
Ｍのメモリセルアレイ領域とワード線駆動回路部の構成
を示す。ｌａ，ｌｂはメモリセルアレイ、２　ａ，　　
２　ｂはロウデコーダ、３ａ，３ｂ，４ａ，４１）は、
ロウデコーダ２ａ，２ｂにより選択されるスイッチ回路
である。ワード線の昇圧駆動回路部は、昇圧用キャパシ
タ５、この昇圧用キャパシタ５を予備充電する充電回路
６、昇圧用キャパシタ５を駆動する駆動回路７および、
外部制御信号であるロウ・アドレスストローブＲＡＳに
より制御されるワード線駆動制御回路８等により構成さ
れる。１０がこの昇圧駆動回路部の出力ノードである。

キャパシタ駆動回路７はここでは偶数個直列接続された
インバヒタにより構威されている。

第８図を用いてこのワード線昇圧駆動回路部の動作を説
明する。ＤＲＡＭチップを活性化する制御信号であるＲ
ＡＳが“Ｈ”レベルから“Ｌ”レベルに変化することに
より、二つのロウデコーダ２ａ，２ｂによるワード線の
選択とワード線駆動制御回路８の活性化が行われて、制
御回路８の出カクロックφ５が′Ｈ＃　レベルになる。

φＷＬが“Ｌ“レベルのとき、キャパシタ５は充電回路
６により、ノード１０　（ＷＤＲＵ）があらかじめＶｕ
まで充電されており、φＷＬ’が“Ｈ″レベルになるこ
とによりフローティング電位となる。このときまだキャ
パシタ５の他端は′Ｌ″レベルであり、インバータ・チ
ェーンからなるキャパシタ駆動回路７により所定時間遅
れてキャパシタ５の他端の信号φｗＬ′が“Ｈ”レベル
になると、出力ノード１０にはキャパシタ５に予備充電
されていた電位に“Ｈ″レベル電位が加算されて、電源
電位ＶＣＣ以上に昇圧されたワード線駆動用の昇圧電位
ＷＤＲＶが得られる。

この様な従来のワード線昇圧駆動回路では、昇圧電位Ｗ
ＤＲＶは電源電位ＶＣＣと一定の関係があり、通常ＷＤ
ＲＶ−１．５Ｖｃｃ程度に設定されている。これは電源
電位Ｖｃｃの変動を考慮して、低い動作電圧領域でも“
Ｈ”レベル信号の書き込み，読出しが確実に行われるよ
うに考慮されている。

ところがＤＲＡＭが高集積化され素子が微細化されるに
従って、セルのＭＯＳ｝ランジスタのゲート絶縁膜も薄
くなっているため、その信頼性を確保する上でワード線
の電位を必要以上にあげることができなくなっている。

すなわち従来技術において、電源電位の許容される変動
領域の低電位側で“Ｈ“レベルの読出し，書き込みのマ
ージンを十分確保すべく昇圧電位を設定すると、高電位
側ではＤＲＡＭの信頼性が保証できない、という問題が
生じている。

（発明が解決しようとする課題） 以上のように従来のＤＲＡＭのワード線に昇圧電位を与
える駆動回路は、電源電位の低い領域での動作マージン
確保と高い領域での信頼性確保とが両立できない、とい
う問題が生じている。

本発明は、この様な問題を解決したＤＲＡＭのワード線
駆動回路を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 本発明に係るＤＲＡＭのワード線駆動回路は、昇圧用キ
ャパシタを複数個設け、これらを別々に駆動できるキャ
パシタ駆動回路を設ける。一方、ワード線の昇圧電位を
検出して、その出力に応じてキャパシタ駆動回路を制御
してワード線か所定値になったときにそれ以上昇圧しな
いようにキャパシタ駆動回路に対して制御信号を与える
検出回路を設ける。

（作用） 本発明のワード線駆動回路においては、ワード線に繋が
る出力ノードに得られる昇圧電位が電？電位Ｖｃｃに対
してその変動幅内で完全にはＶＣＣに比例せず、所定電
位で制限される。したがって電源電位の低い領域で大き
い昇圧比を得て十分な読出し，書き込みのマージンを確
保しながら、電源電位の高い領域ではゲート絶縁膜の信
頼性を確保することができる。

（実施例） 以下、本発明の実施例を説明する。

第１図は、一実施例のワード線駆動回路の要部構成であ
る。従来の第７図と対応する部分には第７図と同一符号
を付して詳細な説明は省略する。

この実施例のワード線昇圧駆動回路部には、ワード線に
繋がる出力ノード１０に一端が接続された３個の昇圧用
キャパシタ５　（５１．５２＋　　５３）が設けられて
いる。この実施例では、キャパシタ５１はキャパシタ５
■より容量が大きく、またキャパシタ５２はキャパシタ
５３より容量が大きく設定されている。これらのキャパ
シタ５に対する充電回路６は従来と同様である。キャ■
パシタ５の他端に設けられた駆動回路７は、各キャパシ
タ５に対して別々に昇圧用駆動信号φＷＬｌ＋　　φＷ
Ｌ２＋φＷＬ３を出力できるように構或されている。出
力ノード１０には、ワード線電位検出回路９が設けられ
ている。この検出回路９は、ワード線駆動制御回路８の
出力φＷＬにより制御され、出力ノード１０の電位を検
出して、これが所定値になったときにキャパシタ駆動回
路７に対してそれ以上の昇圧を行わないように制御信号
φＳＴＰを出力するものである。

昇圧用キャパシタ駆動回路７は、第２図のように構成さ
れている。ワード線駆動制御回路８の出力φＷＬが″Ｈ
２レベルになったときに、これをゲート２段分ずつ遅延
して駆動信号φＷＬｌ＋　　φＷＬ２＋φ５，を時系列
的に出力する事が基本である。ただし従来のような単な
るインバータ・チェーンではなく）φＷＬＩとφＷＬ２
の間１φＷＬ２とφＷＬ３の間にはフリッププロップＦ
ＦＩ，ＦＦ２が設けられている。すなわち、φＷＬが“
Ｈ”レベルになると、インバータＩｔ，Ｉ２の２段分遅
れてφＷＬＩが“Ｈ”レベルになり、これに対してイン
バータ？３とフリップフロップＦＦＩの２段分遅れてφ
５■が“Ｈ“レベルになり、さらにこれに対してインバ
ータＩ４とフリップフロップＦＦ２の２段分遅れてφ机
，が“Ｈ”レベルになる、という基本動作が行われる。

そしてその間にワード線電位検出回路９から制御信号φ
ＳＴＰが出力されると、これによりフリップフロツブＦ
ＦＬ，ＦＦ２が制御され、φＷＬ２　＋　　φＷＬ３の
立上がりが制限される。

すなわち、φＷＬＩが立上った後φＷＬ２が立上がる前
に、φＳＴＰが入ると、φＷＬ２＋　　φＷＬ３の立上
がりは阻止される。φＷＬ＋＋　　φＷＬ２が立ち上が
った後、φｗＬ，が立上がる前にφＳＴＰが入ると、φ
ＷＬ３の立上がりは阻止される。最低限、駆動信号φＷ
Ｌは出力されることになる。

ワード線電位検出回路９は、第３図のように構成される
。これは、抵抗Ｒ３とレベルシフトダイオードＬＳＤに
より決まる参照電位をもつカレントミラー型ＣＭＯＳ差
動増幅器ＤＡであり、ワード線駆動制御回路８の出力φ
れにより活性化される。その入力端子には、出力ノード
１０の電位？ＤＲＶが抵抗Ｒｌ，Ｒ２により分圧されて
入力されるようになっている。これにより、出力ノード
１０の電位ＷＤＲＶが所定値になったときに、制御信号
φＳＴＩ’が得られる。

この実施例によるワード線昇圧駆動回路部の動作例を、
第４図を参照して説明する。ＲＡＳが“Ｌ”レベルにな
ってワード線駆動制御回路８が出力φＷＬを出力すると
、キャパシタ駆動回路７の出力φ５，〜φＷＬ３が“Ｌ
”レベルの間キャパシタ５に充電が行われる。そして一
定時間遅れて駆動回路７の最初の出力φＷＬｔが“Ｈ”
レベルに立上がると、これによりキャパシタ５ｌが駆動
されて出力ノード１０の昇圧が開始される。さらに所定
時間遅れて駆動回路７の次の出力φＷＬ２が“Ｈ“レベ
ルに立上がり、キャパシタ５■が駆動される。

この間に出力ノード１０の電位があらかじめ設定された
制限電位Ｖ　Ｌｌｍ・．に達すると、ワード線電位検出
回路９がこれを検出して制御信号φＳＴＰが出力され、
これによりキャパシタ駆動回路７が制御されて次の信号
φＷＬ３は立上がらない。以上により、ワード線電位は
ｖＬｌｍｌ＋に制限された第４図のような動作波形が得
られる。

第５図は、この実施例による電源電位とワード線電位お
よびセルの″Ｈ″レベル書込み電位の関係を示している
。電源電位Ｖｃｃの変動に対して、その低レベル側では
電源電位に比例するワード線電位が得られるが、所定の
制限電位Ｖ　Ｌ　ｌ　ｍ　ｌ　＋になるとそれ以上ワー
ド線電位は上昇しない。第５図では制限電位ＶＬｌｎｌ
＋は、電源電位の高い方でセルに書き込まれる電位に対
してセル・トランジスタのしきい値電圧ｖＴ分高い値が
確保できる値に設定されている。

こうしてこの実施例によれば、電源電位の変動幅内で、
ＳａｉＸＷ位が低い範囲では十分なワード線昇圧電位を
得てＤＲＡＭの十分な動作マージンを確保することがで
きる。電源電位が高い領域では、ワード線昇圧を制限し
てゲート絶縁膜破壊等を防止し、ＤＲＡＭの信頼性を保
証することができる。

第６図は、本発明の他の実施例のワード線駆動回路部の
構成である。この実施例では、３個の昇？用キャパシタ
５１，５■．５３のうち５■，５，と出力ノード１０の
間にｐチャネルＭＯＳトランジスタからなるトランスフ
ァゲート１１１１２を設けている。それ以外は先の実施
例と同様である。

先の実施例においては、例えば昇圧用キャパシタ５■が
駆動され、残りの昇圧用キャパシタ５■．５，が駆動さ
れない場合、これらの駆動されないキャパシタ５。，５
，はキャパシタ５、から見て負荷容量となる。これは、
出力ノード１０の立上がりの遅れや、昇圧用キャパシタ
全体の面積の士曽大に繋がる。この実施例では、駆動さ
れない昇圧用キャパシタはトランスファゲート１１１１
■によって出力ノード１０から切り離されることになり
、無用な負荷容量の増大が防止される。

したがって昇圧用キャパシタの全体としての面積も無駄
に大きくする必要がなくなる。

本発明はその他種々変形して実施することかできる。例
えば、実施例では昇圧用キャパシタを３個に分けたが、
その個数や容量関係は必要に応して適宜選択することが
できる。

［発明の効果コ 以上述べたように本発明によるワード線駆動回路におい
ては、昇圧用キャパシタが複数個に別れて設けられ、こ
れらが選択的に駆動されるようになっており、ワード線
昇圧電位は所定値で制限される。したがって電源電位の
低い領域で大きい昇圧比を得て十分な読出し，書き込み
のマージンを確保しながら、電源電位の高い領域ではゲ
ート絶縁膜の信頼性を確保することを可能としたＤＲＡ
Ｍを得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るワード線駆動回路の要
部構成を示す図、 第２図はその昇圧用キャパシタ駆動回路の構戊例を示す
図、 第３図は同じくワード線電位検出回路の構或例を示す図
、 第４図はそのワード線駆動回路の動作を説明するための
信号波形を示す図、 ？５図はこの実施例による電源電位゛とワード線昇圧電
位およびセル書き込み電位の関係を示す図、第６図は他
の実施例のワード線駆動回路の要部構或を示す図、 第７図は従来のワード線駆動回路の要部購成を示す図、 第８図はその動作を説明するための信号波形図である。 ｌａ，ｌｂ−・・メモリセルアレイ、２ａ，２ｂ９．ロ
ウ・デコーダ、３ａ，３ｂ，４ａ，４ｂ−・スイッチ回
路、５，，５■．５３・・・昇圧用キャパシタ、６・・
・充電回路、７・・・キャパシタ駆動回路、８・・・ワ
ード線駆動制御回路、９・・・ワード線電位検出回路、
１０・・・出力ノード。

Claims (1)

【特許請求の範囲】
1. （１）ワード線につながる出力ノードにそれぞれの一端
   が接続された複数個の昇圧用キャパシタと、 前記出力ノードに設けられて前記複数の昇圧用キャパシ
   タに予備充電する充電回路と、 前記複数の昇圧用キャパシタの他端に設けられて、各昇
   圧用キャパシタを選択的に駆動できるキャパシタ駆動回
   路と、 選択されたワード線の電位を検出し、ワード線電位が所
   定レベルになったときに前記キャパシタ駆動回路に対し
   てワード線昇圧電位を制限する制御信号を出すワード線
   電位検出回路と、 を備えたことを特徴とするダイナミックＲＡＭのワード
   線駆動回路。