KR19990014107A - 스텝업 전압을 버스트 액세스용 출력회로에 독점적으로 공급하는 부스터를 갖는 반도체 메모리장치 - Google Patents

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Abstract

반도체 동기 다이내믹 랜덤 액세스 메모리장치는 일련의 데이터를 버스트 액세스를 통하여 외부장치로 공급하는데, 제 1 부스트 회로 (23b) 는 링 오실레이터 (23a) 에 의해 내부적으로 발생된 펄스 신호 (PLS10) 로부터 제 1 부스트 전압 (Vboot1) 을 생성하고, 제 2 부스트 회로 (23c) 는 시스템 클럭 (CLKex) 으로부터 제 2 부스트 전압 (Vboot2) 을 생성하며, 상기 제 1 부스트 회로 (23b) 의 출력노드는 상기 제 2 부스트 회로 (23c) 의 출력노드에 전기적으로 접속되는 한편, 출력회로 (17) 는 버스트 액세스 중에 상기 시스템 클럭과 동기로 판독 데이터로부터 출력데이터 신호(Sout) 를 생성하고, 제 2 부스트 회로 (23c) 는 제 2 부스트 전압 (Vboot2) 을 안정적으로 공급하기 위하여 상기 시스템 클럭과 동기로 출력회로 (17) 에 전하를 펌핑 (pumping) 하며, 상기 출력회로 (17) 는 판독데이터 비트를 출력데이터 신호로 고속으로 변환한다.

Description

스텝업 전압을 버스트 액세스용 출력회로에 독점적으로 공급하는 부스터를 갖는 반도체 메모리장치
본 발명은 반도체 메모리장치에 관한 것으로, 특히 셋업 (step-up) 전압을 워드라인 (word line) 드라이버 및 출력회로에 공급하는 부스터를 갖는 반도체 동기 다이내믹 랜덤 액세스 메모리 (이하 DRAM 이라함) 장치에 관한 것이다.
장치 제조업자들은 반도체 DRAM 장치용 전력의 크기를 감소시켜왔다. 그러나, 어떤 구성요소는 여전히 높은 전압을 필요로 하며, 반도체 DRAM 장치에는 스텝업 회로가 설치된다. 도 1 은 종래 기술의 동기 DRAM 장치에 합체된 전력분배시스템 (1) 을 도시한다. 이러한 전력분배시스템 (1) 은 링 오실레이터 (1a) 및 부스트 회로 (1b) 를 구비한다. 링 오실레이터 (ring oscillator) (1a) 에는 포지티브 전력전압 (Vcc) 가 공급되며, 포지티브 전력전압 (Vcc) 및 접지전압 사이의 출력노드에서의 전위레벨을 주기적으로 바꾸어 펄스신호 (PLS1) 를 발생시킨다. 이 펄스신호 (PLS1) 는 부스트 회로 (1b) 에 공급되고, 이 부스트 회로 (1b) 는 펄스신호 (PLS1) 로부터 스텝업 전압 (Vboot) 을 생성한다.
펄스신호 (PLS1) 는 메모리셀어레이 (2) 및 출력회로 (3) 에 공급된다. 메모리셀어레이 (2) 는 워드라인 드라이버 (도시되지 않음) 를 포함하며, 이 워드라인 드라이버는 워드라인 (도시되지 않음) 을 부스트 전압레벨로 바꾸어 저장 커패시터를 연관된 비트라인에 전기적으로 접속한다.
부스트 회로 (1b) 의 회로구성이 도 2 에 도시된다. 종래 기술의 부스트 회로 (1b) 는 인버터 (INV1) 및 두개의 인버터 (INV2/INV3) 를 구비한다. 펄스신호 (PLS1) 가 인버터 (INV1) 에 공급되며, 인버터 (INV1) 는 펄스신호 (PLS1) 에 상보적인 펄스신호 (PLS2) 를 인버터 (INV3) 에 공급한다. 펄스신호 (PLS1/PLS2) 는 각각 인버터 (INV2/INV3) 에 공급되며, 인버터 (INV2/INV3) 는 각각 서로에 상보적인 펄스신호 (PLS3/PLS4) 를 생성한다.
종래 기술의 부스트 회로 (1b) 는 인버터 (INV2/INV3) 및 출력노드 (N1) 사이에 접속된 부스터 (1c/1d), 및 출력노드 (N1) 와 접지라인 (GND) 사이에 접속된 평활 (smoothing) 커패시터 (C1) 를 구비한다. 부스터 (1c/1d) 는 부스트 전압 (Vboot) 을 평활 커패시터 (C1) 에 선택적으로 공급하고, 부스트 전압 (Vboot) 은 평활 커패시터 (C1) 으로부터 메모리셀어레이 (2) 및 출력회로 (3) 까지 분배된다. 평활 커패시터 (C1) 는 부스트 전압 (Vboot) 의 맥동을 감소시킬 만큼 충분히 크다.
부스터 (1c/1d) 는 인버터 (INV2/INV3) 및 부스트 노드 (N2/N3) 사이에 접속된 부트스트랩 커패시터 (C2/C3), 전력공급라인 (Vcc) 및 부스트 노드 (N2/N3) 사이에 접속된 n 채널 증가형 스위치 트랜지스터 (Qn1/Qn2), 및 부스트 노드 (N2/N3) 와 평활 커패시터 (C1) 사이에 접속된 n 채널 증가형 스위치 트랜지스터 (Qn3/Qn4) 를 구비한다. 부스트 노드 (N2/N3) 는 n 채널 증가형 스위치 트랜지스터 (Qn3/Qn4) 의 게이트전극 및 n 채널 증가형 스위치 트랜지스터 (Qn2/Qn1) 의 게이트전극에 접속되어있다.
종래 기술의 부스트 회로 (1b) 는 다음과 같이 동작한다. 도 3 은 부트스트랩 동작을 도시한다. 부스트 노드 (N3) 는 전력전압레벨 (Vcc) 로 미리 충전되어 있으며, 다른 부스트 노드 (N2) 는 전력전압레벨 (Vcc) 이상으로 미리 충전되어 있다. 부스트 노드 (N3) 는 n 채널 증가형 스위치 트랜지스터 (Qn1) 을 턴온 (turn on) 시키게 하고, n 채널 증가형 스위치 트랜지스터 (Qn3) 는 턴오프 (turn off) 된다. n 채널 증가형 스위치 트랜지스터 (Qn2) 는 턴오프되고, n 채널 증가형 스위치 트랜지스터 (Qn4) 는 턴온된다. 출력노드 (N1) 는 점점 약해져간다.
펄스신호 (PLS3) 는 시간 t1 에서 포지티브 전력전압레벨 (Vcc) 로 변하고, 따라서 펄스신호 (PLS4) 는 동시에 접지레벨로 떨어진다. 부트스트랩 커패시터 (C2) 는 부스트 노드 (N2) 를 포지티브 전력전압레벨 (Vcc) 보다 대략 두배 더 큰 소정의 전압 (2Vcc) 로 높인다. n 채널 증가형 스위치 트랜지스터 (Qn1) 은 턴온되고, n 채널 증가형 스위치 트랜지스터 (Qn4) 또한 턴오프된다. 부스트 노드 (N2) 는 n 채널 증가형 스위치 트랜지스터 (Qn2) 를 턴온시키고, 다른 부스트 노드 (N3) 는 포지티브 전력전압레벨 (Vcc) 로 변한다. 부스트 노드 (N2) 가 부스트 전압레벨 (Vboot) 및 그 임계전압 (Vthn) 의 합, 즉 Vboot + Vthn 을 초과하는 경우, n 채널 증가형 스위치 트랜지스터 (Qn3) 는 턴온되고, 부스트 전압 (Vboot) 이 부트스트랩 커패시터 (C2) 로부터 n 채널 증가형 스위치 트랜지스터 (Qn3) 를 통하여 출력노드 (N1) 로 공급된다. 그 결과, 부스트 노드 (N2) 는 점점 약해져간다.
펄스신호 (PLS4) 가 시간 t2 에서 포지티브 전력전압레벨 (Vcc) 로 변하고, 따라서 펄스신호 (PLS3) 는 동시에 접지레벨로 떨어진다. 부트스트랩 커패시터 (C3) 는 부스트 노드 (N3) 를 소정의 레벨 (2Vcc) 로 높인다. n 채널 증가형 스위치 트랜지스터 (Qn2) 는 턴오프되고, n 채널 증가형 스위치 트랜지스터 (Qn3) 또한 턴오프된다. 부스트 노드 (N3) 는 n 채널 증가형 스위치 트랜지스터 (Qn1) 을 턴온시키고, 부스트 노드 (N2) 는 포지티브 전력전압레벨 (Vcc) 로 충전된다. 부스트 노드 (N3) 가 부스트 전압레벨 (Vboot) 및 그 임계전압 (Vthn) 의 합, 즉 Vboot + Vthn 을 초과하는 경우, n 채널 증가형 스위치 트랜지스터 (Qn4) 는 턴온되고, 부스트 전압 (Vboot) 은 부트스트랩 커패시터 (C3) 로부터 n 채널 증가형 스위치 트랜지스터 (Qn4) 를 통하여 출력노드 (N1) 으로 공급된다. 그 결과, 부스트 노드 (N3) 는 점점 약해져간다. 이런 식으로, 부스터 (1c/1d) 는 부스트 전압 (Vboot) 을 출력노드 (N1) 에 선택적으로 공급하고, 부스트 전압 (Vboot) 이 평활 커패시터 (C1) 에 의해 평탄해진다.
도 4 는 출력회로 (3) 의 회로 구성을 도시한다. 출력회로 (3) 는 레벨 쉬프터 (3a), 인버터 (INV4) 및 출력 드라이버 (3b) 를 구비한다. n 채널 증가형 스위치 트랜지스터 (Qn5/Qn6) 의 직렬 결합이 출력 드라이버 (3b) 로서 작용하며, 포지티브 전력전압라인 (VCC) 및 접지라인 (GND) 에 접속된다. 출력데이터 비트 (D1) 및 상보적 데이터 비트 (CD1) 은 레벨 쉬프터 (3a) 및 인버터 (INV4) 에 공급되고, 레벨 쉬프터 (3a) 는 출력데이터 비트 (D1) 의 전위 범위를 변화시킨다. 레벨 쉬프터 (3a) 및 인버터 (INV4) 는 n 채널 증가형 스위치 트랜지스터 (QN5/QN6) 를 온 상태 및 오프 상태 사이에서 상보적으로 변화시키고, 출력노드 (N4) 로부터 출력데이터 신호 (Sout) 을 출력한다. 판독 데이터 비트 (D1/CD1) 는 시스템 클럭과 동기로 출력회로 (3) 에 연속적으로 공급되고, 출력회로 (3) 는 판독 데이터 비트에 따라 출력데이터 신호 (Sout) 의 논리 레벨을 유지하거나 변화시킨다.
또다른 종래 기술의 전력분배시스템이 일본특개평 8-50789 에 개시되어 있다. 종래 기술의 전력분배시스템은 부스트 회로 (4) 에 의해 간단하게 구성되는데, 부스트 회로 (4) 는 종래 기술의 반도체 동기 DRAM 장치의 외부로부터 공급된 시스템 클럭 (CLKex) 으로부터 부스트 전압 (Vboot) 을 발생시킨다. 부스트 회로 (4) 는 부스트 전압 (Vboot) 을 메모리셀어레이 (5) 및 출력회로 (6) 에 분배한다. 판독 데이터 비트는 시스템 클럭 (CLKex) 과 동기로 출력회로 (6) 로 연속적으로 공급되고, 출력회로 (6) 는 판독 데이터 비트에 따라 출력데이터 신호의 논리 레벨을 변화시키거나 유지한다.
두개의 종래 기술의 반도체 동기 DRAM 장치 모두에서 판독 데이터 비트가 원하는 타이밍에서 출력노드에 나타나지 않는다는 문제에 직면하게 된다. 바꿔 말하면, 판독 데이터 비트가 지연된다.
그러므로, 본 발명의 중요한 목적은 판독 데이터 비트를 고속으로 출력하는 반도체 메모리장치를 제공하는 것이다.
본 발명자는 이러한 문제점을 숙고하였고, 출력회로 (3/6) 가 데이터 출력 동작 중에 부스트 전압 (Vboot) 을 지연시킨다는 사실에 주목하였다. 출력회로 (3/6) 가 판독 데이터 비트 (D1/CD1) 를 기다리고 있는 동안, 부스트 전압 (Vboot) 이 워드라인 드라이버에 의해서만 소모되며, 부스트 회로는 부스트 전압을 적당한 레벨로 유지할 수 있다. 그러나, 출력회로 (3/6) 가 판독 데이터 비트 (D1/CD1) 으로부터 출력데이터 신호 (Sout) 를 생성하기 시작하는 경우, 워드라인 드라이버뿐만 아니라 출력회로 (3/6) 도 또한 부스트 전압 (Vboot) 를 소모하게 되며, 전력 소비가 부스트 회로 (1/4) 의 용량을 초과하게 된다. 워드라인 드라이버는 선택된 워드라인을 상승시키기 위해서 오랜 시간이 걸리며, 출력 드라이버 (3b) 또한 출력데이터 신호 (Sout) 를 반전시키는데 오랜 시간이 걸린다. 특히, 펌핑 타이밍 (t1/t2 ...) 이 도 1 에 도시된 종래 기술에서 데이터 출력타이밍에 일치한다는 보장이 없으며, 그 차이는 데이터 판독을 지연시킨다. 한편, 종래 기술의 반도체 동기 DRAM 장치는 외부 클럭 (CLKex) 로부터 부스트 전압을 생성하며, 펌핑 타이밍은 시스템 클럭 (CLKex) 와 일치한다. 부스트 회로 (1b) 는 출력노드 (N1) 에서의 전위레벨을 신속하게 부스트하고, 워드라인 드라이버 및 출력회로 (6) 의 속도가 감소하는 것을 방지한다. 펌핑 타이밍이 데이터출력 타이밍과 일치하더라도, 시스템 클럭 (CLKex) 은 일반적으로 셀프 리프레쉬 (self-refresh) 중에는 일정하며, 셀프 리프레쉬는 부스트 동작을 인터럽트 (interrupt) 한다. 종래 기술의 동기 DRAM 장치가 셀프 리프레쉬로부터 회복되는 경우, 부스트 회로 (4) 는 부스트를 재시작하며, 셀프 리프레쉬로부터의 회복 직후의 데이터 액세스에는 시간이 걸린다. 본 발명자는 부스트 회로가 출력회로용으로 독점적으로 필요하다고 결론을 지었다.
도 1 은 종래 기술의 반도체 동기 다이내믹 랜덤 액세스 메모리장치에 합체된 전력분배시스템을 도시하는 블록도.
도 2 는 종래 기술의 부스트 회로의 회로 구성을 도시하는 회로도.
도 3 은 종래 기술의 부스트 회로의 부트스트랩 (bootstrap) 동작을 도시하는 그래프.
도 4 는 종래 기술의 반도체 다이내믹 랜덤 액세스 메모리장치에 합체된 출력회로의 회로 구성을 도시하는 회로도.
도 5 는 일본특개평 8-50789 에 개시된 종래 기술의 전력분배시스템의 회로 구성을 도시하는 회로도.
도 6 은 본 발명에 따른 반도체 동기 다이내믹 액세스 메모리장치의 배치를 도시하는 블록도.
도 7 은 반도체 동기 다이내믹 랜덤 액세스 메모리장치에 합체된 내부 발생기로부터 생성된 내부 클럭신호의 파형을 도시하는 그래프.
도 8 은 본 발명에 따른 또다른 반도체 동기 다이내믹 랜덤 액세스 메모리장치의 배치를 도시하는 블록도.
도 9 는 반도체 동기 다이내믹 랜덤 액세스 메모리장치에 합체된 주파수 분할기로부터 생성된 내부 클럭신호의 파형을 도시하는 그래프.
도 10 은 본 발명에 따른 여전히 또다른 반도체 동기 다이내믹 랜덤 액세스 메모리장치의 배치를 도시하는 블록도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 반도체칩 12 : 메모리셀어레이
13 : 로우 어드레스 디코더/워드라인 드라이버
14 : 센스증폭기 유닛 15 : 데이터 래치회로
16 : 전송게이트 17 : 출력회로
18 : 데이터 증폭기 19 : 쉬프트 레지스터
20 : 제어기 21 : 내부 클럭발생기
22 : 셀프 리프레쉬 시스템 23 : 스텝업 전압 분배시스템
본 발명의 일 태양에 따르면, 데이터 비트를 각각 저장하기 위한 복수의 어드레스가능 메모리셀을 포함하는 제 1 구성요소, 상기 제 1 구성요소에 접속되어 상기 제 1 구성요소 및 반도체 메모리장치의 외부 사이에 데이터 피트를 전송하기 위한 제 2 구성요소, 및 상기 제 1 구성요소에 접속되고 외부 전력전압보다 큰 제 1 스텝업 전압을 생성하여 상기 제 1 스텝업 전압을 그 외부 노드로부터 상기 제 1 구성요소에 공급하기 위한 제 1 스텝업 회로와 상기 제 2 구성요소에 접속되고 상기 외부 전력전압보다 큰 제 2 스텝업 전압을 생성하여 상기 제 2 스텝업 전압을 그 외부 노드로부터 상기 제 2 구성요소에 공급하기 위한 제 2 스텝업 회로와 상기 제 1 스텝업 회로의 출력노드와 상기 제 2 스텝업 회로의 출력노드를 전기적으로 접속하기 위한 도전라인을 포함하는 제 3 구성요소를 구비하는 반도체 메모리장치가 제공된다.
이러한 반도체 메모리장치의 특징 및 효과는 첨부 도면을 참조하여 기재된 이하의 설명으로부터 보다 분명해질 것이다.
제 1 실시예
도 6 을 참조하면, 본 발명을 구현하는 반도체 동기 DRAM 장치가 단일 반도체칩 (11) 상에 제조된다. 반도체 동기 DRAM 장치는 데이터 비트를 저장하기 위한 메모리셀어레이 (12) 를 구비한다. 메모리셀어레이 (12) 는 복수의 메모리셀 서브어레이 (sub-array) (12a - 12i) 로 분할되고, 다이내믹 메모리셀은 상기 메모리셀 서브어레이 (12a - 12i) 각각을 구성한다. 다이내믹 메모리셀은 n 채널 증가형 액세스 트랜지스터 및 저장 커패시터의 직렬 결합에 의해 구성되고, 전하의 형태로 데이터 비트를 저장한다. 다이내믹 메모리셀은 로우 (row) 및 칼럼 (column) 으로 배열되고, 도 6 에서 작은 거품으로 나타내어진다.
다이내믹 메모리셀의 로우는 워드라인 (WL1, WL2, ..., WLl, WLm) 에 각각 접속되고, 워드라인 (WL1 - WLm) 은 메모리셀 서브어레이 (12a - 12i) 간에 공유된다. 비트라인 쌍 (BLP1 - BLPn) 은 다이내믹 메모리셀의 칼럼에 접속되고, 각각의 메모리셀 서브어레이 (12a - 12i) 는 한 세트의 비트라인 쌍 (BLP1 - BLPn) 과 연관되어 있다.
반도체 동기 DRAM 장치는 워드라인 (WL1 - WLm) 에 접속된 로우어드레스 디코더/워드라인 드라이버 (13) 및 비트라인 쌍 (BLP1 - BLPn) 에 접속될 수 있는 센스증폭기 유닛 (14) 을 더 구비한다. 이러한 센스증폭기 유닛 (14) 은 각각 메모리셀 서브어레이 (12a - 12i) 용으로 제공되며, 선택기 (도시되지 않음) 가 비트라인 쌍 (BLP1 - BLPn) 및 각각의 센스증폭기 유닛 (14) 사이에 접속된다. 이 때문에, 센스증폭기 유닛 (14) 각각은 연관된 세트의 비트라인 쌍 (BLP1 - BLPn) 에 선택적으로 접속되고, 활성신호 (Sact) 에 응답하여 데이터 비트를 타나내는 전위차의 크기를 증가시킨다.
반도체 동기 DRAM 장치는 데이터 비트를 일시적으로 저장하기 위한 데이터 래치회로 (15), 센스증폭기 유닛 (14) 및 데이터 래치회로 (15) 사이에 접속된 전송게이트 (16), 데이터 포트 (DP1) 에 접속된 출력회로 (17), 데이터 래치회로 (15) 및 출력회로 (17) 사이에 접속된 데이터 증폭기 (18), 및 데이터 래치회로 (15) 에 접속된 쉬프트 레지스터 (19) 를 더 구비한다. 전송게이트 (16) 는 게이트제어신호 (TG) 에 응답하여 데이터 비트를 센스증폭기 유닛 (14) 으로부터 데이터 래치회로 (15) 에 전송한다. 쉬프트 레지스터 (19) 는 선택신호 (SEL1 - SELi) 를 시스템 클럭신호 (CLKex) 와 동기로 활성레벨로 연속적으로 변화시키며, 선택신호 (SEL1 - SELi) 는 데이터 래치회로 (15) 가 각각의 데이터 비트를 나타내는 판독 데이터신호 (D2) 및 상보 신호 (CD2) 를 데이터 래치회로 (15) 로부터 데이터 증폭기 (18) 로 공급한다. 데이터 증폭기 (18) 는 판독 데이터신호 (D2) 및 상보 신호 (CD2) 사이의 전위차를 증가시켜서 출력회로 (17) 에 공급한다. 출력신호 (17) 는 도 4 에 도시된 회로 구성을 가질 수도 있다. 따라서, 판독 데이터 비트는 센스증폭기 유닛 (14) 으로부터 전송게이트 (16) 를 통하여 데이터 래치회로 (15) 로 전송되며, 데이터 래치회로 (15) 로부터 데이터 증폭기 (18) 를 통하여 출력회로 (17) 로 연속적으로 전송된다. 일련의 데이터 비트에 대한 데이터 액세스는 버스트 액세스 라고 불린다.
반도체 동기 DRAM 장치는 제어기 (20), 내부 클럭 발생기 (21), 및 다이내믹 메모리셀에 저장된 데이터 비트를 리프레쉬하기 위한 셀프 리프레쉬 시스템 (22) 을 더 구비한다. 제어기 (20) 는 외부 명령에 근거하여 활성신호 (Sact) 및 게이트 제어신호 (TG) 와 같은 내부 제어신호를 생성하고, 내부 클럭 발생기 (21) 는 시스템 클럭 (CLKex) 로부터 내부 클럭신호 (CLKin) 를 생성한다. 셀프 리프레쉬 시스템 (22) 은 마지막 데이터 액세스로부터 시간이 경과한 후에 셀프 리프레쉬를 시작한다. 셀프 리프레쉬는 이 분야에서 통상의 지식을 가진 자에게는 잘 알려져 있으며, 이하에서 추가적인 기재는 제공되지 않는다.
반도체 동기 DRAM 장치는 스텝업 전압 분배시스템 (23) 을 더 구비한다. 스텝업 전압 분배시스템 (23) 은 펄스신호 (PLS10) 를 발생시키기 위한 링 오실레이터 (23a), 펄스신호 (PLS10) 로부터 부스트 전압 (Vboot1) 을 발생시키기 위한 부스트 회로 (23b), 내부 클럭신호 (CLKin) 로부터 부스트 전압 (Vboot2) 을 발생시키기 위한 부스트 회로 (23c), 및 부스트 회로 (23b) 의 출력노드 및 다른 부스트 회로 (23c) 의 출력노드 사이에 접속된 도전라인 (23d) 을 구비한다. 부스트 회로 (23b/23c) 는 도 2 에 도시된 회로 구성을 갖는다. 반도체 동기 DRAM 장치에 포지티브 전력전압 (Vcc) 이 인가되는 동안, 링 오실레이터 (23a) 는 포지티브 전력전압 레벨 (Vcc) 및 접지레벨 사이에서 변하는 펄스신호 (PLS10) 를 생성한다. 링 오실레이터 (23a) 는 펄스신호 (PLS10) 를 부스트 회로 (23b) 에 공급하고, 링 오실레이터 (23a) 및 부스트 회로 (23b) 는 도 3 도시된 바와 같은 종래 기술과 유사하게 동작한다. 이 때문에, 반도체 동기 DRAM 장치에 전력이 인가되는 동안, 부스트 회로 (23b) 는 부스트 전압 (Vboot) 를 워드라인 드라이버 (13) 에 공급한다.
제어기 (20) 는 데이터 판독 중에 인에이블 (enable) 신호 (READU) 를 활성 레벨로 변화시키고, 내부 클럭 발생기 (21) 및 부스트 회로 (23c) 는 인에이블신호 (READU) 로 인에이블된다. 출력회로 (17) 는 데이터 판독을 위하여 요구되며, 내부 클럭 발생기 (21) 및 부스트 회로 (23c) 는 부스트 전압 (Vboot) 을 출력회로 (17) 에 공급하기 위하여 활성화된다. 즉, 외부장치 (도시되지 않음) 가 반도체 동기 DRAM 장치가 버스트 액세스를 통하여 데이터 비트를 공급할 것을 요구하는 경우, 제어기 (20) 는 시간 t11 에서 인에이블 신호 (READU) 를 활성레벨로 변화시키고 (도 7 참조), 내부 클럭 발생기 (21) 는 외부 클럭신호 (CLKex) 로부터 내부 클럭신호 (CLKin) 를 발생시키기 시작한다. 내부 클럭신호 (CLKin) 는 포지티브 전력전압 레벨 (Vcc) 및 접지 레벨 사이에서 변한다.
내부 클럭 발생기 (21) 및 쉬프트 레지스터 (19) 둘 다 외부 클럭신호 (CLKex) 에 응답하여 내부 클럭신호 (CLKin) 및 선택 신호 (SEL1 - SELi) 를 시스템 클럭신호 (CLKex) 와 동기로 생성한다. 이 때문에, 부스트 회로 (23c) 에서의 펌핑 타이밍은 직렬 데이터출력 타이밍과 일치하며, 부스트 회로 (23c) 는 데이터 액세스 중에 부스트 전압 (Vboot2) 을 출력회로 (17) 에 공급한다.
셀프 리프레쉬 시스템 (22) 이 데이터 리프레쉬를 수행하는 동안, 외부 클럭신호 (CLKex) 는 내부 클럭 발생기 (21) 에 공급되지 않으며, 따라서 부스트 회로 (23c) 는 전력 부스트를 중지한다. 만일 외부 장치 (도시되지 않음) 가 데이터 리프레쉬 중에 반도체 동기 DRAM 장치로의 버스트 액세스를 요구한다면, 셀프 리프레쉬 시스템 (22) 은 데이터 리프레쉬를 인터럽트하고, 제어기 (20) 는 버스트 액세스를 시작한다. 시스템 클럭 (CLKex) 이 내부 클럭 발생기 (21) 에 공급되고, 내부 클럭 발생기는 내부 클럭 신호 (CLKin) 를 발생시키도록 재시작한다. 내부 클럭신호 (CLKin) 로 인하여 부스트 회로 (23c) 는 부스트 전압 (Vboot2) 를 발생시킨다. 이 때문에, 셀프 리프레쉬의 인터럽트 및 부스트 전압 (Vboot2) 의 발현 사이에 시간 지연이 있다. 제어기 (20) 는 센스증폭기 유닛 (14), 전송게이트 및 데이터 래치회로 (15) 를 제어하여 데이터 래치회로 (15) 로부터 데이터 증폭기 (18) 를 통하여 출력회로 (17) 로 판독 데이터 비트를 연속적으로 전송하며, 판독 데이터 비트는 부스트 전압 (Vboot2) 이 충분히 발현되기 전에 출력회로 (17) 에 도달할 수도 있다. 그러나, 부스트 회로 (23b) 는 셀프 리프레쉬 중에 부스트 전압 (Vboot1) 을 계속하여 발생시키고, 부스트 전압 (Vboot1) 은 도전라인 (23d) 을 통하여 출력회로 (17) 에 도달한다. 이 때문에, 부스트 회로 (23c) 가 부스트 전압 (Vboot2) 을 불충분하게 발현했을 지라도, 다른 부스트 회로 (23b) 가 부스트 전압 (Vboot1) 을 도전라인 (23d) 을 통하여 출력회로 (17) 에 공급하고, 출력회로 (17) 는 시간 지연 없이 판독 데이터 비트로부터 출력데이터 신호를 생성한다.
이러한 경우에, 메모리셀어레이 (12), 로우어드레스 디코더/워드라인 드라이버 (13), 센스증폭기 유닛 (14), 데이터 래치회로 (15), 전송게이트 (16), 데이터 증폭기 (18), 쉬프트 레지스터 (19), 제어기 (20) 및 리프레쉬 시스템 (22) 은 전체로서 제 1 구성요소를 구성하고, 출력회로 (17) 를 포함하는 입출력 회로는 제 2 구성요소로서 작용한다. 내부 클럭 발생기 (21) 및 스텝업 전압 분배시스템 (23) 은 전체로서 제 3 구성요소를 구성한다. 데이터 래치회로 (15) 및 쉬프트 레지스터 (19) 는 결합되어 버스트 액세스 수단을 구성한다.
전술한 기재로부터 알 수 있는 바와 같이, 부스트 회로 (23c) 는 전하를 시스템 클럭 (CLKex) 과 동기로 출력회로 (17) 로 펌핑하며, 부스트 전압 (Vboot2) 은 버스트 액세스 중에 출력회로 (17) 에 안정적으로 공급된다. 또한, 다른 부스트 회로 (23b) 는 셀프 리프레쉬 중에 부스트 전압 (Vboot1) 을 도전라인 (23d) 을 통하여 출력회로 (17) 에 인가하고, 출력회로 (17) 는 셀프 리프레쉬로부터 복귀한 후에 액세스 속도의 감소 없이 판독 데이터 비트에 대하여 응답한다.
제 2 실시예
도 8 은 본 발명을 구현하는 또다른 반도체 동기 DRAM 장치를 도시한다. 제 2 실시예를 구성하는 이러한 반도체 동기 DRAM 장치는 주파수 분할기 (31) 를 제외하고는 제 1 실시예와 구성에 있어서 유사하다. 이 때문에, 다른 구성요소는 상세한 설명 없이 제 1 실시예의 대응하는 구성요소를 나타내는 동일한 참조번호가 붙는다. 메모리셀어레이 (12) 는 도 8 에서 출력회로 (17) 에 직접 접속되지만, 메모리셀어레이 (12) 는 제 1 실시예와 유사한 전술한 회로를 수반한다.
주파수 분할기 (31) 는 링 오실레이터 (23a) 및 부스트 회로 (23b/23c) 와 함께 스텝업 전압 분배시스템 (32) 을 구성하며, 내부 클럭신호 (CLKin) 의 두배의 펄스 주기를 연장한다. 주파수 분할기 (31) 는 D 플립플롭 회로에 의해 구성될 수도 있다. 시스템 클럭 (CLKex) 이 내부 클럭 발생기 (21) 에 공급되고, 내부 클럭 발생기 (21) 는 인에이블신호 (READU) 로 인에이블되어 내부 클럭신호 (CLKin) 를 생성한다. 내부 클럭신호 (CLKin) 는 도 9 에 도시된 바와 같이 시스템 클럭 (CLKex) 과 주파수가 동일하다. 내부 클럭신호 (CLKin) 는 주파수 분할기 (31) 에 공급되고, 주파수 분할기 (31) 는 내부 클럭신호 (CLKin) 로부터 저주파수 내부 클럭신호 (ICLKU) 를 생성한다. 부스트 회로 (23c) 는 이 저주파수 내부 클럭신호 (ICLKU) 에 응답하여 전력전압 레벨을 증가시킨다.
스텝업 전압 분배시스템 (32) 은 고속 버스트 액세스에 바람직하다. 반도체 동기 DRAM 장치는 버스트 액세스를 위하여 100 MHz 보다 큰 시스템 클럭에 응답한다. 그러나, 이러한 고속 시스템 클럭 (CLKex) 은 너무 빨라서 부스트 전압 레벨 (Vboot2) 를 얻을 수 없다. 이 때문에, 부트스트랩 커패시터 (C2/C3) 가 부스트 노드 (N2/N3) 에서의 전위레벨을 충분히 부스트 (boost) 하기 전에 고속 시스템 클럭신호 (CLKex) 가 접지레벨로 변한다 (도 2 참조). 저주파수 내부 클럭신호 (ICLKU) 로 인하여, 부스트 회로 (23c) 는 전력전압 레벨을 부스트 전압 레벨 (Vboot2) 로 충분히 부스트한다. 주파수 분할기 (31) 는 저주파수 내부 클럭신호 (ICLKU) 를 소정의 주파수로 감소시키는데, 이것은 부스트 회로 (23c) 가 전력전압을 부스트 전압레벨 (Vboot2) 로 부스트하게 한다.
제 3 실시예
도 10 은 본 발명을 구현하는 여전히 또다른 반도체 동기 DRAM 장치를 도시한다. 제 3 실시예를 구성하는 이러한 반도체 동기 DRAM 장치는 링 오실레이터 (41) 를 제외하고는 제 1 실시예와 구성이 유사하다. 이 때문에, 다른 구성요소는 상세한 설명 없이 제 1 실시예의 대응하는 구성요소를 나타내는 동일한 참조번호가 붙는다. 메모리셀어레이 (12) 가 도 8 에서 출력회로 (17) 에 직접 접속되지만, 메모리셀어레이 (12) 는 제 1 실시예와 유사한 전술한 회로를 수반한다.
이러한 경우에, 내부 클럭 발생기 (21) 는 링 오실레이터 (41) 로 대체된다. 링 오실레이터 (41) 및 부스트 회로 (23c) 는 인에이블신호 (READU) 로 인에이블되고, 링 오실레이터 (41) 는 내부 클럭신호 (CLKin) 를 다른 부스트 회로 (23b) 와 유사한 부스트 회로 (23c) 에 공급한다. 시스템 클럭 (CLKex) 이 항상 부스트 동작에 이용될 수 있는 것은 아니다. 이 경우에, 도 10 에 도시된 구성은 적절하며, 부스트 회로 (23c) 는 버스트 액세스 중에 부스트 전압을 소정의 레벨로 유지한다.
본 발명의 특별한 실시예가 도시되고 기재되었지만, 본 발명의 사상 및 범위를 벗어나지 않고서 다양한 변경 및 수정이 가해질 수 있다는 것은 이 분야에서 통상의 지식을 가진 자에게는 자명할 것이다.
예를 들어, 본 발명에 따른 이중 부스트 회로는 부스트 전압을 필요로 하는 한 어떠한 종류의 고속 메모리장치에도 응용될 수 있다. 바꿔 말하면, 본 발명은 반도체 동기 DRAM 장치에만 제한되지는 않는다.
주파수 분할기는 저주파수 내부 클럭신호 (ICLKU) 를 부스트 회로 (23c) 가 전력전압을 부스트 전압 (Vboot2) 으로 높이게 하는 데 적합한 값으로 조절하기 위하여 채용된다. 이 때문에, 주파수비가 1/2 에만 제한되지는 않는다.
상기한 본 발명에 따르면, 판독 데이터 비트를 고속으로 출력하는 반도체 메모리장치가 제공된다.

Claims (5)

  1. 데이터 비트를 각각 저장하기 위한 복수의 어드레스가능한 메모리셀을 포함하는 제 1 구성요소 (12/13/14/15/16/18/19/20/22);
    상기 제 1 구성요소에 접속되어 상기 제 1 구성요소 및 반도체 메모리장치의 외부 사이에서 상기 데이터 비트를 전송하기 위한 제 2 구성요소 (17); 및
    외부 전력전압 (Vcc) 보다 큰 스텝업 전압을 생성하기 위한 제 3 구성요소를 구비하는 반도체 메모리장치에 있어서,
    상기 제 3 구성요소 (21/23; 21/32; 23/41) 는 상기 제 1 구성요소에 접속되고 제 1 스텝업 전압 (Vboot1) 을 생성하여 그 출력노드로부터 상기 제 1 구성요소로 상기 제 1 스텝업 전압을 공급하기 위한 제 1 스텝업 회로 (23b);
    상기 제 2 구성요소에 접속되고 제 2 스텝업 전압 (Vboot2) 을 생성하여 그 출력노드로부터 상기 제 2 구성요소로 상기 제 2 스텝업 전압을 공급하기 위한 제 2 스텝업 회로 (23c); 및
    상기 제 1 스텝업 회로의 상기 출력노드 및 상기 제 2 스텝업 회로의 상기 출력노드를 전기적으로 접속하기 위한 도전라인 (23d) 을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 스텝업 회로 각각은 상기 출력노드를 상기 제 1 또는 제 2 스텝업 전압 (Vboot1/Vboot2) 으로 부스트하기 위한 부트스트랩 수단 (C2/C3) 을 갖는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서, 상기 제 3 구성요소는 상기 제 1 스텝업 회로 (23b) 의 상기 부트스트랩 수단 (C2/C3) 에 접속되어 상기 출력노드를 상기 제 1 스텝업 전압 (Vboot1) 으로 부스트하기 위하여 제 1 클럭신호 (PLS10) 를 공급하기 위한 링 오실레이터 (23a) 및 버스트 액세스 중에 활성화되고 시스템 클럭 (CLKex) 에 응답하여 상기 제 2 스텝업 회로 (23c) 의 상기 부트스트랩 수단에 공급되는 제 2 클럭신호 (CLKin) 를 생성하기 위한 내부 클럭 발생기 (21) 를 더 구비하고,
    상기 제 1 구성요소는 상기 시스템 클럭 (CLKex) 에 응답하여 상기 버스트 액세스 중에 상기 데이터 비트를 상기 제 2 구성요소 (17) 에 직렬로 공급하기 위한 버스트 액세스 수단 (15/19) 을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3 항에 있어서, 상기 제 3 구성요소 (32) 는 상기 내부 클럭 발생기 (21) 및 상기 제 2 스텝업 회로 (23c) 사이에 접속된 주파수 분할기 (31) 를 구비하여, 상기 내부 클럭신호 (CLKin) 보다 주파수가 작은 제 2 내부 클럭신호 (ICLKU) 를 생성하고 상기 제 2 내부 클럭신호를 상기 제 2 스텝업 회로 (23c) 의 상기 부트스트랩 수단에 공급하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 2 항에 있어서, 상기 제 3 구성요소는 상기 제 1 스텝업 회로 (23b) 의 상기 부트스트랩 수단에 접속되어 상기 출력노드를 상기 제 1 스텝업 전압 (Vboot1) 으로 부스트하기 위하여 제 1 클럭신호 (PLS10) 를 공급하기 위한 제 1 링 오실레이터 (23a) 및 상기 제 2 스텝업 회로 (23c) 의 상기 부트스트랩 수단에 접속되고 버스트 액세스시에 활성화되어 상기 출력노드를 상기 제 2 스텝업 전압 (Vboot2) 으로 부스트하기 위하여 제 2 클럭신호 (CLKin) 를 공급하기 위한 제 2 링 오실레이터를 더 구비하고,
    상기 제 1 구성요소는 시스템 클럭 (CLKex) 에 응답하여 상기 버스트 액세스 중에 상기 데이터 비트를 상기 제 2 구성요소 (17) 에 직렬로 공급하기 위한 제 1 버스트 액세스 수단 (15/19) 을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
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