JPH0850789A

JPH0850789A - 記憶装置

Info

Publication number: JPH0850789A
Application number: JP7130671A
Authority: JP
Inventors: Shoichiro Matsumoto; 昭一郎松本
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-05-31
Filing date: 1995-05-29
Publication date: 1996-02-20

Abstract

(57)【要約】【目的】消費電力の低減が可能な記憶装置を提供する。【構成】シンクロナスＤＲＡＭのチップに内蔵されてい
る昇圧電源回路７１は、システムクロックＣＬＫから昇
圧電源電圧Ｖppを生成する。その昇圧電源電圧Ｖppは、
シンクロナスＤＲＡＭの不活性時においては各回路（５
３，５４，５６，５８，５９，６２）へ供給され、活性
時においては各回路（６０，６７，６８）へ供給され
る。つまり、シンクロナスＤＲＡＭの不活性時におい
て、昇圧電源７１をリフレッシュ時のデータ保持電流の
供給源として用いる。また、シンクロナスＤＲＡＭの活
性時において、昇圧電源７１を大きなスイング幅を必要
とする回路（６０，６７，６８）の電源供給源として用
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は記憶装置に係り、詳しく
は、シンクロナスＤＲＡＭに関するものである。

【０００２】

【従来の技術】近年、バッテリ駆動機器の消費電力を低
減する傾向に従って、半導体記憶装置においても消費電
力の低減が要求されている。

【０００３】ＤＲＡＭにおいて消費電力を低減するに
は、外部電源電圧を＋５Ｖから＋３．３Ｖに下げる以外
に、以下に述べる方法がある。リフレッシュサイクルの長時間化リフレッシュサイクル時間を通常の数倍（例えば８倍）
の長さにする方法である。１回のリフレッシュ動作あた
りの消費電力は同じであるが、リフレッシュサイクル時
間が長くなるため、トータルの消費電力は少なくなる。

【０００４】データ保持電流のリサイクル（T.Kawaha
ra et al;SYMPOSIUM ON VLSI CIRCUITS Dig.,pp41-42,M
ay 1993.参照）リフレッシュに用いた充電電荷の半分を次のリフレッシ
ュ時に再度使用する方法である。

【０００５】ハーフＶｃｃ駆動（D.Takashima et al;
SYMPOSIUM ON VLSI CIRCUITS Dig.,pp111-115,May 199
2. 参照）外部電源電圧（Ｖｃｃ）の半分のスイング幅で周辺回路
を駆動する方法である。例えば、外部電源電圧が５．０
Ｖの場合、ある周辺回路は０〜２．５Ｖのスイング幅で
駆動し、ある周辺回路は２．６〜５．０Ｖのスイング幅
で駆動する。

【０００６】待機電流の低減（D.Takashima et al;SY
MPOSIUM ON VLSI CIRCUITS Dig.,pp83-84,May 1993. 参
照）トランジスタの閾値電圧を利用して不活性化時の待機電
流を小さくする方法である。

【０００７】上記については、リフレッシュ時のデ
ータ保持電流を低減することができる。また、につ
いては、リフレッシュ時のデータ保持電流を低減するだ
けでなく、読み出し及び書き込み動作時を含めて消費電
力を低減することができる。

【０００８】ところで、外部電源電圧を＋５Ｖから＋
３．３Ｖに下げると、スイング幅が小さくなるためにＳ
／Ｎ比が悪化し易くなる。この問題を回避するには、外
部電源電圧を昇圧してＤＲＡＭの内部回路へ供給するこ
とで、十分なスイング幅を確保すればよい。従って、外
部電源電圧が＋３．３ＶのＤＲＡＭにおいて、外部電源
電圧を昇圧する昇圧電源回路をチップに内蔵できれば、
Ｓ／Ｎ比を向上させることができる。

【０００９】従来のＤＲＡＭでは、チップが活性化され
てから昇圧電位を発生させ、その昇圧電位でワード線を
立ち上げている。そのため、ワード線を立ち上げる度
に、ワード線から昇圧電源回路までの配線を充電する必
要があり、ワード線の立ち上げが終わる度に、その充電
された配線を放電する必要があった。つまり、その配線
負荷に対する充電電流が無駄になっていた。また、チッ
プの活性化からワード線の立ち上げまでに時間がかかる
ため、そのロスタイム分だけ動作速度が遅くなってい
た。

【００１０】しかし、昇圧電源回路をＤＲＡＭのチップ
に内蔵し、ワード線から昇圧電源回路までの配線を常時
充電していれば、そのような充電電流の無駄を無くすこ
とが可能になるため、消費電力を低減することができ
る。また、ワード線から昇圧電源回路までの配線を常時
充電していれば、チップが活性化されたらすぐにワード
線を立ち上げることが可能になりロスタイムが生じない
ため、動作速度を速くすることができる。

【００１１】

【発明が解決しようとする課題】ところで、通常の昇圧
電源回路では、昇圧電位を保持しておくための電位キー
プアップ回路が設けられており、その電位キープアップ
回路におけるクロック生成回路としてリングオシレータ
が使用されている。

【００１２】しかし、リングオシレータはチップ上の専
有面積が大きいため、リングオシレータを用いた昇圧電
源回路をＤＲＡＭのチップに内蔵するのは難しい。ま
た、リングオシレータは消費電力も大きいため、リング
オシレータを用いた昇圧電源回路をＤＲＡＭのチップに
内蔵した場合、上記した昇圧電源回路をＤＲＡＭのチッ
プに内蔵することによる低消費電力化の効果が生かされ
ず、チップ全体としての消費電力が増大してしまう。

【００１３】本発明は上記問題点を解決するためになさ
れたものであり、その目的は、消費電力の低減が可能な
記憶装置を提供することにある。

【００１４】

【課題を解決するための手段】請求項１に記載の発明
は、外部から供給されたクロックから内部電源を生成す
ることをその要旨とする。

【００１５】請求項２に記載の発明は、外部から供給さ
れたクロックを昇圧して昇圧電源を生成する昇圧電源回
路を備え、その昇圧電源を内部電源として使用すること
をその要旨とする。

【００１６】請求項３に記載の発明は、外部から供給さ
れたクロックを昇圧して昇圧電源を生成する昇圧電源回
路を備え、その昇圧電源をリフレッシュ動作のデータ保
持電流の供給源として使用すると共に、その昇圧電源を
内部回路の電源供給源として使用することをその要旨と
する。

【００１７】請求項４に記載の発明は、シンクロナスＤ
ＲＡＭを備えた記憶装置において、外部から供給された
システムクロックを昇圧して昇圧電源を生成する昇圧電
源回路を備え、不活性時には昇圧電源をリフレッシュ動
作のデータ保持電流の供給源として使用すると共に、活
性時には昇圧電源を書き込み又は読み出し動作に際して
大きな電源スイング幅を必要とする内部回路の電源供給
源として使用することをその要旨とする。

【００１８】請求項５に記載の発明は、請求項２〜４の
いずれか１項に記載の記憶装置において、前記昇圧電源
回路は記憶装置と同一の半導体チップ上に形成されたこ
とをその要旨とする。

【００１９】請求項６に記載の発明は、請求項２〜５の
いずれか１項に記載の記憶装置において、前記昇圧電源
回路は、外部から供給されたクロックを昇圧して昇圧電
源を生成するポンプ回路と、その昇圧電源電圧が設定値
と等しくなるようにポンプ回路を制御する制御回路とを
備えたことをその要旨とする。

【００２０】

【作用】請求項１に記載の発明によれば、外部から供給
されたクロックから内部電源を生成するため、その内部
電源の分だけ消費電力を低減することができる。

【００２１】請求項２に記載の発明によれば、外部から
供給されたクロックを昇圧して昇圧電源を生成して内部
電源として用いるため、その昇圧電源の分だけ外部電源
の消費電力を低減することができる。また、外部電源電
圧に比べて昇圧電源電圧を高くすれば、Ｓ／Ｎ比を良好
に保ちながら外部電源電圧を低くすることができ、消費
電力を低減することができる。

【００２２】請求項３または請求項４に記載の発明によ
れば、データ保持電流の供給源および内部回路の電源供
給源として昇圧電源を使用する分だけ、外部電源の消費
電力を低減することができる。また、外部電源電圧に比
べて昇圧電源電圧を高くすれば、Ｓ／Ｎ比を良好に保ち
ながら外部電源電圧を低くすることができ、消費電力を
低減することができる。

【００２３】請求項４に記載の発明によれば、システム
クロックは外部から常時供給されているため、昇圧電源
を常時生成することができる。請求項５に記載の発明に
よれば、電源供給が必要な回路と昇圧電源との間の配線
を短くできるため効率的な電源供給が可能になり、消費
電力を低減することができる。また、各回路には常時電
源供給がなされており必要なときにすぐに動作が可能に
なるため、動作速度を速くすることができる。

【００２４】請求項６に記載の発明によれば、昇圧電源
回路を簡単かつ容易に構成することができる。また、昇
圧電源回路にリングオシレータを使用しないため、昇圧
電源の半導体チップ上の専有面積が増大するのを防止す
ると共に、消費電力を低減することができる。

【００２５】

【実施例】近年、外部電源電圧Ｖcc＝＋３．３Ｖの単一
電源で動作可能なシンクロナスＤＲＡＭ（同期式ＤＲＡ
Ｍ）が開発されている。シンクロナスＤＲＡＭは、大容
量、高速、低消費電力という特長をもち、コンピュータ
のメインメモリや拡張メモリからバッテリ駆動の民生機
器まで広範囲なアプリケーションに適している。

【００２６】図５に、当特許出願人（三洋電機株式会
社）が発売している４ＭビットのシンクロナスＤＲＡＭ
「ＬＣ３８４１６１」のブロック構成を示す。このシン
クロナスＤＲＡＭは、コマンドジェネレータ・クロック
ジェネレータ５１、モードレジスタ５２、リフレッシュ
コントローラ５３、リフレッシュカウンタ５４、ローア
ドレスラッチ５５、マルチプレクサ５６、セルフリフレ
ッシュコントローラ５７、ローアドレスバッファ５８、
ローデコーダ５９、ワード線ドライバ６０、メモリセル
アレイ６１、センスアンプ・Ｉ／Ｏゲート６２、カラム
アドレスラッチ６３、バーストカウンタ６４、カラムア
ドレスバッファ６５、カラムデコーダ６６、データ出力
バッファ６７、データ入力バッファ６８から構成されて
いる。

【００２７】コマンドジェネレータ・クロックジェネレ
ータ５１には、システムクロックＣＬＫ、クロックイネ
ーブルＣＫＥ、チップセレクトバーＣＳ、ローアドレス
ストローブコマンドバーＲＡＳ、カラムアドレスストロ
ーブコマンドバーＣＡＳ、ライトイネーブルバーＷＥの
各信号が外部から入力されるようになっている。モード
レジスタ５２，ローアドレスラッチ５５，カラムアドレ
スラッチ６３には、アドレス入力Ａ０〜Ａ８が入力され
るようになっている。データ出力バッファ６７からデー
タ出ＤＱ０〜ＤＱ１５が出力されるようになっている。
尚、このシンクロナスＤＲＡＭには２つのメモリセルア
レイ６１（ＢＡＮＫ）が設けられており、コマンドジェ
ネレータ・クロックジェネレータ５１に入力される制御
信号ＢＳを用いることにより、２つのＢＡＮＫ間の連続
動作が可能になる。また、システムクロックＣＬＫは常
に外部から入力されている。

【００２８】図１および図２に、本発明をシンクロナス
ＤＲＡＭに具体化した一実施例のブロック構成を示す。
尚、図１および図２において、図５に示すシンクロナス
ＤＲＡＭと同じ構成については符号を等しくしてその説
明を省略する。図１および図２において、図５と異なる
のは、昇圧電源回路７１が設けられている点だけであ
る。この昇圧電源回路７１は、シンクロナスＤＲＡＭの
チップに内蔵されている。

【００２９】図３に、昇圧電源回路７１のブロック構成
を示す。昇圧電源回路７１は、ポンプ回路７２と設定電
位検知回路・リミッタ回路７３から構成されている。ポ
ンプ回路７２は、外部から入力されたシステムクロック
ＣＬＫを用いて、外部電源電圧Ｖcc＝＋３．３Ｖよりも
高い昇圧電源電圧Ｖppを生成する。設定電位検知回路・
リミッタ回路７３は、昇圧電源電圧Ｖppを検出し、その
昇圧電源電圧Ｖppと予め定められた設定電位とを比較し
て、昇圧電源電圧Ｖppと設定電位が等しくなるようにポ
ンプ回路７２を制御する。具体的には、昇圧電源電圧Ｖ
ppが設定電位よりも高くなった場合、設定電位検知回路
・リミッタ回路７３は制御信号ENABLEを生成し、その制
御信号ENABLEに基づいてポンプ回路７２の動作が停止さ
れる。

【００３０】図４に、ポンプ回路７２の一例の内部回路
を示す（R.C.Foss et al;SYMPOSIUMON VLSI CIRCUITS D
ig.,pp106-107,May 1992.参照）。上記したようにシン
クロナスＤＲＡＭにおいては、システムクロックＣＬＫ
が常に外部から入力されている。従って、そのシステム
クロックＣＬＫを用いて、ポンプ回路７２では昇圧電源
電圧Ｖppを常時生成することができる。

【００３１】シンクロナスＤＲＡＭの不活性時において
は、図１に示すように、昇圧電源電圧Ｖppをリフレッシ
ュコントローラ５３、リフレッシュカウンタ５４、マル
チプレクサ５６、セルフリフレッシュコントローラ５
７、ローアドレスバッファ５８、ローデコーダ５９、セ
ンスアンプ・Ｉ／Ｏゲート６２へ供給する。昇圧電源電
圧Ｖppが供給された各回路（５３，５４，５６，５８，
５９，６２）は、リフレッシュ動作を行い、メモリセル
アレイ６１内の各メモリセル（図示略）にデータ保持電
流を供給する。つまり、シンクロナスＤＲＡＭの不活性
時において、昇圧電源７１をリフレッシュ時のデータ保
持電流の供給源として用いる。

【００３２】また、シンクロナスＤＲＡＭの活性時にお
いては、図２に示すように、昇圧電源電圧Ｖppをワード
線ドライバ６０、データ出力バッファ６７、データ入力
バッファ６８へ供給する。昇圧電源電圧Ｖppが供給され
た各回路（６０，６７，６８）は、読み出し又は書き込
み動作を行う。このとき、昇圧電源電圧Ｖppは外部電源
電圧ＶCCに比べて高いため、各回路（６０，６７，６
８）のスイング幅は大きくなり、Ｓ／Ｎ比を良好にする
ことができる。

【００３３】また、シンクロナスＤＲＡＭの活性時にお
いては、各回路（６０，６７，６８）には昇圧電源電圧
Ｖppが常時供給されている。つまり、シンクロナスＤＲ
ＡＭの活性時において、ワード線（図示略）から昇圧電
源回路７１までの配線は常時充電されている。従って、
本実施例によれば、その配線負荷に対する充電電流の無
駄を無くすことが可能になるため、消費電力を低減する
ことができる。また、ワード線から昇圧電源回路までの
配線が常時充電されていることから、チップが活性化さ
れたらすぐにワード線を立ち上げることが可能になりロ
スタイムが生じないため、動作速度を速くすることがで
きる。

【００３４】このように、本実施例においては、システ
ムクロックＣＬＫを用いて昇圧電源電圧ＶPPを生成する
昇圧電源回路７２がシンクロナスＤＲＡＭのチップに内
蔵されている。そして、シンクロナスＤＲＡＭの不活性
時において、昇圧電源７１をリフレッシュ時のデータ保
持電流の供給源として用いる。また、シンクロナスＤＲ
ＡＭの活性時において、昇圧電源７１を大きなスイング
幅を必要とする回路（６０，６７，６８）の電源供給源
として用いる。

【００３５】従って、本実施例によれば、リフレッシュ
時のデータ保持電流を低減することにより、リフレッシ
ュ時の消費電力を低減することができる。また、活性時
の消費電流を低減することもできる。つまり、本実施例
によれば、あらゆる動作時の消費電流を低減することが
できる。加えて、Ｓ／Ｎ比を良好にした上で、動作速度
を速くすることができる。

【００３６】ところで、昇圧電源回路７２のチップ上の
専有面積は、リングオシレータを用いた場合に比べては
るかに小さくなる。そのため、昇圧電源回路７２をシン
クロナスＤＲＡＭのチップに内蔵しても、シンクロナス
ＤＲＡＭのチップ面積はほとんど増大しない。そして、
昇圧電源回路７２の消費電力は、リングオシレータを用
いた場合に比べてはるかに小さくなる。従って、本実施
例によれば、上記した昇圧電源回路７２をシンクロナス
ＤＲＡＭのチップに内蔵することによる低消費電力化の
効果を十分に生かすことが可能になり、チップ全体とし
ての消費電力を大幅に低減することができる。実際に本
実施例を作製して外部電源にバッテリを使用したとこ
ろ、バッテリ寿命を５倍程度にのばすことができた。

【００３７】尚、上記実施例は以下のように変更しても
よく、その場合でも同様の作用および効果を得ることが
できる。（１）シンクロナスＤＲＡＭではなく、画像用ＤＲＡＭ
に適用する。画像用ＤＲＡＭにおいては、外部からクロ
ック（例えば、シリアルアクセスストローブ信号ＳＡ
Ｓ）が常時供給されている。そのクロックを利用して昇
圧電源電圧を生成すれば、上記実施例と同様の作用およ
び効果を得ることができる。

【００３８】（２）シンクロナスＤＲＡＭではなく、フ
ィールドメモリに適用する。フィールドメモリにおいて
は、外部からクロック（例えば、ポートシフト信号ＣＫ
Ｗ0）が常時供給されている。そのクロックを利用して
昇圧電源電圧を生成すれば、上記実施例と同様の作用お
よび効果を得ることができる。

【００３９】ところで、ＤＲＡＭにおけるメモリセル構
造として、１つのトランジスタと１つのキャパシタだけ
でメモリセルが構成される１トランジスタ型メモリセル
の開発当初は、プレーナ型メモリセルが採用されてい
た。プレーナ型メモリセルでは、半導体基板上に形成さ
れたトランジスタに隣接して平坦なキャパシタが形成さ
れている。しかし、ＤＲＡＭの大容量化に伴って高集積
化がすすむにつれて、プレーナ型メモリセルによる平坦
なキャパシタでは静電容量（電荷容量）が減少し、ソフ
トエラー等のノイズに対して十分な耐性を確保できなく
なってきた。

【００４０】そこで、プレーナ型メモリセルに代えて、
スタック型メモリセルが採用されるようになってきた。
スタック型メモリセルでは、半導体基板上に形成された
トランジスタの上部にキャパシタが重ねて形成されてい
る。そのため、平坦なキャパシタを用いるプレーナ型メ
モリセルに比べて、スタック型メモリセルによればキャ
パシタの電荷容量を大きくすることができる。

【００４１】ところが、近年、ＤＲＡＭのさらなる高集
積化に伴い、スタック型メモリセルでもキャパシタの電
荷容量が不十分になってきた。そこで、スタック型メモ
リセルにおけるキャパシタの電荷容量を増大させるた
め、大別して２つの構造が提案されている。

【００４２】その一つは、キャパシタの下部電極（スト
レージノード）の形状を３次元的に入り組んだ形状とし
てキャパシタの表面積を大きくすることで、電荷容量を
増大させるという構造である。

【００４３】他の一つは、トランジスタの活性領域とビ
ット線との配線を接続領域以外にずらし、この配線の上
部に形成される比較的自由な空間を利用して電荷容量の
大きなキャパシタを形成するという構造であり、シール
デットビット線構造と呼ばれている。

【００４４】以下、上記の２つの構造に関して従来提案
されているスタック型メモリセルについて説明する。（第１従来例）；１９８８年ＩＥＤＭ予稿集，ｐｐ．５
９２−５９５「３−ＤｉｍｅｎｓｉｏｎａｌＳｔａｃ
ｋｅｄＣａｐａｃｉｔｏｒＣｅｌｌｆｏｒ１６
Ｍａｎｄ６４ＭＤＲＡＭｓ」参照。

【００４５】この論文に開示されているメモリセル構造
では、立体的に入り組んだフィン構造のキャパシタをシ
ールデットビット線上に形成し、キャパシタの表面積の
増大を図っている。

【００４６】（第２従来例）；１９８９年ＶＬＳＩシン
ポジウム予稿集，ｐｐ．６９−７０「ＮｏｖｅｌＳｔ
ａｃｋｅｄＣａｐａｃｉｔｏｒＣｅｌｌｆｏｒ
６４ＭｂＤＲＡＭ」参照。

【００４７】この論文に開示されているメモリセル構造
では、スタック型のキャパシタの側壁を増大させるため
に、円筒形のキャパシタ構造が採用されている。尚、シ
ールデットビット線構造は採用していない。

【００４８】（第３従来例）；１９８９年ＩＥＤＭ予稿
集，ｐｐ．３１−３４「ＡＳｐｒｅａｄＳｔａｃｋ
ｅｄＣａｐａｃｉｔｏｒ（ＳＳＣ）Ｃｅｌｌｆｏ
ｒ６４ＭｂｉｔＤＲＡＭｓ」参照。

【００４９】この論文に開示されているメモリセル構造
では、シールデットビット線構造の利点を活かして、隣
のキャパシタのストレージノードの接続点ぎりぎりまで
横方向にストレージノードを延ばしている。従って、隣
合ったストレージノードはそれぞれ互いに縦方向で段違
いとなっている。

【００５０】（第４従来例）；１９９０年ＶＬＳＩシン
ポジウム予稿集，ｐｐ．１３−１４「Ａ１．２８μｍ
²Ｂｉｔ−ＬｉｎｅＳｈｉｅｌｄｅｄＭｅｍｏｒｙ
ＣｅｌｌＴｅｃｈｎｏｌｏｇｙｆｏｒ６４Ｍｂ
ｉｔＤＲＡＭｓ」参照。

【００５１】この論文に開示されているメモリセル構造
では、シールデットビット線構造と第２従来例に類似し
た構造とを併用している。しかし、上記第１〜４従来例
には以下に述べるような種々の問題点がある。

【００５２】前述したように、メモリセルの高集積化に
伴って、キャパシタの占有面積は減少していくので、メ
モリ動作に必要な電荷容量を確保するためには、キャパ
シタを立体的な構造としてその表面積をさらに増加させ
る必要がある。

【００５３】シールデットビット線構造を採用すればキ
ャパシタの縦方向の設計自由度を増すことが可能になる
ため、キャパシタを立体的で複雑な構造にすることがで
きる。従って、シールデットビット線構造を採用した第
１，３，４従来例では、キャパシタを立体的で複雑な構
造にすることができる。

【００５４】しかし、複雑な構造のキャパシタを形成す
る場合、ストレージノードの形成時に煩雑でしかも特殊
なプロセス技術が必要となるため、実際の生産ラインに
乗せるのは歩留りの点から難しいという問題がある。

【００５５】例えば、第１従来例では、フィン構造を形
成するためにウェットエッチング工程が必要である。ま
た、第３の従来例では、隣合ったキャパシタを製造する
ためにそれぞれ別のパターン形成工程を経るため工程が
煩雑になる。さらに、第１，３従来例では、キャパシタ
の上部電極（セルプレート）の埋め込みに特殊な技術を
要する。そして、第４従来例では、ポリイミドのパター
ニング，レジストエッチバック，アッシング等の工程に
おいてきわめて正確な位置合わせが必要であり、高い制
御性が要求される。

【００５６】また、第１〜４従来例の製造工程では、立
体的で複雑な構造のストレージノードが何の支えも無く
自立していなければならない工程が存在する。そのた
め、製造中にストレージノードの端部が欠損し易くな
り、歩留りが低下するという問題もある。特に、第１，
３従来例は、ストレージノードの端部が欠損し易い。

【００５７】ところで、近年、ＤＲＡＭの大容量化に伴
って、アクセスタイムを短くすることが要求されてお
り、リストアに要する時間を短くする必要がある。しか
し、キャパシタの抵抗値は、ストレージノードの形状が
細く長くなるに従って大きくなる。キャパシタの抵抗が
増大するとリストアに要する時間が長くなる。従って、
ストレージノードの形状が細く長くなる第２従来例で
は、キャパシタの抵抗値が極めて大きくなり、リストア
に要する時間が長くなってしまうという欠点がある。

【００５８】また、ＤＲＡＭの製造工程において、マス
ク枚数の増加は直接コストにはねかえってくる。従っ
て、マスク枚数はできるだけ少ない方がよい。第１〜４
実施例をマスク枚数の観点から考察すると、通常のスタ
ック型メモリセル構造の製造工程に比べ、第２従来例の
製造工程では２枚、第３，４従来例の製造工程では１枚
のマスクが増加すると考えられる。従って、特に第２実
施例はマスク枚数の観点から不利である。

【００５９】そこで、本発明者は上記問題点を解決でき
るようなＤＲＡＭのメモリセル構造を考えた。（第１のメモリセル構造）図６に、本発明者の考えた第
１のメモリセル構造によるメモリセル３４の概略断面図
を示す。

【００６０】メモリセル３４は、通常のスタック型メモ
リセルと同様の構造のトランジスタ３１およびビット線
３２と本構造特有のキャパシタ３３とから構成されてい
る。キャパタ３３は、ストレージノード（電荷蓄積層）
１１，１３、コンタクト１２，セルプレート（対向電
極）１４から構成される。通常のスタック型メモリセル
と同様の形状のストレージノード１１が、その両端部に
設けられた２個のコンタクト１２を通して２層目のスト
レージノード１３と接続されている。そして、各ストレ
ージノード１１，１３上にはセルプレート１４が連続し
て形成されている。

【００６１】トランジスタ３１は、通常のスタック型メ
モリセルと同様に、シリコン基板４１上に形成されたア
クティブエリア（ソース・ドレイン領域）３９とワード
線（ゲート電極）４０とから構成されている。また、ビ
ット線３２にはシールデットビット線構造を採用してい
ない。そして、メモリセル３４の上部には、通常のスタ
ック型メモリセルと同様に、層間絶縁膜３５、配線３
６、層間絶縁膜３７、配線３８がこの順番で形成されて
いる。

【００６２】このように、キャパタ３３において、２層
目のストレージノード１３は、その上下および側壁にキ
ャパシタの電荷容量が形成される。また、コンタクト１
２まわりの側壁部にもキャパシタの電荷容量が形成され
る。それに対して、通常のスタック型メモリセルのキャ
パシタは、キャパタ３３からストレージノード１３およ
びコンタクト１２を省いた構造になっている。そのた
め、キャパタ３３においては、通常のスタック型メモリ
セルのキャパシタに比べて電荷容量を大きくすることが
できる。

【００６３】図７に、図６に示す各ストレージノード１
１，１３とコンタクト１２の状態を模式的に示す。次
に、図６に示すメモリセル３４の製造工程を図８〜図１
３に示す概略断面図に従って説明する。尚、トランジス
タ３１の製造方法については、通常のスタック型メモリ
セルと同じであるため説明を省略する。

【００６４】まず、図８に示すように、シリコン基板４
１上にトランジスタ３１を製造した後に、ストレージノ
ード１１を形成してその上に絶縁膜１５を形成し、絶縁
膜１５表面の平坦化を行う。次に、図９に示すように、
絶縁膜１５にコンタクトホール２１を形成する。そし
て、図１０に示すように、コンタクトホール２１の内部
を含むデバイスの全面に多結晶シリコン膜１６を形成す
る。続いて、図１１に示すように、多結晶シリコン膜１
６をパターニングしてストレージノード１３を形成する
と共にコンタクト１２を形成する。そして、図１２に示
すように、絶縁膜１５を除去した後に、ストレージノー
ド１１，１３およびコンタクト１２の表面に誘電体膜と
なる絶縁膜（図示略）を形成し、セルプレート１４を形
成する。その後、図１３に示すように、ビット線３２を
形成する。

【００６５】（第２のメモリセル構造）図１４に、本発
明者の考えた第２のメモリセル構造によるメモリセル４
２の概略断面図を示す。尚、第２のメモリセル構造にお
いて、第１のメモリセル構造と同じ構成については符号
を等しくしてその説明を省略する。

【００６６】メモリセル４２において、第１のメモリセ
ル構造によるメモリセル３４と異なるのは、各ストレー
ジノード１１，１３上の各セルプレート１４ａ，１４ｂ
が独立している点だけである。そのため、メモリセル４
２では、コンタクト１２まわりの側壁部にキャパシタの
電荷容量が形成されない。従って、ストレージノード１
１とセルプレート１４ａとで構成されるキャパシタと、
ストレージノード１３とセルプレート１４ｂとで構成さ
れるキャパシタとが、コンタクト１２を介して並列に接
続された構成となる。その結果、キャパシタ４１の電荷
容量を大きくすることができる。

【００６７】次に、図１４に示すメモリセル４２の製造
工程を図１５〜図２１に示す概略断面図に従って説明す
る。まず、図１５に示すように、シリコン基板４１上に
トランジスタ３１を製造した後に、ストレージノード１
１を形成してその上に誘電体膜となる絶縁膜（図示略）
を形成し、その絶縁膜上にセルプレート１４ａを形成す
る。次に、図１６に示すように、セルプレート１４ａ上
に絶縁膜１５を形成し、絶縁膜１５表面の平坦化を行
う。続いて、図１７に示すように、絶縁膜１５にコンタ
クトホール２１を形成する。そして、図１８に示すよう
に、コンタクトホール２１の内部を含むデバイスの全面
に多結晶シリコン膜１６を形成する。続いて、図１９に
示すように、多結晶シリコン膜１６をパターニングして
ストレージノード１３を形成すると共にコンタクト１２
を形成する。そして、図２０に示すように、ストレージ
ノード１３上に誘電体膜となる絶縁膜（図示略）を形成
し、その絶縁膜上にセルプレート１４ｂを形成する。そ
の後、図２１に示すように、ビット線３２を形成する。

【００６８】第１のメモリセル構造（メモリセル３４）
および第２のメモリセル構造（メモリセル４２）の製造
方法をプロセス技術上の困難さや工程の複雑さから評価
した場合、メモリセル４２の方がプロセス負荷が軽く、
より量産化に適したメモリセル構造であるといえる。

【００６９】また、マスク枚数の観点から評価すると、
メモリセル３４は、通常のスタック型メモリセルと同数
のマスクで製造することができる。それに対して、メモ
リセル４２は、通常のスタック型メモリセルに１枚のマ
スクを追加するだけで製造することができる。

【００７０】そして、メモリセル４２の製造方法には、
ストレージノード１１，１３が何の支えも無く自立して
いなければならない工程が存在しない。そのため、製造
中にストレージノード１１，１３の端部が欠損すること
はない。

【００７１】尚、メモリセル３４の製造方法には、絶縁
膜１５を除去した時点でストレージノード１１，１３が
自立していなければならない工程が存在する。しかし、
各ストレージノード１１，１３の両端部はコンタクト１
２を介して接続されている。そのため、コンタクト１２
によって各ストレージノード１１，１３は十分に支えら
れており、絶縁膜１５が除去されても各ストレージノー
ド１１，１３の端部が欠損する恐れは少ない。

【００７２】ちなみに、メモリセル３４では、通常のス
タック型メモリセルの２．５倍程度の電荷容量を得るこ
とができる。一方、メモリセル４２では、通常のスタッ
ク型メモリセルの１．９倍程度の電荷容量を得ることが
できる。

【００７３】（第３のメモリセル構造）図２２に、本発
明者の考えた第３のメモリセル構造によるメモリセル４
３の概略断面図を示す。尚、第３のメモリセル構造にお
いて、第１および第２のメモリセル構造と同じ構成につ
いては符号を等しくしてその説明を省略する。

【００７４】メモリセル４３において、第２のメモリセ
ル構造によるメモリセル４２と異なるのは、ストレージ
ノード１３が複数枚（図示では３枚）設けられている点
だけである。従って、メモリセル４３によれば、キャパ
シタ３３の電荷容量をさらに大きくすることができる。
このように、ストレージノード１３を複数枚積層して
も、製造工程においてマスクを追加する必要はない。メ
モリセル４３では、キャパシタ３３の縦方向の外径寸法
が大きくなるため、ビット線４４にはシールデットビッ
ト線構造を採用している。

【００７５】図２３に、図２２に示す各ストレージノー
ド１１，１３（ストレージノード１３は１枚のみ図示）
とコンタクト１２の状態を模式的に示す。図２４に、図
２３に示すメモリセル４３の平面図を示す。

【００７６】（第４のメモリセル構造）図２５に、本発
明者の考えた第４のメモリセル構造によるメモリセル４
５の概略断面図を示す。尚、第４のメモリセル構造にお
いて、第１〜３のメモリセル構造と同じ構成については
符号を等しくしてその説明を省略する。

【００７７】メモリセル４５において、第１のメモリセ
ル構造によるメモリセル３４と異なるのは、ストレージ
ノード１３が複数枚（図示では３枚）設けられている点
だけである。従って、メモリセル４５によれば、キャパ
シタの電荷容量をさらに大きくすることができる。この
ように、ストレージノード１３を複数枚積層しても、製
造工程においてマスクを追加する必要はない。メモリセ
ル４５では、キャパシタ３３の縦方向の外径寸法が大き
くなるため、ビット線４４にはシールデットビット線構
造を採用している。

【００７８】ところで、各メモリセル３４，４２におい
ても、シールデットビット線構造を採用してもよいのは
言うまでもない。また、コンタクト１２を２つ以上設け
るようにしてもよい。

【００７９】以上、詳述したＤＲＡＭのメモリセル構造
における技術的思想について、以下にそれらの効果と共
に記載する。（イ）１つのトランジスタと１つのキャパシタとで１つ
のメモリセルが構成された１トランジスタ型のスタック
型メモリセルを用いたＤＲＡＭを備えた記憶装置におい
て、キャパシタのストレージノードが複数枚積層された
記憶装置。

【００８０】このようにすれば、キャパシタの表面積が
増えるため、電荷容量を大きくすることができる。（ロ）１つのトランジスタと１つのキャパシタとで１つ
のメモリセルが構成された１トランジスタ型のスタック
型メモリセルを用いたＤＲＡＭを備えた記憶装置におい
て、キャパシタのストレージノードが複数枚積層され、
各ストレージノードがその両端部に設けられた少なくと
も２つ以上のコンタクトによって接続された記憶装置。

【００８１】このようにすれば、キャパシタの表面積が
増えるため、電荷容量を大きくすることができる。ま
た、各ストレージノードは２つ以上のコンタクトによっ
て確実に保持されるため、複雑な積層構造であっても各
ストレージノードが破損する恐れはない。

【００８２】（ハ）上記（イ）または（ロ）に記載の記
憶装置において、各ストレージノードに対向して設けら
れている各セルプレートが連続して形成された記憶装
置。このようにすれば、２層目以上のストレージノード
については、その上下および側壁にキャパシタの電荷容
量が形成される。また、コンタクトまわりの側壁部にも
キャパシタの電荷容量が形成される。

【００８３】（ニ）上記（イ）または（ロ）に記載の記
憶装置において、各ストレージノードに対向して設けら
れている各セルプレートがそれぞれ独立して形成された
記憶装置。

【００８４】このようにすれば、コンタクトまわりの側
壁部にキャパシタの電荷容量が形成されない。従って、
各ストレージノードと各セルプレートとで構成されるキ
ャパシタがそれぞれ並列に接続された構成となる。

【００８５】ところで、本明細書において、発明の構成
に係る部材は以下のように定義されるものとする。（ａ）昇圧電源回路を構成する制御回路は、設定電位検
知回路・リミッタ回路７３から構成される。

【００８６】（ｂ）外部から供給されたクロックとは、
シンクロナスＤＲＡＭにおけるシステムクロックだけで
なく、画像用ＤＲＡＭにおけるシリアルアクセスストロ
ーブ信号や、フィールドメモリにおけるポートシフト信
号をも含むものとする。

【００８７】（ｃ）シンクロナスＤＲＡＭにおいて書き
込み又は読み出し動作に際して大きな電源スイング幅を
必要とする内部回路とは、ワード線ドライバ６０、デー
タ出力バッファ６７、データ入力バッファ６８から構成
される。

【００８８】

【発明の効果】以上詳述したように本発明によれば、消
費電力の低減が可能な記憶装置を提供することができ
る。

【図面の簡単な説明】

【図１】一実施例のブロック構成図。

【図２】一実施例のブロック構成図。

【図３】一実施例の要部ブロック構成図。

【図４】一実施例の要部回路図。

【図５】シンクロナスＤＲＡＭの一例のブロック構成
図。

【図６】ＤＲＡＭのメモリセルの概略断面図。

【図７】ＤＲＡＭのメモリセルの模式斜視図。

【図８】ＤＲＡＭのメモリセルの概略断面図。

【図９】ＤＲＡＭのメモリセルの概略断面図。

【図１０】ＤＲＡＭのメモリセルの概略断面図。

【図１１】ＤＲＡＭのメモリセルの概略断面図。

【図１２】ＤＲＡＭのメモリセルの概略断面図。

【図１３】ＤＲＡＭのメモリセルの概略断面図。

【図１４】ＤＲＡＭのメモリセルの概略断面図。

【図１５】ＤＲＡＭのメモリセルの概略断面図。

【図１６】ＤＲＡＭのメモリセルの概略断面図。

【図１７】ＤＲＡＭのメモリセルの概略断面図。

【図１８】ＤＲＡＭのメモリセルの概略断面図。

【図１９】ＤＲＡＭのメモリセルの概略断面図。

【図２０】ＤＲＡＭのメモリセルの概略断面図。

【図２１】ＤＲＡＭのメモリセルの概略断面図。

【図２２】ＤＲＡＭのメモリセルの概略断面図。

【図２３】ＤＲＡＭのメモリセルの模式斜視図。

【図２４】ＤＲＡＭのメモリセルの平面図。

【図２５】ＤＲＡＭのメモリセルの概略断面図。

【符号の説明】

７１…昇圧電源回路７２…ポンプ回路７３…制御回路としての設定電位検知回路・リミッタ回
路Ｖpp…内部電源としての昇圧電源（昇圧電源電圧）

Claims

【特許請求の範囲】

【請求項１】外部から供給されたクロックから内部電
源を生成する記憶装置。
【請求項２】外部から供給されたクロックを昇圧して
昇圧電源を生成する昇圧電源回路を備え、その昇圧電源
を内部電源として使用する記憶装置。
【請求項３】外部から供給されたクロックを昇圧して
昇圧電源を生成する昇圧電源回路を備え、その昇圧電源
をリフレッシュ動作のデータ保持電流の供給源として使
用すると共に、その昇圧電源を内部回路の電源供給源と
して使用する記憶装置。
【請求項４】シンクロナスＤＲＡＭを備えた記憶装置
において、外部から供給されたシステムクロックを昇圧
して昇圧電源を生成する昇圧電源回路を備え、不活性時
には昇圧電源をリフレッシュ動作のデータ保持電流の供
給源として使用すると共に、活性時には昇圧電源を書き
込み又は読み出し動作に際して大きな電源スイング幅を
必要とする内部回路の電源供給源として使用する記憶装
置。
【請求項５】請求項２〜４のいずれか１項に記載の記
憶装置において、前記昇圧電源回路は記憶装置と同一の
半導体チップ上に形成された記憶装置。
【請求項６】請求項２〜５のいずれか１項に記載の記
憶装置において、前記昇圧電源回路は、外部から供給さ
れたクロックを昇圧して昇圧電源を生成するポンプ回路
と、その昇圧電源電圧が設定値と等しくなるようにポン
プ回路を制御する制御回路とを備えた記憶装置。