KR100201723B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR100201723B1
KR100201723B1 KR1019950001885A KR19950001885A KR100201723B1 KR 100201723 B1 KR100201723 B1 KR 100201723B1 KR 1019950001885 A KR1019950001885 A KR 1019950001885A KR 19950001885 A KR19950001885 A KR 19950001885A KR 100201723 B1 KR100201723 B1 KR 100201723B1
Authority
KR
South Korea
Prior art keywords
word line
potential
level
node
circuit
Prior art date
Application number
KR1019950001885A
Other languages
English (en)
Other versions
KR950024217A (ko
Inventor
후미히로 고노
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR950024217A publication Critical patent/KR950024217A/ko
Application granted granted Critical
Publication of KR100201723B1 publication Critical patent/KR100201723B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은, 워드선(WL)에 접속된 워드선 구동용의 P채널 트랜지스터(11)를 갖추고, 승압전위(Vpp)가 전원으로서 공급된 워드선 선택회로(16)와, 복수의 워드선 선택회로(16)에 공통 접속되어 이 선택회로(16)를 제어하기 위한 제어신호의 전압레벨을 승압전위의 레벨로 변환하기 위한 레벨변환회로(15)를 구비하는 것은 특징으로 하는 반도체 기억장치이다.
본 발명에 의하면, 레벨변환회로의 수가 적게 끝나기 때문에, 레벨변환회로를 축소할 수 있고, 소비전류를 저감할 수 있다. 또, 레벨변환회로를 메모리셀 부분으로부터 떨어지게 배치할 수 있으므로, 오동작을 일으키기 어려운 반도체 기억장치를 얻을 수 있다.

Description

반도체 기억장치
제1도는 본 발명의 제1실시예를 나타낸 블록도.
제2도는 본 발명의 제1실시예에서의 워드선 선택회로의 구체적인 회로도.
제3도는 제1실시예의 변형예를 나타낸 회로도.
제4도는 승압전위(Vpp)를 발생하는 승압전위 발생회로의 회로도.
제5도는 본 발명의 제2실시예를 나타낸 회로도.
제6도는 본 발명의 제3실시예를 나타낸 회로도.
제7도는 NOR게이트로 구성된 워드선 선택회로의 회로도.
제8도는 종래의 워드선 선택회로의 회로도.
제9도는 다른 종래의 워드선 선택회로의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : P채널 트랜지스터 12 : Vpp공급수단
13 : Vpp계 행디코더 14 : Vpp발생회로
15 : 레벨변환회로 16 : 워드선 선택회로
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 워드선을 선택적으로 구동하는 워드선 선택회로에 관한 것이다.
[종래기술 및 그 문제점]
반도체 기억장치의 고집적화에 따라 전원전압(Vcc)의 저전압화나 독출속도의 고속화라는 요구가 높아지고 있다.
제8도는 종래의 워드선 선택회로의 회로도이다. 이 도면에 있어서, P채널 MOS 트랜지스터의 소스에는 승압전위가 공급되고 있다. 이 승압전위는 외부로부터 주어지는 전원전압(Vcc)보다 높은 전위로, 통상은 승압전위 발생회로(도시하고 있지 않음)에 의해 칩내부에서 발생시켜진다. N채널 MOS 트랜지스터의 소스에는 접지전위가 공급되고 있다. P채널 MOS 트랜지스터의 드레인 및 N채널 MOS 트랜지스터의 드레인에는 메모리셀에 접속된 워드선(WL)이 접속되어 있다. P채널 MOS 트랜지스터의 게이트 및 N채널 MOS 트랜지스터의 게이트는 공통으로 접속되어 있고, 레벨변화회로를 매개로 전원전압(Vcc)이 전원으로서 공급된 행디코더가 접속되어 있다. 이 행디코더는, 예컨대 어드레스신호나 프리챠지신호라는 제어신호로 제어되고, 이 제어신호의 레벨에 따라 선택적으로 Vcc계의 출력신호(H레벨이 Vcc레벨인 출력신호)를 출력한다. 이 Vcc계의 출력신호는 레벨변환회로에 의해 Vpp계의 신호(H레벨이 Vpp레벨인 신호)로 신호레벨이 변환되고, 이 변환신호가 P채널 MOS 트랜지스터의 게이트 및 N채널 MOS 트랜지스터의 게이트에 공급되고 있다.
이 종래기술은 워드선과 Vpp와의 사이에 워드선 구동용의 P채널 MOS 트랜지스터를 이용하고 있는데, 이것은 저전원전압화나 워드선 선택의 고속화의 요청으로부터, 현 제품에서 많이 이용되고 있는 워드선 구동용의 N채널 MOS 트랜지스터와 분리 트랜지스터를 조합시킨 부트스트랩회로(bootstrap circuit) 대신에 분리 트랜지스터가 불필요한 P채널 MOS 트랜지스터를 이용한 것이다.
이와 같이 P채널 MOS 트랜지스터를 이용하려고 한 경우, 그 게이트에 입력되는 제어신호는 Vpp계의 제어신호(H레벨이 Vpp인 제어신호)일 필요가 있다. 왜냐하면, Vcc계의 제어신호(H레벨이 Vcc인 제어신호)로 P채널 MOS 트랜지스터가 제어되는 경우, 게이트에 H레벨(Vcc)이 입력되면, 소스전압은 Vpp이기 때문에, P채널 MOS 트랜지스터가 완전히는 오프되지 않는다고 하는 문제가 생기기 때문이다. 따라서, P채널 MOS 트랜지스터의 게이터를 제어하는 신호는 Vpp계의 제어신호일 필요가 있지만, 행디코더의 출력은 Vcc계의 제어신호이기 때문에, 신호레벨을 Vcc레벨로부터 Vpp계 레벨로 변환할 필요가 있다. 이 때문에, 행디코더와 P채널 MOS 트랜지스터와의 사이에 레벨변환회로를 설치할 필요가 있는 것이다.
제9도는 다른 종래의 워드선 선택회로의 회로도이다. 이 도면에 있어서, 레벨변환회로에 대응하는 것은 각각의 워드선 선택회로중의 행디코더 부분에 설치된 각각의 게이트가 교차 결합접속된 P채널 MOS 트랜지스터이다.
이들 종래 기술에 있어서는, 다음과 같은 문제점이 있다.
첫번째로, 워드선 선택회로마다 레벨변환회로를 설치할 필요성이 있기 때문에, 다수의 변환회로가 필요하게 된다. 예컨대, 상기 종래기술에 있어서는 워드선의 수만큼의 레벨변환회로가 필요하게 된다. 이것은 칩면적의 증대 및 소비전력의 증대를 초래한다고 하는 문제가 생긴다.
두번째로, 레벨변환회로는 그 회로구성상 노이즈의 영향을 받기 쉽다. 종래기술에 있어서, 레벨변환회로는 상술한 바와 같이 워드선 선택회로의 일부로서 형성할 필요가 있었으므로, 칩레이아웃상 노이즈가 발생하기 쉬운 메모리셀 영역의 주변에 배치할 필요가 있었다. 그러나, 64M DRAM이나 256M DRAM과 같이 반도체 기억장치의 고집적화가 진행됨에 따라 메모리셀에서 발생하는 노이즈가 주변회로에 주는 영향이 점점 커지고 있고, 종래기술과 같은 배치에서는 레벨변환회로가 메모리영역에서 발생하는 노이즈의 영향으로 오동작할 우려가 생긴다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 주변회로 부분의 칩레이아웃 면적을 축소할 수 있고, 소비전력을 저감하여, 노이즈의 영향을 받지 않아 안정하게 동작할 수 있는 반도체 기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명은, 데이터를 기억하는 복수의 메모리 셀과, 이 메모리셀이 접속된 복수의 워드선, 전원전압보다 높은 승압전위를 발생시키기 위한 승압회로, 이 승압회로에 접속되어 상기 승압전위를 제1노드에 공급하기 위한 승압전위 공급수단, 각각이 행디코더와 워드선 구동회로를 포함하며 복수의 제어신호에 따라 상기 워드선을 선택적으로 구동하기 위한 복수의 워드선 선택회로, 상기 제어신호중 적어도 하나를 상기 승압전위의 전위레벨의 제어신호로 변환하고 이 레벨변환된 제어신호를 복수의 상기 워드선 선택회로에 입력하기 위한 레벨변환회로를 갖추고, 상기 행디코더는 상기 승압전위가 전원으로서 공급되어 상기 제어신호에 따라 제2노드에 선택적으로 상기 승압전위 레벨의 출력신호를 공급하기 위한 것이고, 상기 워드선 구동회로는 상기 제2노드의 상기 출력신호에 따라 선택적으로 상기 제1노드의 전위를 상기 워드선에 공급하는 P채널 MOS 트랜지스터를 포함하고 있는 것을 특징으로 하는 반도체 기억장치를 제공하는 것이다.
[작용]
이와 같은 구성에 있어서는, 워드선 선택회로의 전단부에 레벨변환회로를 설치하고, 레벨변환회로의 출력이 복수의 워드선 선택회로에 공통으로 입력되고 있기 때문에, 종래기술과 같이 워드선 선택회로마다 레벨변환회로를 설치할 필요가 없고, 워드선 선택회로를 제어하는 신호의 수 정도만큼 레벨변환회로를 설치하면 족하다. 따라서, 레벨변환회로의 개수를 삭감할 수 있고, 레벨변환회로를 동작시키기 위래 소비되는 전류도 상대적으로 저감할 수 있다.
또, 레벨변환회로는 회로구성상 노이즈의 영향을 받기 쉽다. 종래기술에서는 레벨변환회로를 워드선 선택회로내에 설치할 필요가 있었기 때문에, 필연적으로 노이즈가 발생하기 쉬운 메모리셀 부분의 근방에 레벨변환회로를 설치할 필요가 있었다. 그 때문에, 반도체 기억장치의 고집적화에 따라 이 노이즈에 의해 레벨변환회로가 오동작을 일으킬 가능성이 생기기에 이르렀다. 그러나, 본 발명에서는 레벨변환회로를 워드선 선택회로내의 일부에 설치할 필요는 없고, 메모리셀 부분으로부터 떨어진 장소에 설치하는 것이 가능하기 때문에, 레벨변환회로가 메모리셀부에서 발생한 노이즈의 영향을 받기 어렵다. 따라서, 레벨변환회로가 오동작하는 것을 방지할 수 있는 효과가 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예를 나타낸 블록도이다. 복수의 워드선(WL)에는, 각각 메모리셀과 워드선 선택회로(16)가 접속되어 있다. 이 워드선 선택회로(16)는 접지전위인 Vss 및 승압전위인 Vpp가 전원으로 공급되고 있는 행디코더(이하, Vpp계 행디코더라 칭함; 13)와, 승압전위 공급수단(아하, Vpp공급수단이라 칭함; 12) 및, 워드선 구동회로인 P채널 MOS 트랜지스터(11)로 구성되어 있다. P채널 MOS 트랜지스터(11)의 드레인은 워드선(WL)에 접속되어 있고, P채널 MOS 트랜지스터(11)의 소스에는 Vpp공급수단(12)을 매개로 승압전위(Vpp)가 공급되고 있다. 이 승압전위(Vpp)는 외부단자로부터 인가되고 있는 전원전압(Vcc)보다도 높은 승압된 전위로, Vpp발생회로(14)에 의해 발생된 것이다. 또, Vpp공급수단(12)은 P채널 MOS 트랜지스터(11)의 소스에 Vpp를 공급하기 위한 것으로, 예컨대 간단한 배선이어도 좋다. 이 배선의 경우에는, P채널 MOS 트랜지스터(11)의 소스에는 항상 Vpp를 공급된다. 또, 이 Vpp공급수단(12)은 스위칭ㆍ트랜지스터로 구성되어도 좋다. 그리고, 이 스위칭ㆍ트랜지스터의 게이트에 프리디코더의 출력을 접속하면 프리디코더에 의해 선택된 때에만 스위칭ㆍ트랜지스터가 온되고, 그것에 대응하는 P채널 MOS 트랜지스터(11)의 소스에 Vpp가 공급되게 된다. P채널 MOS 트랜지스터(11)의 게이트는 Vpp계 행디코더(13)의 출력신호에 따른 신호로 제어되고 있다. 여기서 출력신호에 따른 신호로 한 것은, 행디코더(13)와 P채널 MOS 트랜지스터(11)의 게이트와의 사이에 인버터 등의 회로소자가 존재하는 경우를 고려했기 때문이다. 이 Vpp계 행디코더(13)는 예컨대 프리챠지신호나 어드레스신호 등의 제어신호로 제어된다. 본 발명에 있어서는, 이 제어신호중 몇개가 Vpp계 제어신호는(H레벨이 Vpp레벨)인 점이 중요하다. 그리고, 이 Vpp계 제어신호는 레벨변환회로(15)에 의해 Vcc계 제어신호(H레벨이 Vcc레벨)를 레벨변환한 신호이다.
이와 같은 구성에 있어서는, 어떤 Vcc계 제어신호를 레벨변환회로(15)에 의해 Vpp계 제어신호로 레벨을 변환하고, 이 변환된 신호는 복수의 Vpp계 행디코더(13)에 공통으로 입력되고 있다. 따라서, 종래기술과 같이 워드선 선택회로마다 레벨변환회로를 설치할 필요가 없고 복수의 워드선 선택회로마다 레벨변환회로를 설치하면 족하기 때문에 레벨변환회로의 수를 적게 할 수 있으며, 칩면적을 작게 할 수 있는 동시에 소비전력을 줄일 수 있는 효과가 있다. 또, 레벨변환회로는 회로구성상 노이즈의 영향을 받기 쉽다. 종래기술에서는 레벨변환회로를 워드선 선택회로내에 설치할 필요가 있기 때에, 필연적으로 노이즈가 발생하기 쉬운 메모리셀부의 근방에 레벨변환회로를 설치할 필요가 있었다. 64M-DRAM이나 256M-DRAM과 같이 반도체 기억장치의 고집적화가 진행됨에 따라 메모리셀에서 발생한 노이즈가 주변회로에 주는 영향이 커지고 있고, 이에 따라 레벨변환회로가 오동작을 일으킬 가능성이 생기고 있다. 본 발명에서는, 레벨변환회로(15)를 워드선 선택회로(16)내의 일부에 설치할 필요는 없고, 메모리셀 부분으로부터 떨어진 장소에 설치하는 것이 가능하기 때문에, 레벨변환회로(15)가 메모리셀부에서 발생한 노이즈의 영향을 받기 어렵다. 따라서, 이와 같은 노이즈의 영향이 상대적으로 커져도 레벨변환회로(15)가 오동작하는 것을 방지할 수 있는 효과가 있다.
다만, 레벨변환회로와 워드선 선택회로가 너무 멀리 떨어지면, 노이즈의 영향은 받기 어렵지만 이들 사이를 접속하는 배선길이가 길어지기 때문에, 접속배선의 기생용량이 커져 회로동작이 지연된다는 문제가 생긴다. 따라서, 칩레이아웃상의 회로부분의 배치로서는, 반도체기판상에서 워드선 선택회로가 형성되는 영역의 한변에 인접하여 메모리셀이 형성되는 영역을 배치하고(이것은 워드선의 기생용량이 증대하는 것을 방지하기 위해, 워드선의 배선길이를 가능한 한 짧게 하기 위함이다), 이것과는 다른 한번(바람직하게는, 메모리셀이 형성되는 영역과는 반대의 방향)에 레벨변환회로가 형성되는 영역을 워드선 선택회로에 인접하여 배치하는 것이 바람직하다. 즉, 레벨변환회로가 형성되는 영역과 메모리셀이 형성되는 영역의 사이에 워드선 선택회로가 형성되는 영역을 배치하도록 한 레이아웃이 바람직하다. 상술한 바와 같은 고집적화된 반도체 기억장치에 있어서, 이와 같은 구성으로 하면, 레벨변환회로는 메모리셀과 워드선 선택회로가 형성된 영역만큼 떨어져 있기 때문에 메모리셀부에서 발생한 노이즈의 영향을 충분히 방지할 수 있고, 또한 레벨변환회로와 워드선 선택회로를 접속하는 배선의 배선길이도 길어지는 것을 방지할 수 있기 때문에, 배선 지연이 거의 문제로 되지 않는다. 더욱이, 칩 크기를 축소할 수 있다는 점에서도 효과적이다.
또한, 본 실시예는 승압한 제어신호를 행디코더(13)의 제어를 위해 이용하고 있지만, 실제의 제품에서의 워드선 선택회로는 행디코더 이외에도 여러 가지의 기능을 갖춘 회로부분이 존재하기 때문에(예컨대, 리던던시에 관한 회로), 그들의 부분에도 승압된 제어 신호를 이용하는 경우도 있을 수 있다. 따라서, 본 발명은 상기 실시예와 같이 행디코더를 제어하는 제어신호에 관한 것에 한정되지 않고, 그 목적ㆍ효과를 발휘하는 범위내에서 워드선 선태회로를 제어하는 많은 신호에 대해 적용하는 것이 가능하다.
제2도는 상기 제1실시예에서의 워드선 선택회로의 구체적인 회로도이다. 복수의 워드선(WL)의 각각에는 메모리셀(20)이 접속되어 있다. 이 메모리셀(20)은 하나의 트랜지스터와 하나의 캐패시터로 이루어진 DRAM셀로 구성되어 있다. 이 워드선(WL)은 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터로 이루어진 워드선 구동회로에 접속되어 있고, 구체적으로는 P채널 MOS 트랜지스터(23)의 드레인과 N채널 MOS 트랜지스터(24)의 드레인에 접속되어 있다. P채널 MOS 트랜지스터(23)의 소오스에는 Vpp가 공급되고 있고, N채널 MOS 트랜지스터(24)의 소오스에는 Vcc가 공급되고 있다. 본 실시예에서의 Vpp공급수단으로는, P채널 MOS 트랜지스터의 소오스와 Vpp를 접속하는 배선이 대응한다. P채널 MOS 트랜지스터(23)의 게이트와 N채널 MOS 트랜지스터(24)의 게이트는 Vpp계 행디코더(25)의 출력노드(a)에 공통 접속되어 있다. 이 Vpp계 행디코더(25)는, Vpp와 Vss 사이에 프리챠지용의 P채널 MOS 트랜지스터(26)와, NAND게이트로 이루어진 디코더수단(29)을 직렬로 접속한 구성으로 되어 있고, 어드레스신호(A0~Ak)와 프리챠지신호(PRCH')에 의해 제어되고 있다. 이 프리챠지신호(PRCH')는 Vpp계의 제어신호로, Vcc계의 제어신호(PRCH)를 레벨변환회로(27)에 의해 레벨변환한 신호이다. Vpp계 행디코더(26)의 출력노드(a)에는 부하용의 P채널 MOS 트랜지스터(28)가 접속되어 있고, 그 게이트에는 출력노드(a)의 전위레벨의 반전신호를 생성하기 위한 Vpp가 전원으로서 공급된 인버터의 출력단이 접속되어 있다.
이와 같은 구성에서의 회로동작을 이하에 설명한다. 행어드레스신호(A0~Ak)를 NAND게이트(29)에 입력하기 전에, Vpp계의 제어신호인 프리챠지신호(PRCH')가 프리챠지동작으로서 소정의 기간내에 고레벨, 저레벨, 고레벨의 순(즉, Vpp레벨, Vss레벨, Vpp레벨의 순)으로 변화한다. P채널 MOS 트랜지스터(26)는 PRCH'가 Vss레벨에 있어서 온하고, 출력노드(a)를 Vpp레벨로 챠지한 후에 오프한다.
부하트랜지스터(28)는, P채널 MOS 트랜지스터(26)가 오프한 후에, 출력노드(a)가 일시적으로 부유상태로 될 때에 노이즈 등에 의해 이 출력노드(a)의 전위레벨이 변동하는 것을 방지하기 위해 설치되어 있다. 여기서, P채널 MOS 트랜지스터(28)의 게이트에 출력단이 접속된 인버터는 Vpp 및 Vss와의 사이에 직렬접속된 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터 구성되어 있다. 전원전위로서 Vpp 대신에 Vcc를 이용한 경우에는, 출력노드(a)가 H레벨일 때 인버터를 구성하고 있는 P채널 MOS 트랜지스터가 완전히 오프하지 않기 때문에 인버터의 동작이 불안정화되고, 워드선의 고속화를 막기 때문에, 전원전위를 Vpp로 하고 있는 것이다.
프리챠지동작으로서의 상기 소정 기간이 경과한 후, 어드레스신호(A0~Ak)의 어떤 조합이 NAND게이트(29)에 입력된다. 선택된 워드선(WL)에 접속된 워드선 선택회로에 대해 생각하면, 선택된 워드선에 대응하는 출력노드(a)만이 Vss레벨로 되어 P채널 MOS 트랜지스터(23)가 온하고, N채널형 트랜지터(24)가 오프한다. 그 결과, 선택된 워드선(WL)이 Vpp레벨로 되어 그 워드선(WL)에 접속되어 있는 메모리셀(20)의 트랜지스터(21)가 온하고, 캐패시터(22)의 축적된 데이터가 비트선(BL)으로 전송된다. 이 경우, 선택되지 않은 워드선(WL)에 대해서는, 그것에 대응하는 워드선 선택회로중의 출력노드(a)는 Vpp레벨 그대로이다. 따라서, P채널 MOS 트랜지스터(23)는 오프하고, N채널 MOS 트랜지스터(24)는 온하기 때문에, 선택되지 않은 워드선(WL)에 Vpp가 공급되지 않으므로 메모리셀의 데이터는 독출되지 않는다.
여기서, N채널 MOS 트랜지스터(24)는 워드선이 비선택인 경우에 온하여 워드선을 0레벨로 고정하기 위해 설치되어 있고, 이것에 의해 워드선이 부유상태로 되는 것을 방지하고 있다. 이것은 노이즈의 영향에 의해 워드선의 전위가 변동하고, 비선택의 워드선이 선택되어 버리는 것을 방지하는 점에서 유효하다.
본 실시예에 있어서는, Vpp계 행디코더(25)를 제어하는 신호중 P채널 MOS 트랜지스터(26)의 게이트에 접속된 프리챠지용의 제어신호(PRCH)만 레벨변환을 행하여 Vpp계 제어신호(PRCH')로 하고 있고, NAND게이트(29)를 구성하는 N채널 MOS 트랜지스터의 게이터에 접속된 어드레스용의 제어신호(A0~Ak)는 Vcc계의 제어신호 그대로이다. 이것은 P채널 MOS 트랜지스터를 제어하는 제어신호는 반드시 Vpp계 제어신호일 필요가 있지만, N채널 MOS 트랜지스터를 제어하는 제어신호는 반드시 Vpp계 제어신호일 필요가 없기 때문이다. 즉, P채널 MOS 트랜지스터의 경우, Vcc계의 제어신호로 제어하려고 하면, 제어신호가 H레벨(Vcc레벨)인 경우에 완전하게 트랜지스터가 오프하지 않기 때문인 데 반해, N채널 MOS 트랜지스터의 경우에는 Vcc계 제어신호가 L레벨(Vss레벨)에서 완전히 트랜지스터가 오프하기 때문에, 회로동작상 문제가 생기지 않기 때문이다. 여기서 N채널 MOS 트랜지터스의 제어신호는 Vpp계 제어신호여도 회로동작상은 문제는 없다.
이상의 이유에 의해, 워드선 선택회로를 제어하는 제어신호는 모드 Vpp계 제어신호여도 회로동작상 문제는 없지만, 적어도 P채널 MOS 트랜지스터에 접속되어 있는 제어신호가 Vpp계 제어신호일 필요가 있다. 통상, 프리챠지용의 트랜지스터(26)는 임계치 누락이 생기는 것을 방지하기 위해 P채널 MOS 트랜지스터를 사용하기 때문에, 본 실시예에서는 이것을 Vpp계 제어신호로 제어한 구성을 나타내고 있다. 즉, 본 발명은 워드선 선택회로를 제어하는 신호의 하나이상(적어도 P채널 MOS 트랜지스터의 게이트를 제어하는 신호)의 Vpp계 제어신호를 이용하고 있는 것이 중요하고 Vpp제어신호의 발생방법의 여하는 문제가 아니다.
본 실시예에 있어서는, 프리챠지신호인 PRCH를 Vpp계의 PRCH'로 레벨변환하기 위한 하나의 레벨변환회로(27)를 이용하고 있기 때문에, 종래기술에 있어서는 워드선 선택회로의 수만큼 필요했던 레벨변화회로가 하나로 족하므로, 칩면적이 종래기술과 비교하여 상당히 작아져서 소비전력을 줄일 수 있는 외에, 오동작하기 어려운 반도체 기억장치를 제공할 수 있다.
본 실시예에 있어서, 워드선 선택회로에 공급되는 전원은 Vpp와 Vss 2개이고, Vcc는 필요로 되지 않는다. 즉, 칩 위에서 워드선 선택회로가 형성되는 회로영역에 둘러 쳐진 전원선은 Vss선과 Vpp선의 2개의 전원선으로 족하고, Vcc선은 필요로 되지 않는다. 따라서, 1개당의 전원선(Vss선과 Vpp선)의 선폭을 충분히 굵게 설계할 수 있기 때문에, 노이즈 등에 의해 전원선의 전위레벨이 변동하는 것을 방지할 수 있다. 또, 회로설계가 용이해진다는 이점도 있다.
또, 본 실시예에서는 Vpp계 행디코더(25)의 출력노드(a)를 직접 워드선 구동회로내의 P채널 MOS 트랜지스터(23) 및 N채널 MOS 트랜지스터(24)의 게이트에 접속하고 있지만, Vpp계의 인버터를 복수단 설치하여 간접적으로 접속하고 있어도 좋은 것은 당연하고, 이하의 실시예에 있어서도 이 점은 마찬가지이다.
제3도는 제1실시예의 변형예를 나타낸 회로도이다. 제2도에 나타낸 회로 부분과 같은 것은 동일의 번호를 붙이고 설명을 생략한다. 제2도에 나타낸 회로도와 상위한 것은, 행디코더와 워드선 구동용의 P채널 MOS 트랜지스터의 게이트가 직접 접속되어 있는 것이 아니라, Vpp계의 인버터(Inv.1,Inv.2)가 삽입되어 있는 점이다. 이 인버터를 설치하는 것은, 워드선 구동용의 P채널 MOS 트랜지스터의 게이터를 제어하는 타이밍을 제어하기 위함이다. 이와 같이, 행디코더와 워드선 구동회로의 접속은 직접 접속되어 있는 경우뿐만 아니라, 예컨대, 제3도에 나타낸 바와 같이 인버터를 매개로 간접적으로 접속되어 있어도 좋다. 요컨대, 행디코더의 출력노드의 전위레벨에 따라 워드선 구동용의 P채널 MOS 트랜지스터(및 N채널 MOS 트랜지스터)가 제어되고 있으면 좋다. 이것은 이하의 제2 및 제3실시예에서도 마찬가지이다.
제1실시예에 있어서는, 프리챠지신호의 레벨변환용으로 하나의 레벨변환회로를 이용하고 있지만, 완전히 동일의 동작을 하는 복수개의 레벨변환회로를 병렬로 설치해도 좋다. 이와 같이, 하나의 제어신호에 대해 완전히 동일하게 동작하는 복수의 회로를 설치하는 이유는, 예컨대 배선길이의 기생용량이나 레벨변환회로의 구동능력을 고려했기 때문이다. 예컨대, 메모리셀을 몇 개의 블록으로 분할하는 경우에는, 각 블록마다 또는 몇 개의 블록마다 레벨변환회로를 복수개 병렬로 설치하는 경우가 있다. 이것도 이하의 제2 및 제3실시예에 대해서도 마찬가지로 할 수 있는 것이다.
제4도는 승압전위(Vpp)를 발생하는 승압전위 발생회로의 구체적인 회로도이다. 이 승압전위 발생회로는, 클릭신호 발생회로(30)와, 인버터(31)에 의해 상보적인 제1 및 제2클럭신호를 발생시키는 수단, 제1클럭신호(CP1)가 일단에 접속된 제1승압용 캐패시터(32), 전원전압(Vcc)단과 제1승압용 캐패시터(32)의 사이에 접속되고 게이트에 제2클럭신호(CP2)가 공급되는 제1MOS 트랜지스터(33), 드레인과 게이트가 제1MOS 트랜지스터(33)와 승압용 캐패시터(32)의 접속 노드에 공통으로 접속되고 소오스가 승압전위 출력단(38)에 접속된 MOS 트랜지스터(24), 제2클럭신호(CP2)가 일단에 접속된 제2승압용 캐패시터(35), 전원전위(Vcc)단과 제2승압용 캐패시터(35)의 사이에 접속되고 게이트에 제1클럭신호(CP1)가 공급되는 제2MOS 캐패시터(36) 및, 드레인과 게이트가 제2MOS 트랜지스터(36)와 제2승압용 캐패시터(35)의 접속노드에 공통으로 접속되고 소오스가 승압전위 출력단(38)에 접속된 MOS 트랜지스터(27)로 이루어진다.
이와 같은 승압전위 발생회로가 DRAM 등의 워드선 구동용으로서 일반적으로 이용되고 있고, 이 회로에 의해 발생된 Vpp가 전원선을 매개로 워드선 선택회로에 공급된다.
제5도는 본 발명의 제2실시예를 나타낸 워드선 선택회로의 회로도이다. 본 실시예는 2중 워드선방식에 관한 실시예이다. 제2도에 도시되어 있는 회로와 동일 동작을 하는 회로요소에 대해서는 동일의 번호를 붙이고 설명을 생략한다. 제1실시예와 상위한 점은 Vpp공급수단(40)이 디코더기능(프리디코더)을 갖추고 있다는 점이다.
Vpp공급회로(40)는 그 출력단(b)에 P채널 MOS 트랜지스터(41)의 드레인 및 N채널 MOS 트랜지스터(42)의 드레인이 접속되고, P채널 MOS 트랜지스터(41)의 소오스에는 Vpp가 공급되며, N채널 MOS 트랜지스터(42)의 소오스에는 Vss가 공급되고 있다. P채널 MOS 트랜지스터(41)의 게이트 및 N채널 MOS 트랜지스터(42)의 게이트는 노드(c)에 공통 접속되어 있다. 이 출력노드(c)에는 PRCH2'로 제어되는 프리챠지용의 P채널 MOS 트랜지터(43)의 드레인과 NAND게이트(44) 및 P채널 MOS 트랜지스터로 이루어진 부하트랜지스터(45)가 접속되어 있다. 이 부하트랜지스터(45)는 노드(c)의 전위레벨의 반전신호로 제어되고 있다.
여기서, 부하트랜지스터(45)에 접속되어 있는 인버터는 제2실시예와 마찬가지로 Vpp가 전원으로서 공급된 Vpp계 인버터이다. 또, 프리챠지신호의 PRCH1' 및 PRCH2'은 Vpp계의 제어신호로, 각각 레벨변환회로에 의해 Vcc레벨의 신호(PRCH1,PRCH2)를 레벨변환한 제어신호이다.
종래기술에서 2중 워드선방식을 실현하려고 한 경우, 워드선 선택회로 부분과 Vpp공급수단(프리디코더부)내에 각각 레벨변환회로를 설치할 필요가 있었지만, 본 실시예에서는 주디코더용 및 프리디코더용의 프리챠지신호로서 PRCH1과 PRCH2의 2개의 제어신호를 위한 레벨변환회로로 족하기 때문에, 회로 면적을 축소한다는 점에서 대단히 유효하다.
본 실시예에서도, 상술한 바와 같이 칩 면적의 축소, 저소비전력화 및 레벨변환회로의 노이즈에 의한 오동작을 방지하고, 나아가서는 전원선의 레벨변동 방지라고 하는 효과가 있는 외에, 이하와 같은 효과도 있다. 종래의 제품 에서는, 상술한 바와 같이 워드선 구동 트랜지스터의 N채널 MOS 트랜지스터 및 분리용 트랜지스터로 이루어진 부트스트랩회로를 이용하고 있었다. 이 경우, 구동용 트랜지스터가 N채널 등이므로 임계치 누락을 방지하기 위해, 먼저 주디코더의 출력을 확정하고, 구동용의 N채널 MOS 트랜지스터의 게이터를 충분히 챠지한 후에, 프리디코더를 출력제어하여 구동용의 MOS 트랜지스터의 소오스에 전위를 인가한다고 하는 타이밍상의 제한이 있었다. 따라서, 구동용 트랜지스터의 게이트를 충분히 챠지하는 시간분만큼 프리디코드 출력을 지연시킬 필요가 있었기 때문에, 워드선의 선택시간이 지연되게 된다. 그러나, 본 실시예와 같이 P채널 MOS 트랜지스터를 워드선 구동 트랜지스터로서 이용하면, 임계치 누락을 고려할 필요가 없기 때문에, 이와 같은 타이밍상의 제한이 없게 된다. 즉, 주디코더의 프리챠지신호인 PRCH1'를 인가한 후, 소정시간 경과후에 프리디코더의 프리챠지신호인 PRCH2'를 인가할 필요는 반드시 없고, PRCH1'과 PRCH2'를 동시의 타이밍에서 주디코더 및 프리디코더에 인가해도 좋다. 이와 같이 P채널 MOS 트랜지스터를 구동용 트랜지스터로서 이용하면, 2중 디코더방식에 있어서 주디코더와 프리디코더의 제어타이밍에 제한이 없어지기 때문에, 종래로부터 고속으로 워드선을 선택할 수 있다는 효과가 있다.
본 실시예에서는, 더욱이 다음과 같은 구성상의 특징이 있다. 즉, 워드선(WL)에는, 워드선의 전위가 요동하는 것을 방지하기 위해 풀다운용의 N채널 MOS 트랜지스터(46)가 접속되어 있으며, 그 게이트에는 Vpp공급수단(40)의 출력단(b)의 전위레벨을 인버터(47)로 반전한 신호가 입력되고 있다. 이와 같은 구성이 부가되어 있지 않은 경우에는, 행디코더(26)의 출력노드(a)가 L레벨이고 출력단(b)이 L레벨인 경우, P채널 MOS 트랜지스터(23)는 온한다. 이 때, 이 P채널 MOS 트랜지스터(23)에 접속된 워드선(WL)의 전위는 L레벨로 되지만, 실제로는 노이즈 등의 영향으로 0V로부터 Vth사이에서 변동해 버리기 때문에, 오동작을 일으킬 가능성이 있다. 이것을 방지하기 위하여, 이와 같은 접지용의 N채널 MOS 트랜지스터(46)를 설치하고 있는 바, 출력단(b)의 전위레벨이 L레벨일 때, N채널 MOS 트랜지스터(46)는 온하기 때문에, 워드선(WL)의 전위는 Vss레벨로 고정된다. 따라서, 노드(a)의 출력이 L레벨인 워드선의 전위가 노이즈의 영향으로 변동하는 것을 방지할 수 있다는 효과가 있다.
한편, 이 인버터(47)는 Vpp가 전원으로서 공급되는 인버터이어도, Vcc가 전원으로서 공급되는 인버터이어도 좋지만, Vpp계의 인버터로 하는 편이 워드선의 전위를 보다 빠르게 Vss레벨로 할 수 있기 때문에, 고속화가능한 점 및 Vcc선이 불필요하게 된다는 점에서 유리하다.
또, 본 실시예에 있어서는 PRCH1'과 PRCH2'의 2개의 타이밍이 다른 프리챠지신호를 이용하고 있지만, 동일의 프리챠지신호를 이용해도 좋다. 이 경우에는, 레벨변환회로가 하나로 족하기 때문에, 회로구성이 보다 단순해진다는 효과가 있다.
제6도는 본 발명의 제3실시예를 나타낸 회로도이다. 본 실시예에 있어서 제5도에 도시되어 있는 회로와 동일한 동작을 하는 회로요소에 대해서는 동일한 번호를 붙이고 설명을 생략한다. 본 실시예에서는 2중 워드선방식인 점은 제2실시예와 마찬가지이지만, 디코더수단이 CMOS회로로 구성되어 있는 점 및 프리챠지용의 P채널 MOS 트랜지스터가 없는 점, 그리고 행디코더의 출력단에 부하트랜지스터가 접속되어 있지 않는 점이 다르다.
워드선(WL)에 접속된 워드선 구동용의 P채널 MOS 트랜지스터(23) 및 N채널 MOS 트랜지스터(24)의 게이트는 공통 접속되어 있으며, Vpp계 행디코더(50)의 출력노드(a)에 직접 접속되어 있다. 물론 지연용의 Vpp계의 인버터를 설치해도 좋은 것은 상술한 바와 같다. 이 행디코더(50)는, 어드레스신호(A2~A4)로 제어되는 CMOS-NAND게이트로 구성되어 있다. 또, Vpp공급수단(51)내에는 어드레스신호(A0~A1)로 제어되는 CMOS-NAND게이트로 구성되는 프리디코더회로 부분을 포함하고 있다. 어느쪽의 디코더회로도 Vpp가 전원으로서 공급되고 있다. 그리고, 이들 어드레스신호(A0~A4)는 P채널 MOS 트랜지스터를 제어하지만, 어드레스신호가 H레벨일 때에 P채널 MOS 트랜지스터를 완전히 오프하기 위해서는, 어드레스신호는 Vpp계의 제어신호이어야만 되므로, 각각 레벨변환회로에 의해 Vcc계 제어신호로부터 Vpp계 제어신호로 레벨변환되고 있다. 본 실시예에서는, 1개의 제어신호에 1개의 레벨변환회로를 이용하고 있기 때문에, 최저 5개의 레벨변환회로가 필요하지만, 레벨변환회로의 구동능력 등을 고려하여 1개의 제어신호에 대해 복수의 레벨변환회로를 설치하는 것도 가능하다. 어느 쪽으로 해도, 종래기술보다 레벨변환회로는 훨씬 적은 개수로 족하기 때문에, 칩면적의 축소 및 소비전력의 저하를 꾀할 수 있는 외에, 오동작하기 어려운 반도체 기억장치를 제공할 수 있다는 점에서 상술한 실시예와 마찬가지의효과를 발휘한다. 더욱이, 본 실시예에서는 이 외에도 고속동작이 가능하다는 효과도 있다. 즉, 디코더회로가 N채널 MOS 트랜지터가 아닌 CMOS구조이므로, 프리챠지신호를 미리 입력하고 디코더의 출력단을 충전한 후 어드레스신호를 입력한다고 하는 동작은 필요없기 때문에, 워드선 선택의 고속화를 꾀할 수 있다. 또, 디코더의 출력단은 Vpp레벨 또는 Vss레벨로 고정되어 있고, 부유로 되는 일이 없기 때문에, 부하 트랜지스터가 없어도 노이즈 등에 의해 출력단의 전위레벨이 변동하기 어렵다는 효과가 있다.
더욱이, 상기 제1실시예로부터 제3실시예에서는, 행디코더로서 NAND게이트가 이용되고 있지만, NOR게이트를 이용해도 좋다. 제7도는 행디코더로서 N채널 MOS 트랜지스터로 이루어진 NOR게이트(60)를 이용한 워드선 선택회로의 회로도이다. 종전의 실시예에서 나타낸 회로요소와 같은 것에 대해서는 동일한 부호를 붙이고 설명을 생략한다. 이 실시예에서는, 부하용의 P채널 MOS 트랜지스터(61)는 직접 행디코더(61)의 출력단(a)에는 접속되어 있지 않고, Vpp계 인버터(62)를 매개로 간접적으로 접속되어 있지만, 본 명세서에서의 접속이란 접속관게가 직접ㆍ간접의 양쪽을 포함하는 의미로 사용하고 있다.
여기서, 행디코더를 NAND게이트와 NOR게이트로 구성한 경우의 차이점(NAND형에 대한 NOR형의 차이점)에 대하여, 이하에 설명한다.
NAND형과 NOR형에서는, 어드레스입력되는 N형 트랜지스터의 사이즈가 같은 경우는, 동작속도에 관해서는 NOR형의 쪽이 빠르다. 이것은, NAND형은 어드레스가 전부 일치한 경우에 동작하기 때문에, 트랜지스터가 직렬로 되어 출력컨덕턴스가 감소하여 전류구동능력이 약해져 버리기 때문이다. 그에 반해, 트랜지스터가 병렬로 되는 NOR형은, 출력컨덕턴스가 증가하여 전류구동능력이 강해진다. 따라서, 디코더의 동작은 NOR형의 쪽의 고속으로 되는 것이다.
그러나, NOR형에서는 소비전류도 증가해 버린다. NAND형에서는 어드레스가 불일치한 경우에는 디코더의 출력노드의 전하가 방전되지 않으므로, 재차 충전하는 경우에도 어드레스가 불일치한 노드만 충전하면 되기 때문에 거의 전류를 필요로 하지 않는다. 한편, NOR형은 어드레스가 불일치한 경우에는, 디코더의 출력노드가 방전되기 때문에, WL을 억세스할 때마다 거의 모든 노드를 충전할 필요가 있다.
NOR형의 회로동작으로서는, 프리챠지시에 디코더의 출력노드가 H레벨로 되어 어드레스가 일치한 경우에는 H레벨인 채로 유지되고, 어드레스가 불일치한 경우에는 L레벨로 되는 것이다. 그리고, WL을 구동하는 최종단의 P채널 MOS 트랜지스터의 온(ON), 오프(OFF)가 결정된다. 또, 어드레스 디코드후에 WDRV신호의 어느 것인가가 H레벨로 되어 어드레스와 WDRV신호가 일치하고 있는 WL이 H레벨로 된다. 그 후, WDRV신호를 L레벨로 하면, WL이 하강한다.
이와 같이, 행디코더로서 NAND게이트 대신에 NOR게이트를 이용해도, 상기 제1실시예로부터 제3실시예와 마찬가지의 효과를 얻을 수 있다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
본 발명에 의하면, 레벨변환회로를 워드선의 개수 정도 설치할 필요는 없고, 워드선 선택회로를 제어하는 제어신호의 개수 정도 설치하면 족하기 때문에, 칩면적을 축소할 수 있으며, 소비전력을 저감할 수 있다. 또, 레벨변환회로를 워드선 선택회로내에 설치할 필요가 없으므로, 레벤변환회로가 노이즈의 양향을 받기 어려워 오동작을 일으키기 어려운 반도체 기억장치를 제공할 수 있다.

Claims (19)

  1. 데이터를 기억하는 복수의 메모리셀(10,20)과 이 메모리셀(10,20)이 접속된 복수의 워드선(WL), 전원전압(Vcc)보다 높은 승압전위(Vpp)를 발생시키기 위한 승압회로(14), 이 승압회로(14)에 접속되어 상기 승압전위(Vpp)를 제1조드(b)에 공급하기 위한 승압전위 공급수단(12,40,51), 행디코더(13,25,26,50,60)와 워드선 구동회로(11,23,24)를 포함하며, 복수의 제어신호에 따라 상기 워드선(WL)을 선택적으로 구동하기 위한 복수의 워드선 선택회로(16) 및, 상기 제어신호중 적어도 하나를 상기 승압전위(Vpp)의 전위레벨의 제어신호로 변환하고, 이 레벨변환된 제어신호를 복수의 상기 워드선 선택회로(16)에 입력하기 위한 레벨변환회로(15,27)를 갖추고, 상기 행디코더(13,25,26,50,60)는 상기 승압전위(Vpp)가 전원으로 공급되어 상기 제어신호에 따라 제2노드(a)에 선택적으로 상기 승압전위 레벨의 출력신호를 공급하기 위한 것이며, 또한 상기 워드선 구동회로(11,23,24)는 상기 제2노드의 상기 출력신호에 따라 상기 제1노드의 전위를 상기 워드선(WL)에 공급하는 P채널 MOS 트랜지스터(11,23)를 포함하고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 워드선 선택회로(16)는 상기 워드선 구동회로(11,23,24)를 구성하는 상기 P채널 MOS 트랜지스터(11,23) 이외에 적어도 하나의 P채널 MOS 트랜지스터(28)를 갖추고, 이 P채널 MOS 트랜지스터(28)는 상기 레벨변환된 제어신호에 의해 제어되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 행디코더(13,50)는 일단이 상기 제2노드(a)에 접속되고 복수의 상기 제어신호의 일부인 어드레스신호의 논리레벨에 의해 제어되는 디코더회로와, 소스가 상기 승압전위에 접속되고 드레인이 상기 제2노드에 접속되며 게이트가 상기 제어신호의 일부인 프리챠지신호로 제어되는 프리챠지용의 P채널 MOS 트랜지스터로 구성되고, 상기 프리챠지신호가 상기 레벨변환된 제어신호인 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 승압전위 공급수단(12,40,51)은, 복수의 어드레스신호로 제어되고 있고, 복수의 상기 어드레스신호에 따라 선택적으로 상기 제1노드로 상기 승압전원(Vpp)를 공급하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 워드선(WL)의 기생용량을 줄이기 위해 반도체기판상의 상기 워드선 선택회로(16)가 형성되는 영역의 한 변에 인접하여 메모리셀(10, 20)이 형성되는 영역을 배치하고, 상기 워드선 선택회로(16)가 형성되는 영역의 다른 변에 상기 레벨변환회로(15,27)가 형성되는 영역을 배치하는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항 또는 제4항에 있어서, 상기 행디코더(13,25,26,50)는 CMOS 트랜지스터로 구성되어 있으며, 이 CMOS 트랜지스터는 상기 제어신호의 일부이고 또한 상기 레벨변환된 제어신호인 어드레스신호에 의해 제어되는 것을 특징으로 하는 반도체 기억장치.
  7. 각각이 캐패시터(22)와 트랜지스터(21)로 구성되는, 데이터를 기억하기 위한 복수의 메모리셀(10,20)과, 이 메모리셀(10,20)이 접속된 복수의 워드선(WL), 전원전압(Vcc)보다 높은 승압전위(Vpp)를 발생시키기 위한 승압회로(14), 이 승압회로에 접속되어 제1노드(b)로 상기 승압전위(Vpp)를 공급하기 위한 복수의 승압전위 공급수단(12,40,50) 및, 복수의 행디코더(13,25,26,50,60)와 복수의 워드선 구동회로(11, 23, 24)를 갖추고, 각각의 상기 행디코더(13,25,26,50,60)는, 상기 승압전위(Vpp)가 소스에 공급되며, 드레인에 제2노드(a)가 접속되고, 게이트가 상기 승압전위(Vpp)의 전위레벨을 갖는 제1프리챠지신호로 제어되어 제2노드를 프리챠지하기 위한 프리챠지용 P채널 MOS 트랜지스터(26)와, 일단이 상기 제2노드에 접속되어 복수의 제1어드레스신호에 따라 선택적으로 상기 제2노드의 전위를 방전시키기 위한 디코더수단(29)으로 구성되며, 각각의 상기 워드선 구동회로는, 소스가 상기 제1노드에 접속되고 드레인이 워드선(WL)에 접속되며 게이트가 상기 제2노드의 전위레벨에 따라 제어되는 워드선 구동용 P채널 MOS 트랜지스터(23)와, 소스에 접지전위가 접속되고 드레인이 워드선(WL)에 접속되며 게이트가 상기 제2노드의 전위레벨에 따라 제어되는 워드선 구동용 N채널 MOS 트랜지스터(24)로 구성되고, 또한 전원전압레벨의 신호를 상기 승압전위의 전위레벨을 갖는 상기 프리챠지신호로 변환하고, 상기 프리챠지신호를 복수의 상기 워드선(WL) 선택회로에 입력하기 위한 레벨변환회로(15,17)를 갖춘 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 승압전위(VPP)와 상기 제2노드(a)와의 사이에 설치되며, 인버터의 출력으로 제어되는 부하용 P채널 MOS 트랜지스터(28)와, 소스에 상기 승압전위(Vpp)가 공급되고 드레인이 상기 부하용 P채널 MOS 트랜지스터(28)의 게이트에 접속된 제1 P채널 MOS 트랜지스터(26)와, 소스에 상기 접지전위가 접속되며 드레인이 상기 부하용 P채널 MOS 트랜지스터의 게이트에 접속되고 게이트가 상기 제1 P채널 MOS 트랜지스터의 상기 게이트와 공통으로 접속된 제1 N채널 MOS 트랜지스터(29)로 이루어지며, 상기 제2노드의 전위레벨에 따라 제어되는 제1인버터(23,29)를 갖춘 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 승압전위 공급수단(12,40,51)은 복수의 제2어드레스신호에 따라 선택적으로 상기 제1노드(a)에 상기 승압전위(Vpp)를 공급하는 것을 특징으로 하는 반도체 기억장치.
  10. 제7항 또는 제8항에 있어서, 상기 승압전위 공급수단(12,40,51)은 소스에 상기 승압전위(Vpp)가 공급되고, 드레인이 상기 제1노드(b)에 접속되며, 제이트가 제3노드(c)의 전위레벨로 제어된 제2 P채널 MOS 트랜지스터(41)와, 소스에 접지전위가 공급되고, 드레인이 상기 제2노드에 접속되며, 게이트가 상기 제3노드의 전위레벨로 제어된 제2 N채널 MOS 트랜지스터(42) 및, 승압전위가 전원으로서 공급되고, 복수의 제2어드레스신호에 따라 상기 제3노드에 선택적으로 승압전위를 공급하기 위한 디코더회로(43,44)로 구성되는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 디코더회로(43,44)는 상기 승압전위(Vpp)가 소스에 공급되고, 드레인에 제3노드가 접속되며, 게이트가 승압전위(Vpp)의 전위레벨을 갖는 제2프리챠지신호로 제어되는, 상기 제3노드를 프리챠지하기 위한 제3 P채널 MOS 트랜지스터(43)와, 한쪽이 상기 제3노드에 접속되어 상기 제2어드레스신호에 따라 선택적으로 상기 제3노드의 전위를 방전하기 위한 프리 디코더수단(44)으로 이루어진 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 전원전압 레벨의 신호를 상기 승압전위(Vpp)의 전위레벨을 갖는 상기 제2프리챠지신호로 변환하고, 상기 제2프리챠지신호를 복수의 상기 워드선 선택회로(16)로 입력하기 위한 레벨변환회로(15,27)를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 제1 및 제2프리챠지신호는 동일한 상기 레벨변환회로(15,27)에 의해 레벨변환된 신호인 것을 특징으로 하는 반도체 기어장치.
  14. 제11항 내지 제13항중 어느 한 항에 있어서, 상기 제1노드(b)의 전위의 반전신호를 형하기 위한 제2인버터(47)와, 상기 워드선(WL)과 접지전위와의 사이에 형성되고, 상기 인버터의 출력으로 제어되며. 상기 제1노드에 승압전위(Vpp)가 공급되고 있지 않을 때 상기 워드선(WL)을 접지전위로 고저어시키기 위한 접지용 트랜지스터(46)를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서, 상기 제2인버터(47)는 상기 승압전위(Vpp)가 전원으로서 공급되고 있는 것을 특징으로 하는 반도체 기억장치.
  16. 제7항, 제8항, 제11항 내지 제13항중의 어느 한 항에 있어서, 반도체기판상에서 상기 메모리셀(10,20)이 형성되는 영역과 상기 워드선 구동회로(11,23,24)가 형성되는 영역을 인접하여 배치하고, 또한 상기 레벨변환회로(15,27)가 형성되는 영역과 상기 메모리셀(10,20)이 형성되는 영역과의 사이에 상기 워드선 구동회로(11,23,24)가 형성되는 영역을 배치하는 것을 특징으로 하는 반도체 기억장치.
  17. 데이터를 기억하는 복수의 메모리셀(10,20)과, 이 메모리셀(10,20)이 접속된 복수의 워드선(WL), 승압전위를 발생시키기 위한 승압회로(14), 이 승압회로에 접속되고 상기 승압전위(Vpp)를 제1노드(b)에 공급하기 위한 공급수단(40,51) 및, 각각의 워드선 구동용의 P채널 MOS 트랜지스터(11,23)를 갖춘 워드선 구동회로(11,23,24)와, 행디코더(13,25,26,50,60)를 포함하고, 또한 상기 승압전위의 전위레벨을 갖는 적어도 하나의 제어신호에 따라 상기 워드선(WL)을 선택적으로 구동하기 위한 복수의 워드선 선택회로(16)를 갖추고, 상기 제어신호는 복수의 상기 워드선 선택회로(16)를 제어하고 있으며, 상기 행디코더는 상기 승압전위가 전원으로서 공급되어 선택적으로 상기 승압전 위의 전위레벨을 갖는 출력신호를 출력하는 것이며, 상기 워드선 구동회로는 상기 출력신호에 따라 상기 제1노드의 전위를 상기 워드선(WL)에 공급한는 것을 특징으로 하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 승압전위 공급수단(12,23,24)은 복수의 어드레스신호로 제어되고 있고, 복수의 상기 어드레스신호에 따라 선택적으로 상기 제1노드(b)로 상기 승압전위를 공급하는 것을 특징으로 하는 반도체 기억장치.
  19. 제17항에 또는 제18항에 있어서, 상기 워드선(WL)의 기생용량을 줄이기 위해 반도체기판상의 상기 워드선 선택회로(16)가 형성되는 영역의 한변에 인접하여 메모리셀(10,20)이 형성되는 영역을 배치하고, 상기 워드선 선택회로(16)가 형성되는 영역의 다른 변에 상기 레벨 변환회로(15,27)가 형성되는 영역을 배치하는 것을 특징으로 하는 반도체 기억장치.
KR1019950001885A 1994-01-31 1995-01-30 반도체 기억장치 KR100201723B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP94-8921 1994-01-31
JP892194 1994-01-31
JP95-8471 1995-01-23
JP7008471A JPH07254275A (ja) 1994-01-31 1995-01-23 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR950024217A KR950024217A (ko) 1995-08-21
KR100201723B1 true KR100201723B1 (ko) 1999-06-15

Family

ID=26342986

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950001885A KR100201723B1 (ko) 1994-01-31 1995-01-30 반도체 기억장치

Country Status (6)

Country Link
US (7) US5825714A (ko)
EP (5) EP0991077B1 (ko)
JP (1) JPH07254275A (ko)
KR (1) KR100201723B1 (ko)
CN (1) CN1044526C (ko)
DE (4) DE69510834T2 (ko)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254275A (ja) * 1994-01-31 1995-10-03 Toshiba Corp 半導体記憶装置
JP3134798B2 (ja) * 1996-11-15 2001-02-13 日本電気株式会社 電圧発生回路
KR100234878B1 (ko) * 1997-01-13 1999-12-15 윤종용 반도체 메모리 장치
JPH10241364A (ja) * 1997-02-28 1998-09-11 Toshiba Corp Ｄｒａｍ装置及びロジック混載ｌｓｉ
US6009037A (en) * 1997-09-25 1999-12-28 Texas Instruments Incorporated Dynamic logic memory addressing circuits, systems, and methods with reduced capacitively loaded predecoders
JPH11306751A (ja) * 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
US6321296B1 (en) * 1998-08-04 2001-11-20 International Business Machines Corporation SDRAM L3 cache using speculative loads with command aborts to lower latency
JP4398551B2 (ja) 1998-12-25 2010-01-13 株式会社東芝 半導体装置
EP1073060B1 (en) 1999-07-28 2005-09-21 STMicroelectronics S.r.l. Single supply voltage nonvolatile memory device with hierarchical row decoding
JP3566608B2 (ja) * 1999-12-28 2004-09-15 Ｎｅｃエレクトロニクス株式会社 半導体集積回路
JP3534681B2 (ja) 2000-06-01 2004-06-07 松下電器産業株式会社 半導体記憶装置
DE10038925A1 (de) * 2000-08-09 2002-03-14 Infineon Technologies Ag Elektronische Treiberschaltung für Wortleitungen einer Speichermatrix und Speichervorrichtung
JP2002298579A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶装置
DE10116358A1 (de) 2001-04-02 2002-11-07 Micronas Gmbh Vorrichtung und Verfahren zur Erfassung und Unterdrückung von Störungen
US6426914B1 (en) * 2001-04-20 2002-07-30 International Business Machines Corporation Floating wordline using a dynamic row decoder and bitline VDD precharge
US6597623B2 (en) * 2001-06-28 2003-07-22 Intel Corporation Low power architecture for register files
KR100477040B1 (ko) * 2001-09-10 2005-03-18 가부시끼가이샤 도시바 반도체 기억 장치
US6628565B2 (en) * 2001-11-05 2003-09-30 Micron Technology, Inc. Predecode column architecture and method
US6785186B2 (en) * 2002-08-21 2004-08-31 Micron Technology, Inc. Design of an high speed xdecoder driving a large wordline load consuming less switching current for use in high speed syncflash memory
JP4439185B2 (ja) * 2003-02-07 2010-03-24 パナソニック株式会社 半導体記憶装置
US7200050B2 (en) * 2003-05-26 2007-04-03 Semiconductor Energy Laboratory Co., Ltd. Memory unit and semiconductor device
JP2005025907A (ja) * 2003-07-03 2005-01-27 Hitachi Ltd 半導体集積回路装置
US7016233B2 (en) * 2004-05-17 2006-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Wordline decoder and memory device
KR100634439B1 (ko) * 2004-10-26 2006-10-16 삼성전자주식회사 퓨즈프리 회로, 퓨즈프리 반도체 집적회로 및 퓨즈프리불휘발성 메모리 장치, 그리고 퓨즈프리 방법
US7151711B2 (en) * 2005-02-23 2006-12-19 United Memories, Inc. Self-addressed subarray precharge
US7355905B2 (en) 2005-07-01 2008-04-08 P.A. Semi, Inc. Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage
US7884645B2 (en) * 2008-01-31 2011-02-08 Qualcomm Incorporated Voltage level shifting circuit and method
JP2009238323A (ja) * 2008-03-27 2009-10-15 Fujitsu Microelectronics Ltd 半導体記憶装置、画像処理システムおよび画像処理方法
US8139426B2 (en) * 2008-08-15 2012-03-20 Qualcomm Incorporated Dual power scheme in memory circuit
US7924633B2 (en) * 2009-02-20 2011-04-12 International Business Machines Corporation Implementing boosted wordline voltage in memories
JP4913878B2 (ja) 2009-05-27 2012-04-11 ルネサスエレクトロニクス株式会社 ワード線選択回路、ロウデコーダ
JP2011034658A (ja) * 2009-08-06 2011-02-17 Fujitsu Semiconductor Ltd 半導体記憶装置、ワード線の昇圧方法、及びシステム
JP5300709B2 (ja) 2009-12-14 2013-09-25 株式会社東芝 半導体記憶装置
JP2011198445A (ja) * 2010-03-24 2011-10-06 Toshiba Corp 半導体記憶装置
US8737137B1 (en) * 2013-01-22 2014-05-27 Freescale Semiconductor, Inc. Flash memory with bias voltage for word line/row driver
JP5838488B1 (ja) * 2014-04-22 2016-01-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
CN104506180A (zh) * 2014-12-12 2015-04-08 长沙景嘉微电子股份有限公司 一种高速电平转换电路
KR102569408B1 (ko) * 2015-07-27 2023-08-22 파워 다운 세미컨덕터 아이엔씨 공진 구동 회로를 이용한 저전력 디코더
CN107851453B (zh) 2015-07-27 2021-10-15 电力荡半导体有限公司 采用谐振驱动电路的低功耗sram位单元
US10109365B2 (en) * 2016-11-28 2018-10-23 Taiwan Semiconductor Manufacturing Company Limited Word line driver
US10658026B2 (en) * 2017-05-26 2020-05-19 Taiwan Semiconductor Manufacturing Company Limited Word line pulse width control circuit in static random access memory
KR20230109003A (ko) * 2022-01-12 2023-07-19 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4344005A (en) * 1978-07-18 1982-08-10 Rca Corporation Power gated decoding
JPS583325A (ja) * 1981-06-29 1983-01-10 Fujitsu Ltd インバ−タ回路
JPS5979488A (ja) * 1982-10-28 1984-05-08 Nec Corp Ｍｏｓメモリ回路
JPH0754629B2 (ja) * 1985-07-01 1995-06-07 日本電気株式会社 メモリ回路
US5448517A (en) * 1987-06-29 1995-09-05 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
JPH0821849B2 (ja) * 1988-10-25 1996-03-04 富士通株式会社 半導体記憶装置
JP2911918B2 (ja) * 1989-08-30 1999-06-28 富士通株式会社 半導体記憶装置
US5214602A (en) * 1990-04-06 1993-05-25 Mosaid Inc. Dynamic memory word line driver scheme
JPH0438790A (ja) * 1990-06-01 1992-02-07 Toshiba Corp ダイナミック型半導体記憶装置
US5103113A (en) * 1990-06-13 1992-04-07 Texas Instruments Incorporated Driving circuit for providing a voltage boasted over the power supply voltage source as a driving signal
JPH04106794A (ja) * 1990-08-27 1992-04-08 Fujitsu Ltd 半導体記憶装置
JP2564695B2 (ja) * 1990-09-14 1996-12-18 富士通株式会社 半導体記憶装置
JPH04225182A (ja) * 1990-12-26 1992-08-14 Toshiba Corp 半導体記憶装置
JP2829135B2 (ja) * 1990-12-27 1998-11-25 株式会社東芝 半導体記憶装置
US5202855A (en) * 1991-01-14 1993-04-13 Motorola, Inc. DRAM with a controlled boosted voltage level shifting driver
US5253202A (en) * 1991-02-05 1993-10-12 International Business Machines Corporation Word line driver circuit for dynamic random access memories
JP2835215B2 (ja) * 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置
KR0113252Y1 (ko) * 1991-12-24 1998-04-14 문정환 워드라인 전압 공급회로
JPH0817231B2 (ja) * 1992-01-29 1996-02-21 東京工業大学長 組織ドープ構造半導体装置
JPH0684354A (ja) * 1992-05-26 1994-03-25 Nec Corp 行デコーダ回路
KR960006373B1 (ko) * 1992-10-31 1996-05-15 삼성전자주식회사 반도체 메모리 장치의 워드라인 구동회로
JP3267436B2 (ja) * 1993-04-19 2002-03-18 三菱電機株式会社 半導体装置
JPH07254275A (ja) * 1994-01-31 1995-10-03 Toshiba Corp 半導体記憶装置
JP3080829B2 (ja) * 1994-02-17 2000-08-28 株式会社東芝 カスケード型メモリセル構造を有した多バンクシンクロナスメモリシステム
JP3667787B2 (ja) * 1994-05-11 2005-07-06 株式会社ルネサステクノロジ 半導体記憶装置
US5637229A (en) * 1995-02-17 1997-06-10 Enviroguard, Inc. Self flocculating separation medium and method
US5615164A (en) * 1995-06-07 1997-03-25 International Business Machines Corporation Latched row decoder for a random access memory
JP3159359B2 (ja) * 1995-06-22 2001-04-23 日本電気株式会社 半導体装置
JPH09134591A (ja) * 1995-11-07 1997-05-20 Oki Micro Design Miyazaki:Kk 半導体メモリ装置
KR0179553B1 (ko) * 1995-12-29 1999-04-15 김주용 로오 디코더 및 컬럼 디코더 회로
JP3759648B2 (ja) * 1996-03-04 2006-03-29 株式会社ルネサステクノロジ 半導体記憶装置
KR100246311B1 (ko) * 1996-09-17 2000-03-15 김영환 반도체 메모리소자
US6009023A (en) * 1998-05-26 1999-12-28 Etron Technology, Inc. High performance DRAM structure employing multiple thickness gate oxide

Also Published As

Publication number Publication date
EP1005046A3 (en) 2000-07-05
CN1117645A (zh) 1996-02-28
CN1044526C (zh) 1999-08-04
US6160752A (en) 2000-12-12
EP1005046A2 (en) 2000-05-31
EP0665557B1 (en) 1999-06-02
DE69518343T2 (de) 2001-02-01
EP0665555A3 (en) 1995-10-11
EP0665556A2 (en) 1995-08-02
EP0665555B1 (en) 1999-07-21
DE69526460D1 (de) 2002-05-23
US5825714A (en) 1998-10-20
EP0991077B1 (en) 2002-04-17
US6044035A (en) 2000-03-28
DE69518343D1 (de) 2000-09-21
DE69526460T2 (de) 2002-11-07
KR950024217A (ko) 1995-08-21
DE69509931T2 (de) 1999-10-28
JPH07254275A (ja) 1995-10-03
US6269047B1 (en) 2001-07-31
EP0665556B1 (en) 2000-08-16
DE69510834D1 (de) 1999-08-26
EP0665555A2 (en) 1995-08-02
EP0665556A3 (en) 1995-10-11
EP0991077A2 (en) 2000-04-05
EP0665557A3 (en) 1995-10-11
US5793695A (en) 1998-08-11
EP0665557A2 (en) 1995-08-02
DE69509931D1 (de) 1999-07-08
US6141291A (en) 2000-10-31
DE69510834T2 (de) 1999-12-02
US5838629A (en) 1998-11-17
EP0991077A3 (en) 2000-07-05

Similar Documents

Publication Publication Date Title
KR100201723B1 (ko) 반도체 기억장치
KR100510483B1 (ko) 반도체 메모리장치의 워드라인 드라이버
US5335205A (en) DRAM using word line potential control circuitcircuit
US6768354B2 (en) Multi-power semiconductor integrated circuit device
US6021082A (en) Semiconductor memory device including an internal power supply circuit having standby and activation mode
US7345946B1 (en) Dual-voltage wordline drive circuit with two stage discharge
US5673225A (en) Word line voltage boosting circuit and method thereof
US5373479A (en) Low-power consumption simple row addressing system incorporated in semiconductor memory device for boosting selected word line over power voltage level
JPH06215567A (ja) 半導体メモリ装置のワード線駆動回路
KR19990029459A (ko) 메모리 셀 선택용 서브 워드 라인을 제어하는 반도체 메모리 장치
US6140805A (en) Source follower NMOS voltage regulator with PMOS switching element
JPH10241361A (ja) 半導体記憶装置
KR100307286B1 (ko) 반도체 메모리 장치의 계층적 워드 라인 구조
US5818790A (en) Method for driving word lines in semiconductor memory device
EP0717415B1 (en) Semiconductor memory device
US5698876A (en) Memory standard cell macro for semiconductor device
KR950009074B1 (ko) 다이너믹형 반도체 기억장치
KR100224959B1 (ko) 다이나믹 랜덤 액세스 메모리
GB2301211A (en) Voltage boosting circuit for a semiconductor memory
JP3502387B2 (ja) 高レベル出力制御機能を有するｎｍｏｓ出力バッファ
KR19990014107A (ko) 스텝업 전압을 버스트 액세스용 출력회로에 독점적으로 공급하는 부스터를 갖는 반도체 메모리장치
JP3410914B2 (ja) 半導体集積回路
JPH11144458A (ja) 半導体集積回路装置
US5166554A (en) Boot-strapped decoder circuit
US6721210B1 (en) Voltage boosting circuit for a low power semiconductor memory

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030228

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee