JPH0754629B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0754629B2 JPH0754629B2 JP61155516A JP15551686A JPH0754629B2 JP H0754629 B2 JPH0754629 B2 JP H0754629B2 JP 61155516 A JP61155516 A JP 61155516A JP 15551686 A JP15551686 A JP 15551686A JP H0754629 B2 JPH0754629 B2 JP H0754629B2
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- circuit
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- G—PHYSICS
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ回路に関し、特にMOSFETを用いたメモリ
回路のワード線の雑音防止回路に関する。
回路のワード線の雑音防止回路に関する。
MOSFETを用いたダイナミック型メモリでは、ワード線は
ゲートに行デコーダの出力が、ドレインにワード線駆動
信号が印加されたソースフォロワ動作する駆動トランジ
スタのソース出力によって駆動される。このため選択さ
れたワード線は駆動トランジスタを介して駆動信号が印
加されるが、大多数を占める非選択のワード線について
は、それらのワード線に接続した駆動トランジスタがオ
フとなっているため、何らの電圧源に接続されず、フロ
ーティング状態となってしまう。このため、動作時に、
アクティブプルアップによるディジット線の電位上昇等
の影響を受けて非選択ワード線の電位が上昇する恐れが
生ずる。このように場合、非選択のワード線が誤選択さ
れたこととなり、メモリは誤動作し、データは破壊され
てしまうこととなる。このように非選択ワード線の電位
変動を防止するために各ワード線にワード線の電位を接
地電位にクランプするワード線雑音防止回路が設けられ
ている。この雑音防止回路は読み出し又は書き込み時間
において非選択ワード線を確実に接地電位にクランプ
し、非選択ワード線の電位変動を防止している。しかし
ながら他方においてプリチャージされていた多数のディ
ジット線の内その半数はセンスアンプの活性化によって
接地電位へ放電される。このためバイアス電位発生から
の電圧でバイアスされていた基板の電位、さらにはメモ
リセルの容量電圧もこれらのディジット線の放電に伴な
い低下する。このためメモリセルのトランジスタが、ワ
ード線に接続されているゲートの電圧が接地電位であっ
てもメモリセルの容量の電位が上記現象によって負の電
位となっているためメモリセルのトランジスタはオンと
なる。すなわちワード線が非選択状態であるにもかかわ
らず、この非選択ワード線に接地されたメモリセルがア
クセスされたこととなり、メモリセルのデータは破壊さ
れることとなる。このようなディジット線の放電に伴な
う問題はメモリの大容量化に伴なって発生してきたもの
である。
ゲートに行デコーダの出力が、ドレインにワード線駆動
信号が印加されたソースフォロワ動作する駆動トランジ
スタのソース出力によって駆動される。このため選択さ
れたワード線は駆動トランジスタを介して駆動信号が印
加されるが、大多数を占める非選択のワード線について
は、それらのワード線に接続した駆動トランジスタがオ
フとなっているため、何らの電圧源に接続されず、フロ
ーティング状態となってしまう。このため、動作時に、
アクティブプルアップによるディジット線の電位上昇等
の影響を受けて非選択ワード線の電位が上昇する恐れが
生ずる。このように場合、非選択のワード線が誤選択さ
れたこととなり、メモリは誤動作し、データは破壊され
てしまうこととなる。このように非選択ワード線の電位
変動を防止するために各ワード線にワード線の電位を接
地電位にクランプするワード線雑音防止回路が設けられ
ている。この雑音防止回路は読み出し又は書き込み時間
において非選択ワード線を確実に接地電位にクランプ
し、非選択ワード線の電位変動を防止している。しかし
ながら他方においてプリチャージされていた多数のディ
ジット線の内その半数はセンスアンプの活性化によって
接地電位へ放電される。このためバイアス電位発生から
の電圧でバイアスされていた基板の電位、さらにはメモ
リセルの容量電圧もこれらのディジット線の放電に伴な
い低下する。このためメモリセルのトランジスタが、ワ
ード線に接続されているゲートの電圧が接地電位であっ
てもメモリセルの容量の電位が上記現象によって負の電
位となっているためメモリセルのトランジスタはオンと
なる。すなわちワード線が非選択状態であるにもかかわ
らず、この非選択ワード線に接地されたメモリセルがア
クセスされたこととなり、メモリセルのデータは破壊さ
れることとなる。このようなディジット線の放電に伴な
う問題はメモリの大容量化に伴なって発生してきたもの
である。
第３図および第４図を参照して従来のメモリ回路につい
て説明する。
て説明する。
第３図はダイナミック型メモリ回路の要部について示す
ものである。ここでは例示のため１例、すなわち１つの
センスアンプに係わる構成について説明する。一対のデ
ィジット線DL,▲▼とワード線WL1〜WLnとの交点に
周知の方法によってメモリセルMCが配置されている。各
メモリセルMCはトランジスタQMおよび容量CSで構成され
る。またダミーワード線DW1,DW2とディジット線DL,▲
▼の交点にはトランジスタQD1,QD2およびＣで構成さ
れるダミーセルが配置されている。トランジスタQ1,Q2
は周知のフリップフロップ型のセンサアンプを構成して
いる。トランジスタQ9,Q10,Q11はディジット線を電源Vc
cにプリチャージするためのものである。トランジスタQ
12,Q13は列デコーダの出力Yiによって制御される列選択
用トランジスタYiがハイレベルのとき、オンしてディジ
ット線DLと▲▼をバラスインI/O,▲▼にそれ
ぞれ接続する。トランジスタQ4〜Q7,容量C1,C2はセンス
アンプの動作開始後高電位側のディジットの電位を電源
Vccへ引き上げるためのアクチィブプルアップ回路を構
成する。各ワード線WL1〜WLnはワードデコーダ回路RD1
〜RDnに接続され、ダミーワード線DW1,DW2はダミーワー
ドデコーダDWD1,DWD2に接続されている。ワードデコー
ダ回路RD1は行アドレス信号AX0（▲▼０）〜AXn
（▲▼ｎ）の組み合が入力されたトランジスタQ14,
Q01〜Q0Nで構成されるNORゲートと、トランスファゲー
トQ16とソースフォロワトランジスタQ15によって構成さ
れる。他のデコーダ回路RDi…RDnも同様に構成される。
各ワード線WL1〜WLnには雑音防止回路NP1〜NPnがそれぞ
れ接続されている。各雑音防止回路、例えばNP1はフリ
ップフロップを構成するトランジスタQ17,Q18およびワ
ード線に接続されている節点N2とは異なる節点N1をプリ
チャージするトランジスタQ19によって構成されてい
る。基板バイアス電圧発生回路10は電源Vccと接地（GN
D）間で振幅変化する発振信号ψscを受けて容量CB,ダイ
オードDBを介して基板SUBを負の電圧VSUBにバイアスす
る。したがって電圧VSUBの内部インピーダンスは大き
い。
ものである。ここでは例示のため１例、すなわち１つの
センスアンプに係わる構成について説明する。一対のデ
ィジット線DL,▲▼とワード線WL1〜WLnとの交点に
周知の方法によってメモリセルMCが配置されている。各
メモリセルMCはトランジスタQMおよび容量CSで構成され
る。またダミーワード線DW1,DW2とディジット線DL,▲
▼の交点にはトランジスタQD1,QD2およびＣで構成さ
れるダミーセルが配置されている。トランジスタQ1,Q2
は周知のフリップフロップ型のセンサアンプを構成して
いる。トランジスタQ9,Q10,Q11はディジット線を電源Vc
cにプリチャージするためのものである。トランジスタQ
12,Q13は列デコーダの出力Yiによって制御される列選択
用トランジスタYiがハイレベルのとき、オンしてディジ
ット線DLと▲▼をバラスインI/O,▲▼にそれ
ぞれ接続する。トランジスタQ4〜Q7,容量C1,C2はセンス
アンプの動作開始後高電位側のディジットの電位を電源
Vccへ引き上げるためのアクチィブプルアップ回路を構
成する。各ワード線WL1〜WLnはワードデコーダ回路RD1
〜RDnに接続され、ダミーワード線DW1,DW2はダミーワー
ドデコーダDWD1,DWD2に接続されている。ワードデコー
ダ回路RD1は行アドレス信号AX0（▲▼０）〜AXn
（▲▼ｎ）の組み合が入力されたトランジスタQ14,
Q01〜Q0Nで構成されるNORゲートと、トランスファゲー
トQ16とソースフォロワトランジスタQ15によって構成さ
れる。他のデコーダ回路RDi…RDnも同様に構成される。
各ワード線WL1〜WLnには雑音防止回路NP1〜NPnがそれぞ
れ接続されている。各雑音防止回路、例えばNP1はフリ
ップフロップを構成するトランジスタQ17,Q18およびワ
ード線に接続されている節点N2とは異なる節点N1をプリ
チャージするトランジスタQ19によって構成されてい
る。基板バイアス電圧発生回路10は電源Vccと接地（GN
D）間で振幅変化する発振信号ψscを受けて容量CB,ダイ
オードDBを介して基板SUBを負の電圧VSUBにバイアスす
る。したがって電圧VSUBの内部インピーダンスは大き
い。
次に第４図を参照して第３図の回路の動作について説明
する。時刻t1で前サイクルの動作が終わり、信号ｐが立
上り、メモリ回路はリセット状態に入る。信号ｐに応答
してデコーダ回路のトランジスタQ14,雑音防止回路のト
ランジスタQ19,ダミーセルのトランジスタQD2がオンと
なる。雑音防止回路ではトランジスタQ19によって節点N
1がプリチャージされ、これによってトランジスタQ18が
オンしてワード線（WL1）を接地電位にクランプする。
信号Ｐに引き続いてPDL0,PDL1がハイレベルとなり、ト
ランジスタQ9〜Q11をオンとしてディジット線DL,▲
▼がVccに充電される。またトランジスタQ5,Q6によって
容量C1,C2もVccに充電される。次に時刻t2でリセット系
信号P,PDL0,PDL1が立ち下り、回路はアクティブ期間に
入ると、各アドレス信号AX0〜AXnの状態が定まり、デコ
ーダ回路の内の１つのみのNORゲートの出力がハイレベ
ルを維持し、残りの全てはNORゲートの出力はローレベ
ルとなる。このNORゲートの出力はトランスファートラ
ンジスタQ16を介してソースフォロワトランジスタQ15の
ゲートに伝達される（この時信号XDTはVccレベルとな
る）。次に信号XDTがVccよりも低い電位Vaになった後駆
動信号RAがVccで上昇し、選択されたデコーダの出力がV
ccレベルとなり、このデコーダに接続されたワード線が
選択される。この時、選択されたワード線（例えばW
L1）に接続された雑音防止回路（NP1）では、当初トラ
ンジスタQ18はオンしているが、ソースフォロワトラン
ジスタQ15の能力はトランジスタQ18よりも大きいためワ
ード線（WL1）の電位は上昇する。この電位上昇によっ
てトランジスタQ17はオンし、節点N1の電位は放電され
る。これに伴いトランジスタQ18はオフとなり、選択ワ
ード線（WL1）の電位上昇をさまたげることはない。他
方非選択ワード線WLnは雑音回路によって接地に接続さ
れており、非選択ワード線の電位変動は防止される。選
択されたワード線に接続したメモリセルはその容量とデ
ィジット線が接続されてディジット線DL,▲▼間に
微小信号差を生じさせる。次に時刻t4で信号▲▼
が立ち下り、センスアンプが活性化されるとディジット
線DL,▲▼の電位は共に下降するが、低電位側のデ
ィジット線（DL）は高電位側のディジット線▲▼よ
りも大きい電圧下降を示し、両者の電位差は増幅され
る。このディジット線特に低電位側のディジット線DLの
放電に伴ない、メモリの形成された半導体基板の基板電
位VSUBがディジット線との容量結合によって低下すると
ともにメモリセルの容量CSの節点Ａの電位VAも低下す
る。このため、データ“0"を記憶しているメモリセルの
容量CSの電位VAは負の電位となる。この負の電位がトラ
ンジスタQMの閾値よりも接地電位に対して低くなるとト
ランジスタQMはそれが接続したワード線WLNが非選択レ
ベルであるにもかかわらずオンとなる。このため各ディ
ジット線に複数のメモリセルの情報が同時に読み出され
ることとなり、各メモリデータは破壊されてしまうこと
となる。この基板，メモリセルの電位低下は基板バイア
ス発生回路10からのバイアス電荷の供給によって徐々に
回復する。次に時刻t5で信号SE2が立上ることによって
アクチィブプルアップ回路が付勢され、高電位側のディ
ジット線（▲▼）がトランジスタQ8を介してVccに
昇圧される。
する。時刻t1で前サイクルの動作が終わり、信号ｐが立
上り、メモリ回路はリセット状態に入る。信号ｐに応答
してデコーダ回路のトランジスタQ14,雑音防止回路のト
ランジスタQ19,ダミーセルのトランジスタQD2がオンと
なる。雑音防止回路ではトランジスタQ19によって節点N
1がプリチャージされ、これによってトランジスタQ18が
オンしてワード線（WL1）を接地電位にクランプする。
信号Ｐに引き続いてPDL0,PDL1がハイレベルとなり、ト
ランジスタQ9〜Q11をオンとしてディジット線DL,▲
▼がVccに充電される。またトランジスタQ5,Q6によって
容量C1,C2もVccに充電される。次に時刻t2でリセット系
信号P,PDL0,PDL1が立ち下り、回路はアクティブ期間に
入ると、各アドレス信号AX0〜AXnの状態が定まり、デコ
ーダ回路の内の１つのみのNORゲートの出力がハイレベ
ルを維持し、残りの全てはNORゲートの出力はローレベ
ルとなる。このNORゲートの出力はトランスファートラ
ンジスタQ16を介してソースフォロワトランジスタQ15の
ゲートに伝達される（この時信号XDTはVccレベルとな
る）。次に信号XDTがVccよりも低い電位Vaになった後駆
動信号RAがVccで上昇し、選択されたデコーダの出力がV
ccレベルとなり、このデコーダに接続されたワード線が
選択される。この時、選択されたワード線（例えばW
L1）に接続された雑音防止回路（NP1）では、当初トラ
ンジスタQ18はオンしているが、ソースフォロワトラン
ジスタQ15の能力はトランジスタQ18よりも大きいためワ
ード線（WL1）の電位は上昇する。この電位上昇によっ
てトランジスタQ17はオンし、節点N1の電位は放電され
る。これに伴いトランジスタQ18はオフとなり、選択ワ
ード線（WL1）の電位上昇をさまたげることはない。他
方非選択ワード線WLnは雑音回路によって接地に接続さ
れており、非選択ワード線の電位変動は防止される。選
択されたワード線に接続したメモリセルはその容量とデ
ィジット線が接続されてディジット線DL,▲▼間に
微小信号差を生じさせる。次に時刻t4で信号▲▼
が立ち下り、センスアンプが活性化されるとディジット
線DL,▲▼の電位は共に下降するが、低電位側のデ
ィジット線（DL）は高電位側のディジット線▲▼よ
りも大きい電圧下降を示し、両者の電位差は増幅され
る。このディジット線特に低電位側のディジット線DLの
放電に伴ない、メモリの形成された半導体基板の基板電
位VSUBがディジット線との容量結合によって低下すると
ともにメモリセルの容量CSの節点Ａの電位VAも低下す
る。このため、データ“0"を記憶しているメモリセルの
容量CSの電位VAは負の電位となる。この負の電位がトラ
ンジスタQMの閾値よりも接地電位に対して低くなるとト
ランジスタQMはそれが接続したワード線WLNが非選択レ
ベルであるにもかかわらずオンとなる。このため各ディ
ジット線に複数のメモリセルの情報が同時に読み出され
ることとなり、各メモリデータは破壊されてしまうこと
となる。この基板，メモリセルの電位低下は基板バイア
ス発生回路10からのバイアス電荷の供給によって徐々に
回復する。次に時刻t5で信号SE2が立上ることによって
アクチィブプルアップ回路が付勢され、高電位側のディ
ジット線（▲▼）がトランジスタQ8を介してVccに
昇圧される。
このように従来のメモリ回路ではセンスアンプの動作に
伴なうメモリセルの容量電位が低下に伴ない、記憶デー
タが破壊され、メモリとして正常に動作し得ないという
重大な欠点を有していた。
伴なうメモリセルの容量電位が低下に伴ない、記憶デー
タが破壊され、メモリとして正常に動作し得ないという
重大な欠点を有していた。
本発明のメモリ回路は、第１および第２の節点でゲート
およびドレイン又はソースが互いに交差接続された一対
のトランジスタ、前記第１の節点をプリチャージする手
段、前記第２の節点をワード線に接続する手段、および
前記一対のトランジスタの内前記第２の節点に電流路が
接続されたトランジスタの前記電流路に対し直列に挿入
されたスイッチ手段を有し非選択ワード線のクロストー
クを防止する雑音防止回路を備え、前記スイッチ手段を
センスアンプによりディジット線上の信号を増幅させる
期間オフすることを特徴とする。
およびドレイン又はソースが互いに交差接続された一対
のトランジスタ、前記第１の節点をプリチャージする手
段、前記第２の節点をワード線に接続する手段、および
前記一対のトランジスタの内前記第２の節点に電流路が
接続されたトランジスタの前記電流路に対し直列に挿入
されたスイッチ手段を有し非選択ワード線のクロストー
クを防止する雑音防止回路を備え、前記スイッチ手段を
センスアンプによりディジット線上の信号を増幅させる
期間オフすることを特徴とする。
すなわち、本願発明はセンスアンプの動作時にメモリセ
ルの容量電位が低下してもメモリセルのトランジスタが
導通しないようにしてデータを保護するものである。こ
のため本願発明はワード線の雑音防止回路をセンスアン
プが増幅動作を行なっている期間は非動作状態とするこ
とにより、非選択のワード線も基板と同様にディジット
線の放電に伴なって電位が低下するようにする。これに
よってこれら非選択のワード線に接続されたメモリセル
はその容量の電位が低下しても同時にワード線の電位も
低下するため、メモリセルトランジスタはオン状態にバ
イアスされることはない。
ルの容量電位が低下してもメモリセルのトランジスタが
導通しないようにしてデータを保護するものである。こ
のため本願発明はワード線の雑音防止回路をセンスアン
プが増幅動作を行なっている期間は非動作状態とするこ
とにより、非選択のワード線も基板と同様にディジット
線の放電に伴なって電位が低下するようにする。これに
よってこれら非選択のワード線に接続されたメモリセル
はその容量の電位が低下しても同時にワード線の電位も
低下するため、メモリセルトランジスタはオン状態にバ
イアスされることはない。
次に本発明の実施例を第１図および第２図を参照して説
明する。第３図および第４図において、それぞれ第１
図，第２図と対応する部分は同一の参照符号によって示
してある。
明する。第３図および第４図において、それぞれ第１
図，第２図と対応する部分は同一の参照符号によって示
してある。
本実施例は第３図の雑音防止回路NP1〜NPnを雑音防止回
路NP1′〜NPn′に置き代えこれら各雑音防止回路NP1′
〜NPn′の動作を制御信号ψＮによって制御するように
したものである。すなわち、各雑音防止回路NP1′〜NP
n′はNP1′として具体的に示されるようにワード線をク
ランプするためのトランジスタQ18の電流路に対して直
列に制御信号ψＮで制御されるスイッチ用トランジスタ
Q20を設けたものである。この信号ψＮによって少なく
ともセンスアンプが増幅動作を行なうときはトランジス
タQ20をオフすることによって雑音防止回路NP1′〜NP
n′を不動作状態とし、この時非選択ワード線は接地か
ら切り離され、フローティングにされる。他方アクティ
ブプルアップ回路が動作する時間はトランジスタQ20は
オンとされ、非選択ワード線は雑音防止回路によって接
地電位へクランプされる。
路NP1′〜NPn′に置き代えこれら各雑音防止回路NP1′
〜NPn′の動作を制御信号ψＮによって制御するように
したものである。すなわち、各雑音防止回路NP1′〜NP
n′はNP1′として具体的に示されるようにワード線をク
ランプするためのトランジスタQ18の電流路に対して直
列に制御信号ψＮで制御されるスイッチ用トランジスタ
Q20を設けたものである。この信号ψＮによって少なく
ともセンスアンプが増幅動作を行なうときはトランジス
タQ20をオフすることによって雑音防止回路NP1′〜NP
n′を不動作状態とし、この時非選択ワード線は接地か
ら切り離され、フローティングにされる。他方アクティ
ブプルアップ回路が動作する時間はトランジスタQ20は
オンとされ、非選択ワード線は雑音防止回路によって接
地電位へクランプされる。
次に第２図を参照して本実施例の動作について説明す
る。時刻t1からt4までの雑音防止回路NP1′〜NPn′以外
の動作は第３図の回路と特に変わるところはない。すな
わち、雑音防止回路NP1′〜NPn′は時刻t1意向の信号ψ
Ｎがローレベルとなっており、よってトランジスタQ20
がオフとなっているため不動作状態となっている。次に
時刻t4で信号▲▼が立下るとセンスアンプが活性
化され、ディジット線DL,▲▼の内、低電位側のも
の（DL）が急速に放電される。これに伴なって基板SUB
の電位VSUB,セルの容量電位VAが低下するが、この時雑
音防止回路NP1′〜NPn′はトランジスタQ20がオフして
いて非動作状態であっても非選択ワード線WLNはフロー
ティング状態となっているため、基板電位VSUB,メモリ
セルの容量電位VAとともにその電位が低下する。従って
セルの容量電位VAが負電位に低下しても同時にワード線
の電位も低下するため、メモリセルのトランジスタQMの
ゲート・ソース（節点Ａ）間の電位差がトランジスタQM
の閾値を越えることはない。よってトランジスタQMがオ
ンすることはない。よって非選択ワード線WLNに接続さ
れたメモリセルが誤選択されることが防止される。
る。時刻t1からt4までの雑音防止回路NP1′〜NPn′以外
の動作は第３図の回路と特に変わるところはない。すな
わち、雑音防止回路NP1′〜NPn′は時刻t1意向の信号ψ
Ｎがローレベルとなっており、よってトランジスタQ20
がオフとなっているため不動作状態となっている。次に
時刻t4で信号▲▼が立下るとセンスアンプが活性
化され、ディジット線DL,▲▼の内、低電位側のも
の（DL）が急速に放電される。これに伴なって基板SUB
の電位VSUB,セルの容量電位VAが低下するが、この時雑
音防止回路NP1′〜NPn′はトランジスタQ20がオフして
いて非動作状態であっても非選択ワード線WLNはフロー
ティング状態となっているため、基板電位VSUB,メモリ
セルの容量電位VAとともにその電位が低下する。従って
セルの容量電位VAが負電位に低下しても同時にワード線
の電位も低下するため、メモリセルのトランジスタQMの
ゲート・ソース（節点Ａ）間の電位差がトランジスタQM
の閾値を越えることはない。よってトランジスタQMがオ
ンすることはない。よって非選択ワード線WLNに接続さ
れたメモリセルが誤選択されることが防止される。
次にワード線WLN,基板電位VSUB,セル容量電位VAが定常
状態に復帰した後、信号ψＮをハイレベルとしてトラン
ジスタQ20がオンになり、各雑音防止回路NP1′〜NPn′
は動作状態となる。これにより非選択ワード線WLNは接
地電位にクランプされる。次に時刻t5で信号SE2が上昇
し、アクティブプルアップ回路の働きによって高電位側
のディジット線（▲▼）の電位はVccへと上昇す
る。この変化はディジット線とワード線との間の結合に
よって非選択ワード線WLNの電位も上昇させるように働
くがこの時は雑音防止回路NP1′〜NPn′によって非選択
ワード線は接地電位にクランプされているため非選択ワ
ード線の電位は効果的に防止される。
状態に復帰した後、信号ψＮをハイレベルとしてトラン
ジスタQ20がオンになり、各雑音防止回路NP1′〜NPn′
は動作状態となる。これにより非選択ワード線WLNは接
地電位にクランプされる。次に時刻t5で信号SE2が上昇
し、アクティブプルアップ回路の働きによって高電位側
のディジット線（▲▼）の電位はVccへと上昇す
る。この変化はディジット線とワード線との間の結合に
よって非選択ワード線WLNの電位も上昇させるように働
くがこの時は雑音防止回路NP1′〜NPn′によって非選択
ワード線は接地電位にクランプされているため非選択ワ
ード線の電位は効果的に防止される。
次に第５図を参照して本発明の他の実施例を説明する。
本実施例は第１図の雑音防止回路NP1′〜NPn′のプリチ
ャージトランジスタQ19,スイッチトランジスタQ20を複
数の雑音防止回路NP1″〜NPn″にわたって共通にトラン
ジスタQ19′,Q20′としてそれぞれ設けたものである。
本実施例では実質的に各雑音防止回路NP1″〜NPn″を２
個のトランジスタで実現できるため、高密度化構造に有
利である。
本実施例は第１図の雑音防止回路NP1′〜NPn′のプリチ
ャージトランジスタQ19,スイッチトランジスタQ20を複
数の雑音防止回路NP1″〜NPn″にわたって共通にトラン
ジスタQ19′,Q20′としてそれぞれ設けたものである。
本実施例では実質的に各雑音防止回路NP1″〜NPn″を２
個のトランジスタで実現できるため、高密度化構造に有
利である。
以上説明したように本発明は、センスアンプの増幅動作
時の非選択ワード線をフローティング状態とし、メモリ
セルの容量電位の下降と同期させて非選択ワード線の電
位を下降せしめることにより、メモリセルトランジスタ
がオンすることが阻止され、しかもアクティブプルアッ
プ時には、非選択ワード線の電位は接地に固定され、メ
モリセルトランジスタのオンが防止される効果がある。
時の非選択ワード線をフローティング状態とし、メモリ
セルの容量電位の下降と同期させて非選択ワード線の電
位を下降せしめることにより、メモリセルトランジスタ
がオンすることが阻止され、しかもアクティブプルアッ
プ時には、非選択ワード線の電位は接地に固定され、メ
モリセルトランジスタのオンが防止される効果がある。
なお、本発明は上記実施例に限ることなく、例えばワー
ド線の選択時にも雑音防止回路を動作状態とすることも
有効である。
ド線の選択時にも雑音防止回路を動作状態とすることも
有効である。
第１図は本発明のメモリ回路の一実施例の回路図、第２
図は第１図の実施例の動作タイミング図、第３図は従来
例の回路図、第４図は第３図の従来例の動作タイミング
図、第５図は本発明の他の実施例によるメモリ回路の回
路図である。 WL1〜WLn……ワード線、Q1〜Q20……トランジスタ。
図は第１図の実施例の動作タイミング図、第３図は従来
例の回路図、第４図は第３図の従来例の動作タイミング
図、第５図は本発明の他の実施例によるメモリ回路の回
路図である。 WL1〜WLn……ワード線、Q1〜Q20……トランジスタ。
Claims (1)
- 【請求項１】第１および第２の節点でゲートおよびドレ
イン又はソースが互いに交差接続された一対のトランジ
スタ、前記第１の節点をプリチャージする手段、前記第
２の節点をワード線を接続する手段、および前記一対の
トランジスタの内前記第２の節点に電流路が接続された
トランジスタの前記電流路に対し直列に挿入されたスイ
ッチ手段を有し非選択ワード線のクロストークを防止す
る雑音防止回路を備え、前記スイッチ手段をセンスアン
プによりディジット線上の信号を増幅させる期間オフす
ることを特徴とするメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14503385 | 1985-07-01 | ||
| JP60-145033 | 1985-07-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62103897A JPS62103897A (ja) | 1987-05-14 |
| JPH0754629B2 true JPH0754629B2 (ja) | 1995-06-07 |
Family
ID=15375854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61155516A Expired - Lifetime JPH0754629B2 (ja) | 1985-07-01 | 1986-07-01 | メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4764902A (ja) |
| EP (1) | EP0210454B1 (ja) |
| JP (1) | JPH0754629B2 (ja) |
| DE (1) | DE3677274D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2842181B2 (ja) * | 1993-11-04 | 1998-12-24 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH07254275A (ja) * | 1994-01-31 | 1995-10-03 | Toshiba Corp | 半導体記憶装置 |
| DE19823956A1 (de) * | 1998-05-28 | 1999-12-02 | Siemens Ag | Anordnung zur Übersprechdämpfung in Wortleitungen von DRAM-Schaltungen |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2855866C3 (de) * | 1978-12-22 | 1981-10-29 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren und Schaltungsanordnung zum Betreiben eines integrierten Halbleiterspeichers |
| JPS56117390A (en) * | 1980-02-16 | 1981-09-14 | Fujitsu Ltd | Semiconductor memory device |
| WO1981003570A1 (en) * | 1980-06-02 | 1981-12-10 | Mostek Corp | Shared quiet line flip-flop |
| JPS57212690A (en) * | 1981-06-24 | 1982-12-27 | Hitachi Ltd | Dynamic mos memory device |
| JPS58153294A (ja) * | 1982-03-04 | 1983-09-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS5948890A (ja) * | 1982-09-10 | 1984-03-21 | Nec Corp | メモリ回路 |
| JPS5979488A (ja) * | 1982-10-28 | 1984-05-08 | Nec Corp | Ｍｏｓメモリ回路 |
| JPS61194695A (ja) * | 1985-02-22 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | ワ−ド線クランプ回路 |
-
1986
- 1986-07-01 DE DE8686108939T patent/DE3677274D1/de not_active Expired - Fee Related
- 1986-07-01 JP JP61155516A patent/JPH0754629B2/ja not_active Expired - Lifetime
- 1986-07-01 US US06/880,969 patent/US4764902A/en not_active Expired - Lifetime
- 1986-07-01 EP EP86108939A patent/EP0210454B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0210454B1 (en) | 1991-01-30 |
| EP0210454A2 (en) | 1987-02-04 |
| EP0210454A3 (en) | 1988-08-10 |
| DE3677274D1 (de) | 1991-03-07 |
| US4764902A (en) | 1988-08-16 |
| JPS62103897A (ja) | 1987-05-14 |
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