JPH05151773A - ダイナミツク型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ダイナミック型半導体記憶装置におけるワー
ド線の信頼性を向上することを目的とする。 【構成】 選択ワード線へ伝達されるべきワード線駆動
信号ＲＸを発生するワード線駆動信号発生回路７０５
は、外部ロウアドレスストローブ信号＊ＲＡＳ（または
／ＲＡＳ）に応答してワード線駆動信号ＲＸを発生する
ＲＸ発生回路５１１と、動作電源電圧レベルまたは外部
からの信号に応答してこのワード線駆動信号ＲＸを昇圧
すべきか否かを判別する判別回路７０１と、このワード
線駆動信号ＲＸと判別回路７０１の出力に応答してワー
ド線駆動信号ＲＸを昇圧する昇圧回路７０２を含む。 【効果】 ワード線駆動信号ＲＸは判別回路７０１が必
要と判定したときのみ動作電源電圧レベル以上に昇圧さ
れる。これにより、常時ワード線へ高電圧が印加される
ことがなくなり、ワード線の耐圧劣化が防止され、ワー
ド線の信頼性が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はダイナミック型半導体
記憶装置に関し、特に、選択されたワード線へ伝達され
るワード線駆動信号を発生する回路の構成に関する。

【０００２】

【従来の技術】図１２は、従来のダイナミック型半導体
記憶装置の全体の構成を概略的に示す図である。図１２
において、従来のダイナミック型半導体記憶装置５００
は、行および列からなるマトリックス状に配列されたダ
イナミック型メモリセルを有するメモリセルアレイ５０
１と、外部からのアドレス信号Ａ０〜Ａｎを受けて内部
アドレス信号を発生するアドレスバッファ５０２と、ア
ドレスバッファ５０２からの内部行アドレス信号をデコ
ードし、メモリセルアレイ５０１の対応の行を選択する
行アドレスデコーダ５０３と、行アドレスデコーダ５０
３の出力に応答して、選択された行に配置されたワード
線の電位を立上げるワードドライバ５０４を含む。

【０００３】ワードドライバ５０４は、ワード線駆動信
号発生回路５０５からのワード線駆動信号を、行アドレ
スデコーダ５０３が選択した行に対応するワード線へ伝
達する。

【０００４】半導体記憶装置５００はさらに、アドレス
バッファ５０２からの内部列アドレス信号をデコード
し、メモリセルアレイ５０１の対応の列を選択する列ア
ドレスデコーダ５０６と、メモリセルアレイ５０１の選
択された１行のメモリセルのデータを検知し増幅するセ
ンスアンプと、列アドレスデコーダ５０６により選択さ
れた列を入出力回路５０８へ接続するＩＯゲートを備え
る。図１２においてはセンスアンプとＩＯゲートとは１
つのブロック５０７で示す。

【０００５】半導体記憶装置５００はさらに、、外部か
らの制御信号＊ＲＡＳ（ロウアドレスストローブ信
号）、＊ＣＡＳ（コラムアドレスストローブ信号）およ
び＊ＷＥ（ライトイネーブル信号）に応答して内部制御
信号を発生するクロックバッファ５０９と、クロックバ
ッファ５０９からの内部ロウアドレスストローブ信号／
ＲＡＳに応答してワード線駆動信号を発生するワード線
駆動信号発生回路５０５を含む。ワード線駆動信号発生
回路５０５は、内部ロウアドレスストローブ信号／ＲＡ
Ｓに応答して電源電位レベルのワード線駆動信号ＲＸを
発生するＲＸ発生回路５１１と、このＲＸ発生回路５１
１から発生された信号をさらに昇圧する昇圧回路５１２
を含む。昇圧回路５１２で昇圧された駆動信号がワード
ドライバ５０４を介して選択ワード線（選択行）へ伝達
される。

【０００６】入出力回路５０８は、データ書込時におい
ては、外部書込データＤ／Ｑから内部書込データを生成
し、ブロック５０７へ伝達する。データ読出時において
入出力回路５０８は、ブロック５０７から読出された内
部読出データに従って外部読出データＤ／Ｑを生成す
る。この入出力回路５０８は、データを書込むための入
力バッファとデータを読出するための出力バッファとが
別々に設けられて、それぞれのバッファが異なるピン端
子に接続される構成であってもよい。また、この入力バ
ッファおよび出力バッファがそれぞれ同じピン端子に接
続される構成であってもよい。

【０００７】アドレスバッファ５０２は、クロックバッ
ファ５０９からの内部制御信号（／ＲＡＳおよび／ＣＡ
Ｓ）に応答して内部行アドレス信号および内部列アドレ
ス信号を発生する。行アドレスデコーダ５０３および列
アドレスデコーダ５０６はそれぞれ内部制御信号／ＲＡ
Ｓおよび／ＣＡＳに応答してそれぞれ与えられた内部ア
ドレス信号をデコードする。このアドレスバッファ５０
２へはアドレス信号Ａ０〜Ａｎとして行アドレス信号と
列アドレス信号とが時分割的に与えられる。このとき、
行アドレス信号と列アドレス信号とが同時に与えられ、
クロックバッファ５０９へはチップセレクト信号＊ＣＳ
が与えられ、このチップセレクト信号＊ＣＳによりアド
レスバッファ５０２のアドレスのストローブタイミング
が決定される構成であってもよい。

【０００８】入出力回路５０８は、クロックバッファ５
０９からの内部書込制御信号／ＷＥに応答して内部書込
データを生成するかまたは外部読出データを生成する。

【０００９】この半導体記憶装置はさらに、内部ロウア
ドレスストローブ信号／ＲＡＳに応答して、ブロック５
０７に含まれるセンスアンプを駆動するセンスアンプ駆
動回路５１０を含む。このセンスアンプ駆動回路５１０
は、内部ロウアドレスストローブ信号／ＲＡＳに応答し
てセンスアンプ／ＩＯゲートブロック５０７に含まれる
センスアンプを駆動する。

【００１０】図１３は図１２に示されるメモリセルアレ
イ５０１およびセンスアンプ／ＩＯゲートブロック５０
７の詳細な構成を示す図である。メモリセルアレイ５０
１においては、各々に１列のメモリセルが接続される複
数対のビット線と、各々に１行のメモリセルが接続され
る複数のワード線とが設けられる。しかしながら図１３
においては、１対のビット線ＢＬ，／ＢＬと、２本のワ
ード線ＷＬ１およびＷＬ２が代表的に示される。

【００１１】図１３において、メモリセルアレイ５０１
は、ビット線ＢＬとワード線ＷＬ１との交点に配置され
るメモリセルＭＣ１と、ビット線／ＢＬとワード線ＷＬ
２との交点に配置されるメモリセルＭＣ２と、プリチャ
ージ／イコライズ信号φＰＲに応答してビット線ＢＬと
ビット線／ＢＬの電位を所定電位ＶＢＬにイコライズし
かつプリチャージするプリチャージ／イコライズ回路Ｐ
Ｅを含む。

【００１２】メモリセルＭＣ１は、情報を記憶するキャ
パシタＣ１と、ワード線ＷＬ１上の信号電位に応答して
キャパシタＣ１をビット線ＢＬへ電気的に接続するｎチ
ャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トラ
ンジスタ）ＮＴ４を含む。キャパシタＣ１はその一方電
極（ストレージノード）がトランジスタＮＴ４のドレイ
ンに接続され、その他方電極（セルプレート）は所定の
電位ＶＧに接続される。

【００１３】メモリセルＭＣ２は、情報蓄積用のキャパ
シタＣ２と、ワード線ＷＬ２上の信号電位に応答してキ
ャパシタＣ２をビット線／ＢＬへ電気的に接続するｎチ
ャネルＭＯＳトランジスタＮＴ５を含む。

【００１４】プリチャージ／イコライズ回路ＰＥは、プ
リチャージ／イコライズ信号φＰＲに応答してビット線
ＢＬへ所定のプリチャージ電位ＶＢＬを伝達するｎチャ
ネルＭＯＳトランジスタＮＴ１と、プリチャージ／イコ
ライズ信号φＰＲに応答してプリチャージ電位ＶＢＬを
ビット線／ＢＬへ伝達するｎチャネルＭＯＳトランジス
タＮＴ３と、プリチャージ／イコライズ信号φＰＲに応
答してビット線ＢＬとビット線／ＢＬとを電気的に接続
するｎチャネルＭＯＳトランジスタＮＴ２を含む。

【００１５】センスアンプ／ＩＯゲートブロック５０７
は、ビット線ＢＬおよび／ＢＬのうち高電位のビット線
の電位を動作電源電位ＶＣＣレベルのハイレベルへ充電
するｐチャネルセンスアンプＰＳＡと、ビット線ＢＬお
よび／ＢＬのうち低電位のビット線を接地電位へ放電す
るためのｎチャネルセンスアンプＮＳＡと、列アドレス
デコーダからの列選択信号Ｙｉに応答してビット線ＢＬ
および／ＢＬをそれぞれ内部データ線ＤＢおよび／ＤＢ
へ接続するｎチャネルＭＯＳトランジスタＮＴ８および
ＮＴ９を含む。トランジスタＮＴ８およびＮＴ９はＩＯ
ゲートＩＯＧを構成する。

【００１６】ｐチャネルセンスアンプＰＳＡはクロスカ
ップルされたｐチャネルＭＯＳトランジスタＰＴ１およ
びＰＴ２を含む。トランジスタＰＴ１はそのドレインが
ビット線ＢＬとトランジスタＰＴ２のゲートに接続さ
れ、そのゲートがビット線／ＢＬおよびトランジスタＰ
Ｔ２のドレインに接続され、そのソースが信号線５５０
に接続される。トランジスタＰＴ２はそのゲートがトラ
ンジスタＰＴ１のドレインおよびビット線ＢＬに接続さ
れ、そのドレインがトランジスタＰＴ１のゲートおよび
ビット線／ＢＬに接続され、そのソースが信号線５５０
に接続される。

【００１７】ｎチャネルセンスアンプＮＳＡはそのゲー
トとドレインが交差結合されたｎチャネルＭＯＳトラン
ジスタＮＴ６およびＮＴ７を含む。トランジスタＮＴ６
のドレインはビット線ＢＬに接続され、そのソースが信
号線５５１に接続され、そのゲートがビット線／ＢＬに
接続される。トランジスタＮＴ７はそのゲートがビット
線ＢＬに接続され、そのドレインがビット線／ＢＬに接
続され、そのソースが信号線５５１に接続される。

【００１８】センスアンプ駆動回路５１０はクロックバ
ッファ５０９からの内部ロウアドレスストローブ信号／
ＲＡＳに応答してセンスアンプ活性化信号／φＳＰおよ
びφＳＮを発生するセンスアンプ活性化信号発生回路５
１２と、このセンスアンプ活性化信号／φＳＰおよびφ
ＳＮに応答してセンスアンプＰＳＡおよびＮＳＡを活性
化するセンスアンプ活性化回路５１４を含む。センスア
ンプ活性化回路５１４は、センスアンプ活性化信号／φ
ＳＰに応答して信号線５５０を動作電源電位ＶＣＣへ充
電するｐチャネルＭＯＳトランジスタＰＴ３と、センス
アンプ活性化信号φＳＮに応答して信号線５５１を接地
電位へ接続するｎチャネルＭＯＳトランジスタＮＴ１０
を含む。

【００１９】図１４はワード線駆動系の回路構成の一例
を示す図である。図１４において、クロックバッファ５
０９は、外部からのロウアドレスストローブ信号＊ＲＡ
Ｓを受けて内部ロウアドレスストローブ信号／ＲＡＳを
発生するＲＡＳバッファ６０９を含む。このＲＡＳバッ
ファ６０９からは正論理の内部ロウアドレスストローブ
信号ＲＡＳが発生されてもよい。ＲＸ発生回路５１１
は、内部ロウアドレスストローブ信号／ＲＡＳを反転す
るインバータ回路６１０と、インバータ回路６１０の出
力に応答して出力ノードＮ０を動作電源電位ＶＣＣレベ
ルに充電するｎチャネルＭＯＳトランジスタＮＴ２０
と、内部ロウアドレスストローブ信号／ＲＡＳを所定時
間遅延する遅延回路６１１と、遅延回路６１１の出力に
応答して出力ノードＮ０を接地電位へ放電するｎチャネ
ルＭＯＳトランジスタＮＴ２１を含む。インバータ回路
６１０とｎチャネルＭＯＳトランジスタＮＴ２０に変え
て、内部ロウアドレスストローブ信号／ＲＡＳをそのゲ
ートに受けるｐチャネルＭＯＳトランジスタが用いられ
てもよい。

【００２０】トランジスタＮＴ２０の電流供給能力はト
ランジスタＮＴ２１のそれよりも大きい。したがって信
号／ＲＡＳが活性状態のローレベルへ立ち下がったと
き、トランジスタＮＴ２０が導通状態となり、出力ノー
ドＮ０が電源電圧ＶＣＣレベルのハイレベルに充電され
る。所定時間経過後ｎチャネルＭＯＳトランジスタＮＴ
２１がオフ状態となる。信号／ＲＡＳが不活性状態のハ
イレベルへ立ち上がるとトランジスタＮＴ２０はオフ状
態となる。このときまだ遅延回路６１１の出力はローレ
ベルにあり、トランジスタＮＴ２１はオフ状態にある。
したがってこの状態では出力ノードＮ０はまだハイレベ
ルを維持している。所定時間が経過すると、遅延回路６
１１の出力がハイレベルとなり、トランジスタＮＴ２１
がオン状態となって出力ノードＮ０が接地電位レベルの
ローレベルへ放電される。

【００２１】昇圧回路５１２は、このＲＸ発生回路５１
１の出力を所定時間遅延する遅延回路６１２と、遅延回
路６１２の出力に応答してワード線駆動信号ＲＸを昇圧
するための昇圧容量６１３を含む。遅延回路６１２は、
偶数段縦続接続されたインバータ回路ＩＶを含む。キャ
パシタ６１３はその容量結合によりワード線駆動信号Ｒ
Ｘのハイレベル電位をさらに昇圧する。

【００２２】行アドレスデコーダ５０３は、各ワード線
に対応して設けられる行デコーダ回路６０３を含む。行
デコーダ回路６０３は与えられた内部アドレス信号が所
定の論理値の組合せのとき選択状態となりハイレベルの
行選択信号を発生する。

【００２３】ワードドライバ５０４は、各ワード線に対
応して設けられたドライブ回路６０４を含む。ドライブ
回路６０４は、行デコーダ回路６０３の出力に応答して
ワード線駆動信号ＲＸを対応のワード線ＷＬへ伝達する
ｎチャネルＭＯＳトランジスタＮＴ３０と、リセット信
号（これは通常内部ロウアドレスストローブ信号／ＲＡ
Ｓに応答して発生されるがその発生経路は示さず）に応
答してワード線ＷＬの電位を接地電位へ放電するｎチャ
ネルＭＯＳトランジスタＮＴ３１を含む。ワード線駆動
信号ＲＸが動作電源電位以上に昇圧された場合、トラン
ジスタＮＴ３０はそのゲート−ドレイン間およびゲート
−ソース間の容量結合によりそのゲート電位が昇圧され
る（これはワード線駆動信号の昇圧レベル以上）。これ
によりトランジスタＮＴ３０を介して昇圧されたワード
線駆動信号ＲＸがワード線ＷＬへ伝達される。次に、図
１２ないし図１４に示す半導体記憶装置の動作をその動
作波形図である図１５を参照して簡単に説明する。

【００２４】外部ロウアドレスストローブ信号＊ＲＡＳ
がローレベルに立ち下がると、半導体記憶装置はメモリ
サイクルへ入る。この信号＊ＲＡＳの立ち下がりに応答
してプリチャージ／イコライズ信号φＰＲがローレベル
へ立ち下がる。信号φＰＲの発生経路は示していない。
これに応答して、プリチャージ／イコライズ回路ＰＥ
は、不活性状態となり、トランジスタＮＴ１〜ＮＴ３が
オフ状態となる。ビット線ＢＬおよび／ＢＬはプリチャ
ージ電位ＶＢＬ（通常、ＶＣＣ／２のレベル）でフロー
ティング状態となる。

【００２５】次いで、ワード線駆動信号発生回路５０５
からワード線駆動信号ＲＸが発生され、この信号ＲＸ
は、昇圧回路５１２によりさらに動作電源電圧ＶＣＣレ
ベル以上に昇圧される。

【００２６】一方において、アドレスバッファ５０２が
与えられたアドレス信号Ａ０〜Ａ１ｎを取込み内部行ア
ドレス信号を発生する。行アドレスデコーダ５０３がこ
の内部行アドレス信号をデコードすることにより、行デ
コーダ回路５０３およびドライブ回路５０４が選択され
る。ワード線駆動信号発生回路５０５からのワード線駆
動信号ＲＸがドライブ回路５０４を介して対応のワード
線ＷＬへ伝達される。

【００２７】ワード線ＷＬ（今ワード線ＷＬ１が選択さ
れたと仮定する）の電位が立ち上がると、メモリセルＭ
Ｃ１のトランジスタＮＴ４がオン状態となり、キャパシ
タＣ１の蓄積電荷がビット線ＢＬへ伝達される。メモリ
セルＭＣ１が情報“０”を記憶している場合、図１５に
示すようにビット線ＢＬの電位がプリチャージ電位より
も少し低下する。ビット線／ＢＬはプリチャージ電位Ｖ
ＢＬを維持する。

【００２８】次いで、センスアンプ活性化信号発生回路
５１０からセンスアンプ活性化信号φＳＮおよび／φＳ
Ｐが発生され、センスアンプ活性化回路５１４が活性化
されてセンスアンプＰＳＡおよびＮＳＡが動作する。

【００２９】この結果、ビット線ＢＬおよび／ＢＬに生
じていた微小な電位差が増幅され、ビット線ＢＬの電位
が接地電位レベルおよびビット線／ＢＬの電位が動作電
源電圧ＶＣＣレベルとなる。

【００３０】次いで外部からのコラムアドレスストロー
ブ信号＊ＣＡＳが活性状態となりアドレスバッファ５０
２から内部列アドレス信号が発生され、列アドレスデコ
ーダ５０６へ与えられる。列アドレスデコーダ５０６は
この与えられた内部アドレス信号をデコードし、メモリ
セルアレイ５０１の対応の列を選択する列選択信号Ｙｉ
を発生する。これによりビット線ＢＬおよび／ＢＬがＩ
ＯゲートＩＯＧを介して内部データ線ＤＢ，／ＤＢへ接
続される。

【００３１】データ書込の場合には、書込指示信号／Ｗ
Ｅが活性状態のローレベルにある。これにより入出力回
路５０８からは内部書込データが内部データ線ＤＢ，／
ＤＢへ伝達され、次いで対応のビット線ＢＬおよび／Ｂ
Ｌへ伝達され、メモリセルＭＣ１へデータが書込まれ
る。

【００３２】データ読出時においては、このビット線Ｂ
Ｌ，／ＢＬの電位が内部データ線ＤＢ，／ＤＢへ伝達さ
れ、次いで入出力回路５０８へ伝達され、外部読出デー
タＤ／Ｑが生成される。データ書込時における書込タイ
ミングは制御信号＊ＣＡＳおよび＊ＷＥにより決定され
る。通常、この信号＊ＣＡＳおよび＊ＷＥがともに活性
状態のローレベルとなったときに外部書込データが取込
まれ、内部書込データが生成され内部データ線ＤＢ，／
ＤＢへ伝達される。

【００３３】

【発明が解決しようとする課題】図１３に示すように、
ダイナミック型メモリセルは、１個のＭＯＳトランジス
タと１個のキャパシタを備える。ＭＯＳトランジスタ
は、そのゲート電圧からしきい値電圧Ｖｔｈを引いた電
圧を通過させる。ワード線ＷＬの電位が電源電圧ＶＣＣ
レベルの場合、たとえビット線の電位が電源電圧ＶＣＣ
レベルのハイレベルとなっても、メモリセルキャパシタ
へは、ＶＣＣ−Ｖｔｈレベルの信号が伝達される。

【００３４】ワード線選択時においては、このビット線
に蓄積された信号電荷が対応のビット線へ伝達される。
プリチャージ電位ＶＢＬは通常ＶＣＣ／２である。ビッ
ト線のローレベルは接地電位レベルである。したがっ
て、ビット線の読出電圧（センスアンプ動作前にビット
線に現われる電圧）がハイレベルとローレベルとでプリ
チャージ電圧に関して非対称となり、センスアンプの動
作マージンが悪くなる。

【００３５】そこで、ＶＣＣレベルの信号を損失なくメ
モリセルキャパシタへ格納するために、選択ワード線の
電位をＶＣＣ＋Ｖｔｈ以上に昇圧する。これにより、信
号損失を伴うことなくハイレベルデータをメモリセルキ
ャパシタへ格納することができる。これにより、十分な
値のハイレベル読出電電圧を得ることができかつハイレ
ベルの読出電圧およびローレベルの読出電圧をプリチャ
ージ電位に関して対称とすることができ、センスアンプ
は誤動作することなく確実にセンス動作を実行すること
ができる。

【００３６】また、このとき、ワード線駆動信号ＲＸを
ＶＣＣ以上に昇圧することにより、ワード線電位の立ち
上がり速度が早くなり、高速でビット線へメモリセルデ
ータを読出すことができる。これにより、センスアンプ
を活性化するタイミングを早く設定することができ、ア
クセス時間を短縮することができる。

【００３７】このようなワード線駆動信号ＲＸを昇圧す
るために図１４に一例を示すようなワード線駆動信号発
生回路が用いられる。このワード線駆動信号発生回路に
おける昇圧回路は、ワード線駆動信号の遅延信号をキャ
パシタ６１３の一方電極へ与えることにより、このキャ
パシタ６１３の他方電極電位が容量結合により上昇し、
これによりワード線駆動信号ＲＸのハイレベルを動作電
源電圧ＶＣＣ以上のレベルに昇圧している。

【００３８】この図１４に示す構成の場合、外部ロウア
ドレスストローブ信号＊ＲＡＳがローレベルにあり、半
導体記憶装置がメモリサイクルにある間常にワード線駆
動信号ＲＸの電位レベルは動作電源電圧ＶＣＣ以上に昇
圧される。ダイナミック型半導体記憶装置は高集積化さ
れるにつれ、その素子のサイズが小さくされている。こ
の場合、ワード線の信頼性が非常に重要なポイントとな
る。すなわち、素子の微細化に伴い、ワード線下のゲー
ト絶縁膜の膜厚が薄くなり、ワード線に高圧が印加され
るとこのゲート絶縁膜の絶縁破壊が生じやすくなる。ま
た、素子の微細化に伴いワード線の線幅も小さくなり、
ワード線自体に、この高圧によるエレクトロマイグレー
ションまたはストレスマイグレーション等に起因する断
線などが生じる原因となる。

【００３９】また半導体記憶装置においてページモード
またはスタティックコラムモードなどのように、外部ロ
ウアドレスストローブ信号＊ＲＡＳが活性状態にあるサ
イクル時間が極めて長い動作モードがある。このような
デバイスの動作サイクル時間が極めて長いロングｔＲＡ
Ｓ（信号ＲＡＳが活性状態にある時間）においてはこの
長いサイクル期間中常にワード線に昇圧されたレベルの
電圧が印加される。このようにワード線に長時間にわた
って昇圧電圧が印加された場合、ワード線の耐圧劣化が
生じやすくなり、ワード線の信頼性が損なわれるという
問題が生じる。

【００４０】それゆえ、この発明の目的は、ワード線の
信頼性を損なうことのないダイナミック型半導体記憶装
置を提供することである。

【００４１】

【課題を解決するための手段】この発明にかかるダイナ
ミック型半導体記憶装置は、被選択ワード線へ伝達され
るべきワード線駆動信号を発生するワード線駆動信号発
生手段と、ワード線駆動信号と異なる信号に応答して、
ワード線駆動信号発生手段から発生されたワード線駆動
信号のレベルを昇圧すべきか否かを判別するための判別
手段と、発生されたワード線駆動信号と判別手段の出力
とに応答してこの発生されたワード線駆動信号をさらに
昇圧する昇圧手段とを備える。

【００４２】

【作用】判別手段は、ワード線駆動信号を昇圧すべきか
否かを判別し、昇圧手段はこの判別手段の判別結果に従
ってワード線駆動信号を昇圧する。したがって、必要な
期間のみワード線駆動信号が昇圧されるため、常時ワー
ド線へ高圧が印加されることがなくなり、ワード線の信
頼性が改善される。

【００４３】

【実施例】図１はこの発明によるダイナミック型半導体
記憶装置に用いられるワード線駆動信号発生回路の構成
を概略的に示す図である。この図１に示すワード線駆動
信号発生回路は図１２および図１３に示すダイナミック
型半導体記憶装置への適用を意図している。すなわち、
図１に示すワード線駆動信号発生回路７０５は、図１２
および図１４に示すワード線駆動信号発生回路５０５の
かわりに用いられる。

【００４４】図１において、ワード線駆動信号発生回路
７０５は、内部ロウアドレスストローブ信号／ＲＡＳに
応答してワード線駆動信号ＲＸを発生するＲＸ発生回路
５１１と、このワード線駆動信号ＲＸと異なる信号に応
答して、このワード線駆動信号ＲＸのレベルをさらに昇
圧すべきか否かを判別する判別回路７０１と、判別回路
７０１の出力とワード線駆動信号ＲＸとに応答してこの
ワード線駆動信号ＲＸをさらに昇圧する昇圧回路７０２
を含む。判別回路７０１は、電源電圧レベルまたは外部
制御信号に従ってワード線駆動信号ＲＸを昇圧すべきか
否かを判別する。

【００４５】昇圧回路７０２は、この判別回路７０１が
ワード線駆動信号を昇圧すべきであると判定したときの
みこのワード線駆動信号ＲＸを昇圧する。したがって、
必要なときのみワード線駆動信号ＲＸが動作電源電圧Ｖ
ＣＣ以上に昇圧される。これにより、ワード線へは不必
要に過電圧が印加されることがなくなり、ワード線の信
頼性が改善される。

【００４６】図２は、この発明のダイナミック型半導体
記憶装置に用いられるワード線線駆動信号発生回路の具
体的構成の一例を示す図である。図２においては、判別
回路７０１および昇圧回路７０２の構成が示される。判
別回路７０１は、動作電源電圧ＶＣＣのレベルを検出す
るための電位検出回路７１０と、この電位検出回路７１
０の出力に応答してワード線駆動信号ＲＸを昇圧すべき
か否かを判別する２段の従属接続されたインバータ回路
１０および１１を含む。

【００４７】電位検出回路７１０は、動作電源電位ＶＣ
ＣとノードＮ３との間に直列に接続されるダイオード接
続されたｎチャネルＭＯＳトランジスタ２０，２１およ
び２２と、トリガ信号ＲＸＴに応答してオン状態となる
ｎチャネルＭＯＳトランジスタ２３と、トランジスタ２
３と接地電位との間に設けられる抵抗体３０を含む。抵
抗体３０の抵抗値はトランジスタ２０〜２２のオン抵抗
よりも大きくされる。これにより、トランジスタ２３が
トリガ信号ＲＸＴによりオン状態となり、この電位検出
回路７１０に電流が流れたとき、ノードＮ３の電位はＶ
ＣＣ−３Ｖｔｈとなる。ただしＶｔｈはトランジスタ２
０〜２２のしきい値電圧である。インバータ回路１１は
このノードＮ３の信号電位を反転増幅する。インバータ
回路１０はこのインバータ回路１０の出力を反転して出
力する。

【００４８】昇圧回路７０２は、この判別回路７０１の
出力とＲＸ発生回路５１１からのワード線駆動信号ＲＸ
とを受けるＮＡＮＤ回路４０と、ＮＡＮＤ回路４０の出
力に応答して信号線７５０上に伝達されたワード線駆動
信号ＲＸを昇圧する昇圧容量５を含む。ＮＡＮＤ回路４
０は、その両入力がともにハイレベルとなったときにの
みその出力はローレベルとなる。

【００４９】トリガ信号ＲＸＴはワード線駆動信号ＲＸ
をトリガするための信号であり、このワード線駆動信号
ＲＸよりも早いタイミングで活性状態とされる。すなわ
ちＲＸ発生回路５１１において、内部ロウアドレススト
ローブ信号／ＲＡＳに応答してまずトリガ信号ＲＸＴが
発生され、続いてこのトリガ信号ＲＸＴに応答してワー
ド線駆動信号ＲＸが発生される。これはたとえば図１４
に示す構成において、インバータ回路６１０および遅延
回路６１１前段にバッファ回路を設けておき、このバッ
ファ回路前段からトリガ信号ＲＸＴが発生する構成が用
いられてもよい。次にこの図２に示すワード線駆動信号
発生回路の動作をその動作波形図である図３を参照して
説明する。

【００５０】まず動作電源電圧ＶＣＣが所定電圧（たと
えば５．５Ｖ）以下の場合について説明する。外部ロウ
アドレスストローブ信号＊ＲＡＳがローレベルへ立ち下
がると、応じてＲＸ発生回路５１１からトリガ信号ＲＸ
Ｔが発生され、この電位検出回路７１０が活性化する。
これにより、ノードＮ３の電位はＶＣＣ−３Ｖｔｈとな
る。いま動作電源電圧ＶＣＣは所定の電圧（５．５Ｖ）
以上であるため、このノードＮ３の電位はインバータ回
路１１においてハイレベルと判断され、このインバータ
回路１１の出力がローレベルとなる。次いでインバータ
回路１０の出力はハイレベルとなる。

【００５１】一方ＲＸ発生回路５１１からはトリガ信号
ＲＸＴに続いてワード線駆動信号ＲＸが発生される。こ
のワード線駆動信号ＲＸがハイレベルへ立ち上がると、
ＮＡＮＤ回路４０は両入力がハイレベルのため、その出
力はローレベルとなる。これにより昇圧容量５は昇圧を
行なわず、信号線７５０上に伝達されるワード線駆動信
号ＲＸは電源電圧ＶＣＣレベルとなる（図３（ＩＩ）参
照）。

【００５２】次に動作電源電圧ＶＣＣが所定電圧以下の
場合の動作について説明する（図３（Ｉ）参照）。この
場合ノードＮ３の電位ＶＣＣ−３Ｖｔｈはインバータ回
路１１によりローレベルと判定され、インバータ回路１
１の出力はハイレベルとなる。応じてインバータ回路１
０の出力がローレベルとなる。ＲＸ発生回路５１１がワ
ード線駆動信号ＲＸを発生する。このときインバータ回
路１０および１１が有する遅延時間がインバータ回路１
０の出力のハイ／ローが確定するまでに、ＲＸ発生回路
５１１からワード線駆動信号ＲＸが発生されているよう
に定められていれば、この信号線７５０上に伝達された
ワード線駆動信号ＲＸはインバータ回路１０およびＮＡ
ＮＤ回路４０の出力に従って動作電源電圧ＶＣＣレベル
以上に昇圧される。このワード線駆動信号ＲＸの昇圧レ
ベルは、昇圧容量５の容量と信号線７５０に付随する浮
遊容量との比により決定される。

【００５３】ここで、信号ＲＸＴ，ＲＸが発生された
後、ノードＮ１およびＮ２の電位が確定する。ノードＮ
３の電位の確定タイミングは上述の条件が満足される限
り、信号ＲＸの発生タイミングの前後いずれでもよい。
ノードＮ２の電位は信号ＲＸＴ発生前はＶＣＣレベルの
ハイレベルである。信号ＲＸ発生前はノードＮ２はハイ
レベルであるが信号ＲＸにより一旦ローレベルへ立下が
る。

【００５４】上述のように電源電圧ＶＣＣのレベルをモ
ニタし、この電源電圧ＶＣＣのレベルに応じて選択的に
ワード線駆動信号ＲＸの昇圧を行なうことにより電源電
圧ＶＣＣが高電圧状態となったときにワード線へ不必要
に過電圧が印加されることがなくなり、ワード線の信頼
性が改善される。

【００５５】たとえば、半導体記憶装置の通常動作電源
電圧範囲が１．６Ｖ〜３．６Ｖと広範囲に設定されてい
る場合、その最大定格電圧値が５．５Ｖ程度に設定され
る。これは、近年の動作電源電圧の低電圧化における１
つの傾向である。最大定格電圧レベル以上の電圧が半導
体記憶装置に印加された場合にワード線昇圧が行なわれ
た場合、ワード線に過電圧が印加され、その信頼性が損
なわれる。この場合、図２に示すような構成を用いるこ
とにより、動作電源電圧ＶＣＣが５．５Ｖ以上となった
場合にはワード線の昇圧は実行されない。動作電源電圧
が５．５Ｖ以上となった場合には、このワード線駆動信
号ＲＸは十分高電圧のレベルであるため、ワード線は高
速でその電位が立ち上がり、またビット線に現われる読
出電圧としては十分な値の電圧が確保されるため、セン
スアンプの活性化タイミングに悪影響を及ぼすことなく
確実にセンス動作を実行することが可能となり、アクセ
ス遅延がもたらされることもない。

【００５６】図２に示す回路構成では、動作電源電圧Ｖ
ＣＣがたとえば５．５Ｖの所定値以上となったときには
ワード線駆動信号の昇圧は行なわれない。半導体記憶装
置においては、加速試験（バーイン試験）が行なわれ
る。この加速試験は、半導体記憶装置を高電圧高温度の
環境下で動作させ、潜在的な不良を顕在化させることに
より初期不良を見いだし、これにより不良品を検出する
試験である。この加速試験においては、ワード線の耐圧
劣化を意図的に引き起こす必要がある。したがって、こ
のような加速試験において動作電源電圧ＶＣＣが高電圧
とされた場合にはワード線の昇圧を行なう必要がある。
以下、このような高電圧動作時においても選択的にワー
ド線を動作電源電圧レベル以上に昇圧するための構成に
ついて説明する。

【００５７】図４はこの発明の他の実施例であるワード
線駆動信号発生回路の構成を示す図である。

【００５８】図４において、判別回路７０１は、電位検
出回路７１０およびインバータ回路１０および１１に加
えて、外部から与えられる加速試験指示信号＊ＢＩに応
答して加速試験が指定されたことを検出するバーンイン
モード検出回路８０１を含む。このバーンインモード検
出回路８０１は外部からのバーンインモード指示信号＊
ＢＩに応答して内部制御信号ＢＩおよび／ＢＩを生成す
る。このバーンインモード検出回路８０１は、単に所定
の端子が通常動作時電圧以上の電圧に設定されたときに
加速試験が設定されたことを検出するように構成されて
もよい。またこれに代えて、このバーンインモード検出
回路８０１は、外部制御信号（＊ＲＡＳ，＊ＣＡＳおよ
び＊ＷＥ等）のタイミングの組合せにより加速試験モー
ド指定を検出するように構成されてもよい。いずれの構
成においても、バーンインモード検出回路８０１は、外
部制御信号に応答して加速試験が設定されたことを検出
し、この検出結果を示す内部制御信号ＢＩおよび／ＢＩ
を生成する。

【００５９】昇圧回路７０２は、内部制御信号／ＢＩに
応答してＮＡＮＤ回路４０の出力と昇圧容量５ｂの一方
電極とを電気的に接続するｎチャネルＭＯＳトランジス
タ２４と、内部制御信号ＢＩに応答して信号線７５０上
のワード線駆動信号ＲＸを伝達するｎチャネルＭＯＳト
ランジスタ２５と、トランジスタ２５出力を所定時間遅
延させる遅延回路５０と、遅延回路５０の出力に応答し
て信号線７５０上のワード線駆動信号ＲＸをさらに昇圧
する昇圧キャパシタ５ａを含む。

【００６０】内部制御信号ＢＩおよび／ＢＩは加速試験
モード時においてはそれぞれハイレベルおよびローレベ
ルとなり、通常動作モード時においてはそれぞれローレ
ベルおよびハイレベルとなる。次にこの図４に示すワー
ド線駆動信号発生回路の動作についてその動作波形図で
ある図５を参照して説明する。まず、図５（Ａ）を参照
して加速試験モードが指定された場合の動作について説
明する。

【００６１】加速試験モードが設定された場合、内部制
御信号ＢＩはハイレベルとなる。これにより、トランジ
スタ２５がオン状態、トランジスタ２４はオフ状態とな
る。

【００６２】外部ロウアドレスストローブ信号＊ＲＡＳ
がローレベルの活性状態となると、ＲＡＸ発生回路から
ワード線駆動信号ＲＸが発生される。この発生されたワ
ード線駆動信号ＲＸはトランジス２５を介して遅延回路
７２１へ与えられる。これにより、発生された信号線７
５０上のワード線駆動信号ＲＸは昇圧容量５ａによりさ
らにそのレベルが昇圧され、動作電源電圧ＶＣＣ以上と
なる。

【００６３】一方、トランジスタ２４はオフ状態にある
ため、ＮＡＮＤ回路４０の出力は昇圧容量５ｂへは伝達
されない。したがって、判別回路７０１の出力は無視さ
れるため、動作電源電圧ＶＣＣのレベルに関わりなく加
速試験モード時においてはワード線駆動信号ＲＸの昇圧
が実行される。

【００６４】通常動作モード時においては図５（Ｂ）に
示すように内部制御信号ＢＩはローレベルである。この
場合、トランジスタ２５がオフ状態となり、トランジス
タ２４はオン状態となる。この場合遅延回路７２１へは
ワード線駆動信号ＲＸは伝達されず、昇圧容量５ａによ
る昇圧動作は実行されない。したがってこの通常動作モ
ード時においてはトランジスタ２４がオン状態のため、
判別回路７０１の出力すなわち動作電源電圧ＶＣＣのレ
ベルに従ってワード線駆動信号ＲＸの昇圧動作が選択的
に実行される。

【００６５】なお、この図４に示す構成においては、加
速試験時においてワード線を動作電源電圧レベルにかか
わりなく昇圧するように構成している。この場合、加速
試験のみならず、ワード線を動作電源電圧レベル以上に
この電源電圧ＶＣＣのレベルにかかわりなく昇圧する必
要がある場合にこの図４に示す構成が用いられてもよ
い。

【００６６】図２および図４に示す構成においては、ワ
ード線駆動信号ＲＸが昇圧される場合、その昇圧期間は
内部ロウアドレスストローブ信号／ＲＡＳがローレベル
の期間である。ページモードまたはスタティックコラム
モードなどのロングサイクルの場合、長時間にわたって
ワード線に高圧が印加される。

【００６７】ワード線のレベルを昇圧する必要がある期
間は、十分な読出電圧を高速で得るためのワード線選択
期間時からセンスアンプ動作時までと、ビット線に読出
されたデータをメモリセルへ再書込みするためのリスト
ア期間である。すなわち、図６に示すように外部制御信
号＊ＲＡＳが立ち下がったときの所定期間Ｔ１と、外部
ロウアドレスストローブ信号＊ＲＡＳが立ち上がったと
きの所定の期間Ｔ２である。ここで期間Ｔ１の終了時点
はセンスアンプによるセンス動作開始前であってもよ
く、センスアンプによる動作が完了し、このビット線間
の電位差が十分に増幅されるまでのセンス動作完了時点
であってもよい。

【００６８】図７はこの発明のさらに他の実施例である
ワード線駆動信号発生回路における昇圧回路の構成を示
す図である。この図７に示す昇圧回路７０２は、内部制
御信号ＲＡＳ（Ｉ）と信号線７５０上のワード線駆動信
号ＲＸを受けるＮＡＮＤ回路４０ａと、ＮＡＮＤ回路４
０ａの出力を受けるインバータ回路１０ａと、インバー
タ回路１０ａの出力を所定時間遅延させる遅延回路５０
ａと、遅延回路５０ａの出力に応答して信号線７５０上
のワード線駆動信号ＲＸを昇圧する昇圧容量５ａを含
む。この内部制御信号ＲＡＳ（Ｉ）は、外部ロウアドレ
スストローブ信号＊ＲＡＳの立ち下がりに応答してセッ
トされてハイレベルとなり、センスアンプ活性化信号φ
ＳＮに応答してリセットされてローレベルとなる。この
回路４０ａ，１０ａおよび５０ａおよび昇圧容量５ａの
経路は、内部ロウアドレスストローブ信号＊ＲＡＳが立
ち下がってからセンス動作時までの期間においてワード
線駆動信号ＲＸのレベルを昇圧する。

【００６９】昇圧回路７０２はさらに、内部制御信号／
ＲＡＳ（ＩＩ）と信号線７５０上のワード線駆動信号Ｒ
Ｘを受けるＮＡＮＤ回路４０ｂと、ＮＡＮＤ回路４０ｂ
の出力を受けるインバータ回路１０ｂと、インバータ回
路１０ｂの出力を所定時間遅延させる遅延回路５０ｂ
と、遅延回路５０ｂの出力に応答して信号線７５０上の
ワード線駆動信号ＲＸを昇圧する昇圧容量５ｂを含む。
内部制御信号／ＲＡＳ（ＩＩ）は、外部ロウアドレスス
トローブ信号＊ＲＡＳの立ち下がりに応答してセットさ
れてローレベルとなり、外部ロウアドレスストローブ信
号＊ＲＡＳの立ち上がりに応答してリセットされてハイ
レベルとなる。この回路４０ｂ，１０ｂ，５０ｂおよび
容量５ｂの経路は、外部ロウアドレスストローブ信号＊
ＲＡＳの立ち上がり時の所定の期間ワード線駆動信号Ｒ
Ｘを昇圧する。

【００７０】この図７に示す構成において、ＮＡＮＤ回
路４０およびインバータ回路１０が十分に遅延時間を有
している場合には、遅延回路５０ａおよび５０ｂは特に
設けられなくてもよい。次にこの図７に示す昇圧回路の
動作をその動作波形図である図８を参照して説明する。

【００７１】外部ロウアドレスストローブ信号＊ＲＡＳ
がローレベルへ立ち下がると内部制御信号ＲＡＳ（Ｉ）
がハイレベルへ立ち上がり、一方内部制御信号／ＲＡＳ
（ＩＩ）がローレベルへ立ち下がる。次いで、この外部
ロウアドレスストローブ信号＊ＲＡＳのローレベルへの
以降に応答してＲＸ発生回路からワード線駆動信号ＲＸ
が発生される。これに応答してＮＡＮＤ回路４０ａの出
力がローレベルへ立ち下がり、インバータ回路１０ａお
よび遅延回路５０ａを介してこの信号線７５０上のワー
ド線駆動信号ＲＸのレベルが電源電圧ＶＣＣレベル以上
に昇圧される。

【００７２】次いで、ワード線選択動作が実行された
後、この外部ロウアドレスストローブ信号＊ＲＡＳのロ
ーレベルへの移行に応答して、所定時間経過後センスア
ンプ活性化信号φＳＮがセンスアンプ駆動回路から発生
される。これによりビット線対におけるセンス動作が実
行される。

【００７３】このセンスアンプ活性化信号φＳＮがハイ
レベルへ立ち上がると、これに応答して内部制御信号Ｒ
ＡＳ（Ｉ）がローレベルへ立ち下がり、信号線７５０上
のワード線駆動信号ＲＸが昇圧容量５ａを介した容量結
合によりそのレベルは電源電圧レベルＶＣＣレベル低下
する。この後データの書込または読出が実行された後外
部制御信号＊ＲＡＳがハイレベルへ立ち上がる。この外
部ロウアドレスストローブ信号＊ＲＡＳの立ち上がりに
応答して内部制御信号／ＲＡＳ（ＩＩ）がハイレベルへ
立ち上がり、ＮＡＮＤ回路４０ｂの出力がローレベルへ
立ち下がる。これに応答してインバータ回路１０ｂおよ
び遅延回路５０ｂおよび昇圧容量５ｂを介して信号線７
５０上のワード線駆動信号ＲＸが電源電圧ＶＣＣレベル
以上に昇圧される。この期間において各メモリセルに対
するリストア動作が実行される。このワード線駆動信号
ＲＸがローレベルへ立ち下がると、次いでセンスアンプ
活性化信号φＳＮがローレベルへ立ち下がる。これによ
り１つのメモリサイクルが完了する。

【００７４】図９は内部制御信号／ＲＡＳ（ＩＩ）およ
びＲＡＳ（Ｉ）を発生するための回路構成を示す図であ
る。内部制御信号／ＲＡＳ（ＩＩ）はＲＡＳバッファ６
０９から発生される。このＲＡＳバッファ６０９は外部
ロウアドレスストローブ信号＊ＲＡＳをバッファ処理し
て内部制御信号／ＲＡＳ（ＩＩ）を発生する。ＲＡＳバ
ッファ６０９はまた外部ロウアドレスストローブ信号＊
ＲＡＳをバッファ処理して内部制御信号ＲＡＳを発生す
る。この内部制御信号ＲＡＳは内部制御信号／ＲＡＳ
（ＩＩ）と相補な信号である。

【００７５】内部制御信号ＲＡＳ（Ｉ）は制御信号発生
回路６７０から発生される。この制御信号発生回路６７
０は、その真入力にＲＡＳバッファ６０９からの内部制
御信号ＲＡＳを受け、その負入力にセンスアンプ駆動回
路５１０からのセンスアンプ活性化信号φＳＮを受ける
ＡＮＤ回路によりたとえば構成される。センスアンプ駆
動回路５１０はこのＲＡＳバッファ６０９からの内部制
御信号ＲＡＳに応答してＲＸ発生回路５１１からワード
線駆動信号ＲＸが発生された後所定時間経過後にセンス
アンプ活性化信号φＳＮを発生する。

【００７６】この図９に示す構成において、制御信号発
生回路６７０は、センスアンプ駆動回路５１０からのセ
ンスアンプ活性化信号φＳＮに代えて、ｐチャネルセン
スアンプ活性化信号φＳＰを受けるように構成されても
よい。この制御信号発生回路６７０は、センスアンプ活
性化信号φＳＮに応答して内部制御信号ＲＡＳ（Ｉ）を
発生する。この内部制御信号ＲＡＳ（Ｉ）の立ち上がり
タイミングは、センス動作完了前に生じてもよく、セン
ス動作完了後に生じてもよい。図９に示す構成において
判別回路はＲＡＳバッファ６０９と制御信号発生回路６
７０により構成される。

【００７７】図１０はこの発明のさらに他の実施例であ
る昇圧回路の構成を示す図である。この図１０に示す昇
圧回路は、図７に示す昇圧回路の構成に加えてさらに信
号線７５０上のワード線駆動信号ＲＸとライトイネーブ
ル信号ＷＥを受けるＮＡＮＤ回路４０ｃと、ＮＡＮＤ回
路４０ｃの出力を受けるインバータ回路１０ｃと、イン
バータ回路１０ｃの出力を受ける遅延回路５０ｃと、遅
延回路５０ｃの出力に応答して信号線７５０上のワード
線駆動信号ＲＸを昇圧する昇圧容量５０ｃを備える。こ
の図１０に示す構成の場合、内部ライトイネーブル信号
ＷＥが発生されたとき、ワード線駆動信号ＲＸのレベル
が昇圧される。このライトイネーブル信号ＷＥは、外部
からのライトイネーブル信号＊ＷＥに応答して発生され
てもよく、また半導体記憶装置内部で所定のタイミング
で発生されるワンショットのパルス信号が用いられても
よい。このライトイネーブル信号ＷＥの発生タイミング
にもよるが、この図１０に示す昇圧回路の構成の場合、
その動作波形図である図１１に示すようにライトイネー
ブル信号ＷＥに応答してワード線駆動信号ＲＸが電源電
圧レベル以上に昇圧され、この昇圧レベルがさらに内部
制御信号／ＲＡＳ（ＩＩ）に応答して昇圧される。これ
により、より確実に選択メモリセルへ電源電圧ＶＣＣレ
ベルのハイレベルの信号を書込むことができる。

【００７８】なお上述のダイナミック型半導体記憶装置
においてはアドレス信号は時分割的に与えられるとして
説明しており、外部ロウアドレスストローブ信号をメモ
リサイクル規定信号として用いてる。しかしながら、行
アドレス信号と列アドレス信号とが並列に与えられる場
合、この場合メモリサイクルはチップセレクト信号＊Ｃ
Ｓにより決定される。この場合チップセレクト信号＊Ｃ
Ｓが上述の外部ロウアドレスストローブ信号＊ＲＡＳに
代えて用いられる。また、アドレス変化検出信号ＡＴＤ
が信号＊ＲＡＳの代わりに用いられてもよい。

【００７９】またダイナミック型半導体記憶装置として
はＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）に限らず、仮想スタティックランダムアクセスメモ
リ（ＶＳＲＡＭ）または擬似スタティックランダム・ア
クセス・メモリ（ＰＳＲＡＭ）のような半導体記憶装置
であっもよく、メモリアクセス時においてワード線の電
位が動作電源電圧レベル以上に昇圧される半導体記憶装
置であれば本発明は適用可能である。

【００８０】

【発明の効果】以上のように、この発明によれば、動作
電源電圧レベルまたは外部からの信号によりワード線駆
動信号を選択的に昇圧を行なうように構成したため、ワ
ード線が不必要に高電圧に維持されることがなくなり、
ワード線の耐圧劣化が生じることがなく、信頼性の高い
半導体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明のダイナミック型半導体記憶装置に用
いられるワード線駆動信号発生回路の構成を示す図であ
る。

【図２】この発明におけるワード線駆動信号発生回路の
具体的構成の一例を示す図である。

【図３】図２に示すワード線駆動信号発生回路の動作を
示す信号波形図である。

【図４】この発明に従うワード線駆動信号発生回路の他
の構成例を示す図である。

【図５】図４に示すワード線駆動信号発生回路の動作を
示す信号波形図である。

【図６】この発明のさらに他の実施例であるワード線駆
動信号発生回路の動作を概略的に示す信号波形図であ
る。

【図７】図６に示す動作波形を実現するワード線駆動信
号発生回路に用いられる昇圧回路の構成を示す図であ
る。

【図８】図７に示す昇圧回路の動作を示す信号波形図で
ある。

【図９】図７に示される昇圧回路と対をなして用いられ
る判別回路の構成を示す図である。

【図１０】この発明のさらに他の実施例であるワード線
駆動信号発生回路の昇圧回路の構成を示す図である。

【図１１】図１０に示す昇圧回路の動作を示す信号波形
図である。

【図１２】従来のダイナミック型半導体記憶装置の全体
の構成を示す図である。

【図１３】図１２に示すメモリセルアレイおよびセンス
アンプならびにＩＯゲートの具体的構成の一例を示す図
である。

【図１４】図１２に示すクロックバッファおよびワード
線駆動信号発生回路の具体的構成の一例を示す図であ
る。

【図１５】図１２ないし図１４に示すダイナミック型半
導体記憶装置の動作を示す信号波形図である。

【符号の説明】

５１１ ＲＸ発生回路 ５１０ センスアンプ駆動回路 ６７０ 制御信号発生回路 ７０１ 判別回路 ７０２ 昇圧回路 ７０５ ワード線駆動信号発生回路 ７１０ 電位検出回路 ７５０ ワード線駆動信号伝達信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 選択されたワード線へ伝達されるべきワ
   ード線駆動信号を発生するワード線駆動信号発生手段、 前記ワード線駆動信号と異なる信号に応答して、前記ワ
   ード線駆動信号発生手段から発生されたワード線駆動信
   号をさらに昇圧すべきか否かを判別する判別手段、およ
   び前記判別手段の出力と前記発生されたワード線駆動信
   号とに応答して前記発生されたワード線駆動信号をさら
   に昇圧する昇圧手段を備える、ダイナミック型半導体記
   憶装置。