JPH09185884A - 高電位発生器 - Google Patents

Abstract

(57)【要約】 【課題】 動作電圧区間内では電荷ポンプ回路を動作さ
せずに外部電圧をして直接高電位を供給するようにし、
その他の電圧区間では電荷ポンプ回路より生成された高
電位を用いることによりパワー消耗を低減させた半導体
記憶装置の高電位発生手段を提供すること。 【解決手段】 本発明の高電位発生器は、外部電圧が動
作電圧区間内に進入することを感知した信号を出力する
動作電圧検出手段と、外部電圧が動作電圧区間以上の
時、これを感知した信号を出力するバーン−インテスト
電圧検出手段と、外部電圧を出力端子に伝達させるスイ
ッチ手段と、動作電圧検出手段及びバーン−インテスト
電圧検出手段からの出力信号に伴い高電位検出手段、又
はスイッチ手段を選択して動作させる検出器ドライバ手
段を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置の高
電位発生器に関し、特に外部電圧により直接高電位に供
給されるようにしてパワー消耗を低減した高電位発生器
に関する。

【０００２】

【従来の技術】通常ディラムチップを動作させるために
は、外部から供給される電源電位（Ｖｄｄ，Ｖｃｃ）以
外にＶｂｂ，Ｖｐｐ，Ｖｘｇ等の内部電源を必要とする
ことになる。

【０００３】これら内部電源を簡単に紹介すれば、先ず
ＶｂｂはＮＭＯＳトランジスタのバックゲートバイアス
（ｂａｃｋ ｇａｔｅ ｂｉａｓ）電源に用いられる基
板電位でありその値は負の値を有する。そして、Ｖｐｐ
はワードラインをアクティブさせるための高電位であ
り、駆動電位（Ｖｄｄ，Ｖｃｃ）より少なくともしきい
値電圧以上の高い電位を有する。終りに、Ｖｘｇはワー
ドラインドライバ（ローデコーダ）がＮＭＯＳタイプの
場合、ＮＭＯＳゲートをブートストラップさせフール高
電位（Ｖｐｐ）でワードラインをアクティブさせなけれ
ばならないが、この際ブートストラップ動作に用いるさ
らに他のＮＭＯＳトランジスタのゲートに印加される電
源である。この電位のレベルは電源電位（Ｖｃｃ）＋し
きい値電圧（Ｖｔ）以上でなければならない。即ち、高
電位（Ｖｐｐ）と電源電位（Ｖｃｃ）の中間値を採用し
ブートストラップレベルを上昇させる効果を期待するも
ので、これを具現する方法は単純な抵抗を利用して高電
位（Ｖｐｐ）を分圧する分圧器形態が多く用いられる。

【０００４】本発明の高電位発生器はディラムセルを構
成する一つのセルトランジスタがＮＭＯＳを用いるた
め、しきい値電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇ
ｅ：Ｖｔ）による電流損失を考慮して電源電圧（Ｖｃ
ｃ）＋閾電位（Ｖｔ）＋ΔＶの電位（Ｖｐｐ）を発生し
なければならない。

【０００５】一般に、高電位発生器から発生した高電位
（Ｖｐｐ）はメモリ装置のワードラインをアクティブさ
せるのに用いられる。さらに、二つのブロックがセンス
エンプを共有する場合、ビットラインを二者択一する信
号が必要となるが、この時の信号はスイッチの役割を果
すＮＭＯＳトランジスタを駆動させなければならないた
めしきい値電圧による損失を無くすため高電位を用い
る。なお、ＮＭＯＳトランジスタ駆動形データ出力バッ
ファに高電位が用いられる。

【０００６】図１は、従来の高電位発生器を示したブロ
ック図であり、高電位（Ｖｐｐ）電圧レベルを感知した
信号をリングオシレータ部（１２）に出力する高電位検
出部（１１）と、パワーアップ信号がアクティブされる
時、電位レベルを感知した高電位検出部（１１）の出力
信号によりパルス信号を発生するリングオシレータ部
（１２）と、リングオシレータ部（１２）からのパルス
信号により高電位ポンプ回路部（１４）の電荷ポンピン
グ動作を制御するためのポンプ制御部（１３）と、ポン
プ制御部（１３）から出力された信号により電荷をポン
ピングさせるための高電位ポンプ回路部（１４）を備え
ている。

【０００７】ディラムチップで初パワーを印加すれば、
初基板電位（Ｖｂｂ）ポンプが動作を開始し基板電位
（Ｖｂｂ）レベルが一定値に至った時、その事実を知ら
せる信号のパワーアップ信号（ｐｗｒｕｐ）（図示せ
ず）がリングオシレータ部（１２）にアクティブされ
る。また、この信号（ｐｗｒｕｐ）を受け入れたリング
オシレータ部（１２）が動作を開始すれば、この際出力
されたパルス信号によりポンプ制御部（１３）は高電位
ポンプ回路部（１４）の動作を制御することになって電
位レベル（Ｖｐｐ）を上昇させることになり、望む電位
レベル（Ｖｐｐ）に到れば高電位検出部（１１）はリン
グオシレータ部（１２）の動作を停止させて高電位ポン
プ回路部（１４）がこれ以上動作できないようにする。
このような動作を繰返した高電位発生器から出力された
高電位（Ｖｐｐ）は内部電圧レベルより一定の電位差を
有した電圧レベルを維持することになる。

【０００８】ところが、望む高電位（Ｖｐｐ）を得るた
め従来の高電位発生器では図１に示すように高電位検出
部（１１）、リングオシレータ部（１２）、ポンプ制御
部（１３）、高電位ポンプ回路部（１４）等を動作させ
なければならないが、これらをそれぞれ動作させるため
には多大なパワー消耗を招くことになる。

【０００９】

【発明が解決しようとする課題】従って、本発明の目的
は動作電圧区間でポンプを動作させず外部電圧を持って
直接高電位に供給されるようにしパワー消耗を低減した
高電位発生器を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するた
め、本発明の第１の高電位発生器では、高電位（Ｖｐ
ｐ）電圧レベルを感知した信号をリングオシレータ部に
出力する高電位検出手段と、パワーアップ信号がアクテ
ィブされる時、電位レベルを感知した高電位検出手段の
出力信号によりパルス信号を発生するリングオシレータ
と、リングオシレータからのパルス信号により、高電位
ポンプ手段の電荷ポンピング動作を制御するためのポン
プ制御手段と、ポンプ制御手段から出力された信号によ
り出力端子で電荷をポンピングさせるための高電位ポン
プ手段と、外部電圧（Ｖｅｘｔ）が、動作電圧区間内に
進入するのを感知した信号を出力する動作電圧検出手段
と、外部電圧が動作電圧区間以上の時、これを感知して
信号を出力するバーン−インテスト電圧検出手段と、外
部電圧を出力端子に伝達させるスイッチ手段と、動作電
圧検出手段及びバーン−インテスト電圧検出手段からの
出力信号により高電位検出手段、又はスイッチ手段を選
択して動作させる検出器ドライバ手段とを備えている。

【００１１】そして、本発明の第２の高電位発生器で
は、高電位（Ｖｐｐ）電圧レベルを感知した信号をリン
グオシレータ部で出力する高電位検出手段と、パワーア
ップ信号がアクティブされる時、電位レベルを感知した
高電位検出手段の出力信号によりパルス信号を発生する
リングオシレータと、リングオシレータからのパルス信
号により、高電位ポンプ手段の電荷ポンピング動作を制
御するためのポンプ制御手段と、ポンプ制御手段から出
力された信号により、出力端子で電荷をポンピングさせ
るための高電位ポンプ手段と、外部電圧（Ｖｅｘｔ）
が、動作電圧区間内に進入するのを感知した信号を出力
する動作電圧検出手段と、外部電圧（Ｖｅｘｔ）が動作
電圧区間以上の時、これを感知した信号を出力するバー
ン−インテスト電圧検出手段と、外部電圧を出力端子に
伝達させるスイッチ手段と、動作電圧検出手段、及びバ
ーン−インテスト電圧検出手段からの出力信号によりリ
ングオシレータ、又はスイッチ手段を選択して動作させ
るオシレータドライバ手段とを備えている。

【００１２】

【発明の実施の形態】以下、添付図面を参照して本発明
の一実施形態を詳細に説明する。

【００１３】図２は、本発明の第１実施形態に伴う高電
位発生器のブロック図を示したもので、高電位（Ｖｐ
ｐ）電圧レベルを感知する高電位検出部（１１）と、パ
ワーアップ信号がアクティブされる時、電位レベルを感
知した高電位検出部（１１）の出力信号によりパルス信
号を発生するリングオシレータ部（１２）と、リングオ
シレータ部（１２）からのパルス信号により、高電位ポ
ンプ回路部（１４）の電荷ポンピング動作を制御するた
めのポンプ制御部（１３）と、ポンプ制御部（１３）か
ら出力した信号により、出力端子で電荷をポンピングさ
せるための高電位ポンプ回路部（１４）と、外部電圧
（Ｖｅｘｔ）が、動作電圧区間内に進入するのを感知し
た信号を出力する動作電圧検出部（２２）と、外部電圧
（Ｖｅｘｔ）が動作電圧区間以上の時、これを感知した
信号を出力するバーン−インテスト電圧検出部（２３）
と、外部電圧（Ｖｅｘｔ）を高電位レベルを維持するた
めの出力端子に伝えるスイッチ回路部（２５）と、動作
電圧検出部（２２）及び、バーン−インテスト電圧検出
部（２３）からの出力信号に伴い高電位検出部（１
１）、又はスイッチ回路部（２５）を選択して動作させ
る検出器ドライバ部（２４）を備える。

【００１４】この高電位発生器は、外部電圧（Ｖｅｘ
ｔ）の電位レベルを動作電圧検出部（２２）及びバーン
−インテスト電圧検出部（２３）で感知し、この感知し
た出力信号を検出器ドライバ部（２４）で検出し高電位
検出部（１１）を動作させるか、スイッチ回路部（２
５）を動作させるかを決定することになる。

【００１５】本発明は外部電圧（Ｖｅｘｔ）が動作電圧
区間未満の時には高電位検出部（１１）を動作させ、リ
ングオシレータ部（１２）により高電位ポンプ回路部
（１４）が駆動するようにした。外部電圧（Ｖｅｘｔ）
が動作電圧区間の時にはスイッチ回路部（２５）を駆動
させ、外部電圧（Ｖｅｘｔ）をして出力端子（１５）に
高電位を伝達するようにした。また、外部電圧（Ｖｅｘ
ｔ）が動作電圧以上の区間ではスイッチ回路部（２５）
の動作を停止し、高電位検出部（１１）を駆動させて高
電位回路部（１４）により電位をポンピングするように
現したものである。

【００１６】図３は、図２に示す動作電圧検出部（２
２）の回路図であり、外部電圧（Ｖｅｘｔ）とノード
（Ｎ１）との間に接続されゲートが電源電圧（Ｖｃｃ）
に連結されたＰＭＯＳトランジスタ（ＭＰ１）と、電源
電圧とノード（Ｎ２）との間に接続されゲートが接地電
圧に連結されたＰＭＯＳトランジスタ（ＭＰ２）と、ノ
ード（Ｎ１，Ｎ２）と接地電圧（Ｖｓｓ）との間にそれ
ぞれ接続されゲートが共通にノード（Ｎ１）に連結され
たＮＭＯＳトランジスタ（ＭＮ１，ＭＮ２）と、ノード
（Ｎ２）と出力ノード（Ｎ３）との間に接続された偶数
個のインバータを備えた。

【００１７】外部電圧（Ｖｅｘｔ）が動作電圧区間内に
進入すれば、ＰＭＯＳトランジスタ（ＭＰ１）及びＮＭ
ＯＳトランジスタ（ＭＮ１，ＭＮ２）がリーンオンされ
ノード（Ｎ２）の電位をハイからローに転移させる。従
って、出力ノード（Ｎ３）に出力される出力信号（Ｖｐ
ｐ＿ａｃｔｉｖｅ）はハイからローにアクティブされ
る。なお、ＰＭＯＳトランジスタ（ＭＰ１）は外部電圧
（Ｖｅｘｔ）が動作電圧区間以上では常にターンオンさ
れているため、出力ノード（Ｎ３）に出力される値は常
にローを維持することになる。

【００１８】図４は、図２に示すバーン−インテスト電
圧検出部（２３）の回路図であり、外部電圧（Ｖｅｘ
ｔ）とノード（Ｎ４）との間に接続されゲートが電源電
圧に連結されたＰＭＯＳトランジスタ（ＭＰ３）と、電
源電圧とノード（Ｎ５）との間に接続されゲートが接地
電圧に連結されたＰＭＯＳトランジスタ（ＭＰ４）と、
ノード（Ｎ４，Ｎ５）と接地電圧との間にそれぞれ接続
されノード（Ｎ４）に共通に連結されたＮＭＯＳトラン
ジスタ（ＭＮ３，ＭＮ４）と、ノード（Ｎ５）と出力ノ
ード（Ｎ６）との間に接続された奇数個のインバータを
備える。

【００１９】図３と同様に、外部電圧（Ｖｅｘｔ）が動
作電圧区間以上の時、ＰＭＯＳトランジスタ（ＭＰ３）
及びＮＭＯＳトランジスタ（ＭＮ３，ＭＮ４）がターン
オンされノード（Ｎ５）の電位をハイからローに転移さ
せる。従って、出力ノード（Ｎ６）に出力される出力信
号（Ｖｐｐ＿ｂｕｒｎ＿ｉｎ）はローからハイにアクテ
ィブされる。外部電圧（Ｖｅｘｔ）が動作電圧区間未満
の時にはＰＭＯＳトランジスタ（ＭＰ３）がターンオフ
され出力ノード（Ｎ６）でハイを出力する。

【００２０】図５は、図２に示す検出器ドライバ部（２
４）の回路図であり、動作電圧検出部（２２）及びバー
ン−インテスト電圧検出部（２３）からの出力信号（Ｎ
３，Ｎ６）を入力としてＮＯＲ演算した値をノード（Ｎ
７）に出力するＮＯＲゲート（Ｇ１）と、ノード（Ｎ
７）と出力ノード（Ｎ８）との間に接続された奇数個の
インバータを備える。

【００２１】検出器ドライバ（２４）は、動作電圧検出
部（２２）及びバーン−インテスト電圧検出部（２３）
からの出力信号（Ｎ３，Ｎ６）は入力として、高電位ポ
ンプ回路部（１４）を駆動し高電位を生成させる時は出
力ノード（Ｎ８）で‘ハイ’を出力し、外部電圧（Ｖｅ
ｘｔ）で高電位を生成させる時は出力ノード（Ｎ８）で
‘ロー’を出力する。

【００２２】詳しい動作は図６に示す動作タイミング図
を見ながら説明する。

【００２３】（１）領域は、外部電圧（Ｖｅｘｔ）が動
作電圧区間未満の時の動作を示したもので、この時には
スイッチ回路部（２５）はターンオフされ高電位検出部
（１１）により高電位ポンプ回路部（１４）が動作して
高電位を生成させる。

【００２４】（２）領域は、外部電圧（Ｖｅｘｔ）が動
作電圧区間内にある時の動作を示したもので、スイッチ
回路部（２５）はターンオンされ、高電位検出部（１
１）はターンオフされて高電位ポンプ回路部（１４）の
ポンピング動作を停止させる。従って、外部電圧（Ｖｅ
ｘｔ）が高電位に伝達されることになる。

【００２５】（３）領域は、外部電圧（Ｖｅｘｔ）が動
作電圧以上の区間にある時の動作を示したもので、スイ
ッチ回路部（２５）はターンオフされ高電位検出部（１
１）により高電位ポンプ回路部（１４）が動作して高電
位を生成させる。

【００２６】（４）領域は、（２）領域と動作が同一で
あり、（５）領域は（１）領域と動作が同様である。

【００２７】本実施形態の高電位発生器は、図３に示す
動作電圧検出部（２２）のノード（Ｎ２）及び出力ノー
ド（Ｎ３）との間に接続されたインバータを少なくとも
一つ以上の奇数個で実現し、図４に示すバーン−インテ
スト電圧検出部（２３）のノード（Ｎ５）と出力ノード
（Ｎ４６）との間に接続されたインバータを偶数個で実
現し、さらに図５に示す検出器ドライバ部（２４）のＮ
ＯＲゲート（Ｇ１）の代りにＮＡＮＤゲートを、ノード
（Ｎ７）と出力ノード（Ｎ８）との間に接続された奇数
個のインバータを偶数個で実現して前記と同様な効果を
得ることができる。

【００２８】図７は、図２に示すスイッチ回路部（２
５）の回路図であり、検出器ドライバ（２４）からの出
力信号（ｄｅｔｅｃｔｅｒ）を入力するノード（Ｎ９）
と、ノード（Ｎ９）とノード（Ｎ１０）との間に接続さ
れたインバータ（Ｇ２）と、電源電圧とノード（Ｎ１
１）との間に接続されゲートがノード（Ｎ１２）に連結
されたＰＭＯＳトランジスタ（ＭＰ５）と、電源電圧と
ノード（Ｎ１２）との間に接続されゲートがノード（Ｎ
１１）に連結されたＰＭＯＳトランジスタ（ＭＰ６）と
を備える。そして、ノード（Ｎ１１）と接地電圧との間
に接続されゲートがノード（Ｎ１０）に連結されたＮＭ
ＯＳトランジスタ（ＭＮ５）と、ノード（Ｎ１２）と接
地電圧との間に接続されゲートにノード（Ｎ１０）の電
位が反転した信号を入力するＮＭＯＳトランジスタ（Ｍ
Ｎ６）と、電源電圧とノード（Ｎ１３）との間に接続さ
れゲートがノード（Ｎ１２）に連結されたＰＭＯＳトラ
ンジスタ（ＭＰ７）と、ノード（Ｎ１３）と接地電圧と
の間に接続されゲートがノード（Ｎ１２）に連結された
ＮＭＯＳトランジスタ（ＭＮ７）とを備える。さらに、
高電位（Ｖｐｐ）とノード（Ｎ１４）との間に接続され
ゲートにノード（Ｎ９）が連結されたＰＭＯＳトランジ
スタ（ＭＰ８）と、ノード（Ｎ１４）と外部電圧（Ｖｅ
ｘｔ）との間に接続されゲートがノード（Ｎ１３）に連
結されたＰＭＯＳトランジスタ（ＭＰ６）とを備える。

【００２９】検出器ドライバ部（２４）からの出力信号
（ｄｅｔｅｃｔｅｒ）が‘ロー’であれば、ノード（Ｎ
１０）はハイになりＮＭＯＳトランジスタ（ＭＮ５）を
ターンオンさせる。これにより、ノード（Ｎ１１）の電
位がローとなってＰＭＯＳトランジスタ（ＭＰ６）がタ
ーンオンされ、ノード（Ｎ１２）の電位はハイとなる。
ノード（Ｎ１２）の電位がハイになると、ＮＭＯＳトラ
ンジスタ（ＭＮ７）がターンオンされ、ＰＭＯＳトラン
ジスタ（ＭＰ９）がターンオンされて入力ノード（Ｎ
９）の電位（ロー）になる。これにより、ＰＭＯＳトラ
ンジスタ（ＭＰ８）がターンオンされて外部電圧（Ｖｅ
ｘｔ）が高電位（Ｖｐｐ）に伝達されることになる。入
力ノード（Ｎ９）から入力される信号（ｄｅｔｅｃｔｅ
ｒ）が‘ハイ’であれば、ＰＭＯＳトランジスタ（ＭＰ
８）及びＰＭＯＳトランジスタ（ＭＰ９）がターンオフ
され外部電圧（Ｖｅｘｔ）から高電位（Ｖｐｐ）への電
荷供給がなくなる。

【００３０】図８（Ａ）及び図８（Ｂ）は、図２に示す
高電位検出部（１１）の回路図である。

【００３１】先ず、図８（Ａ）の高電位検出部（１１）
の構成を検討してみれば、外部電圧（Ｖｅｘｔ）とノー
ド（Ｎ１５）との間に接続されゲートに電源電圧が印加
されるＰＭＯＳトランジスタ（ＭＰ１０）と、電源電圧
とノード（Ｎ１７）との間に接続されゲートが接地電圧
に連結されたＰＭＯＳトランジスタ（ＭＰ１１）と、ノ
ード（Ｎ１５，Ｎ１７）とノード（Ｎ１６，Ｎ１９）と
の間にそれぞれ接続されゲートが共通にノード（Ｎ１
５）に連結されたＮＭＯＳトランジスタ（ＭＮ１８，Ｍ
Ｎ１９）と、ノード（Ｎ１６，Ｎ１９）と接地電圧との
間に接続されゲートに検出器ドライバ部（２４）の出力
信号（ｄｅｔｅｃｔｅｒ）が印加されるＮＭＯＳトラン
ジスタ（ＭＮ１０，ＭＮ１１）と、ノード（Ｎ１７）と
出力ノード（Ｎ１８）との間に接続された偶数個のイン
バータを備える。

【００３２】検出器ドライバ部（２４）の出力信号（ｄ
ｅｔｅｃｔｅｒ）が‘ハイ’であれば、ＮＭＯＳトラン
ジスタ（ＭＮ１０，ＭＮ１１）がターンオンされノード
（Ｎ１６及びＮ１９）の電位を接地電位に低める。そし
て、外部電圧（Ｖｅｘｔ）が動作電圧区間未満、又は以
上であればＰＭＯＳトランジスタ（ＭＰ１０）はターン
オンされノード（Ｎ１５）の電位をハイに作りＮＭＯＳ
トランジスタ（ＭＮ８，ＭＮ９）をターンオンさせる。

【００３３】なお、ノード（Ｎ１７）の電位はＰＭＯＳ
トランジスタ（ＭＰ１１）が常にターンオンされている
ため‘ハイ’状態を維持しながら、ＮＭＯＳトランジス
タ（ＭＮ９及びＭＮ１１）がターンオンされることによ
り‘ロー’電位となる。これにより、出力ノード（Ｎ１
８）の電位がハイからローにアクティブされるに従いリ
ングオシレータ部（１２）が駆動され、高電位ポンプ回
路（１４）により高電位（Ｖｐｐ）に電荷をポンピング
させることになる。

【００３４】検出器ドライバ部（２４）の出力信号（ｄ
ｅｔｅｃｔｅｒ）が‘ロー’であれば、高電位検出部
（１１）は外部電圧（Ｖｅｘｔ）を感知することができ
なくなりリングオシレータ（１２）を駆動させることが
できない。

【００３５】図８（Ｂ）に示す高電位検出部（１１）は
図８（Ａ）に示した高電位検出部（１１）と動作が同様
であり、ここではその動作は省略しその構成に対しての
み検討してみる。

【００３６】回路の構成は、外部電圧（Ｖｅｘｔ）とノ
ード（Ｎ２１）との間に接続されゲートに電源電圧が印
加されるＰＭＯＳトランジスタ（ＭＰ１２）と、接地電
圧とノード（Ｎ２２）との間に接続されゲートが接地電
圧に連結されたＰＭＯＳトランジスタ（ＭＰ１３）と、
ノード（Ｎ２１，Ｎ２２）とノード（Ｎ２４）との間に
接続されゲートが共通にノード（Ｎ２１）に連結された
ＮＭＯＳトランジスタ（ＭＮ１２，ＭＮ１３）と、ノー
ド（Ｎ２４）と接地電圧との間に接続されゲートに検出
器ドライバ部（２４）の出力信号（ｄｅｔｅｃｔｅｒ）
が印加されるＮＭＯＳトランジスタ（ＭＮ４）と、ノー
ド（Ｎ２２）と出力ノード（Ｎ２３）との間に接続され
た偶数個のインバータを備える。

【００３７】図９は、本発明の第２実施形態による高電
位発生器のブロック図であり、高電位（Ｖｐｐ）電圧レ
ベルを感知した信号をリングオシレータ部（１２）に出
力する高電位検出部（１１）と、パワーアップ信号がア
クティブされる時、電位レベルを感知した高電位検出部
（１１）の出力信号によりパルス信号を発生するリング
オシレータ部（１２）と、リングオシレータ部（１２）
からのパルス信号により、高電位ポンプ回路部（１４）
の電荷ポンピング動作を制御するためのポンプ制御部
（１３）と、ポンプ制御部（１３）から出力された信号
により、出力端子で電荷をポンピングさせるための高電
位ポンプ回路部（１４）と、外部電圧（Ｖｅｘｔ）が動
作電圧区間に進入するのを感知した信号を出力する動作
電圧検討部（３２）と、外部電圧（Ｖｅｘｔ）が動作電
圧区間以上の時、これを感知した信号を出力するバーン
−インテスト電圧検出部（３３）と、外部電圧を高電位
レベルを維持するための出力端子に伝達させるスイッチ
回路部（３５）と、動作電圧検出部（３２）及びバーン
−インテスト電圧検出部（３３）からの出力信号に従
い、リングオシレータ部（１２）又はスイッチ回路部
（３５）を選択して動作させるオシレータドライバ部
（３４）を備える。

【００３８】この高電位発生器は、外部電圧（Ｖｅｘ
ｔ）の電位レベルを動作電圧検出部（３２）及びバーン
−インテスト電圧検出部（３３）で感知し、この感知し
た出力信号をオシレータドライバ部（３４）で検出して
リングオシレータ部（１２）を動作させるか、スイッチ
回路部（３５）を動作させるかを決めることになる。

【００３９】本発明は、外部電圧（Ｖｅｘｔ）が動作電
圧区間未満の時はリングオシレータ部（１２）を動作さ
せ高電位ポンプ回路間部（１４）が駆動されるようにし
た。さらに、外部電圧（Ｖｅｘｔ）が動作電圧区間の時
にはスイッチ回路部（３５）を駆動させ外部電圧（Ｖｅ
ｘｔ）をして出力端子（１５）で高電位を伝達するよう
にした。外部電圧（Ｖｅｘｔ）が動作電圧以上の区間で
はスイッチ回路部（３５）の動作を停止し、リングオシ
レータ部（１２）を駆動させて高電位ポンプ回路部（１
４）により電位をポンピングするよう現したものであ
る。

【００４０】図１０は、図９に示す動作電圧検出部（３
２）の回路図であり、外部電圧（Ｖｅｘｔ）とノード
（Ｎ２５）との間に接続されゲートが電源電源（Ｖｃ
ｃ）に連結されたＰＭＯＳトランジスタ（ＭＰ１４）
と、電源電圧とノード（Ｎ２５）との間に接続されゲー
トが接地電圧に連結されたＰＭＯＳトランジスタ（ＭＰ
１５）と、ノード（Ｎ２５，Ｎ２６）と接地電圧（Ｖｓ
ｓ）との間にそれぞれ接続されゲートが共通にノード
（Ｎ２５）に連結されたＮＭＯＳトランジスタ（ＭＮ１
５，ＭＮ１６）と、ノード（Ｎ２６）と出力ノード（Ｎ
２７）との間に接続された奇数個のインバータとを備え
た。

【００４１】外部電圧（Ｖｅｘｔ）が動作電圧区間未満
の時には、ＰＭＯＳトランジスタ（ＭＰ１４）が弱くタ
ーンオンされノード（Ｎ２５）に弱い電位を供給するこ
とになり、これに従いＮＭＯＳトランジスタ（ＭＮ１５
及びＭＮ１６）が弱くターンオンされる。従って、ＰＭ
ＯＳトランジスタ（ＭＰ１５）を介しノード（Ｎ２６）
に供給される電流がＮＭＯＳトランジスタ（ＭＮ１６）
を介し接地電位に放出される電流より一層大きいため、
ノード（Ｎ２６）の電位はハイとなり、出力ノード（Ｎ
２７）の電位はローとなる。そして、外部電圧（Ｖｅｘ
ｔ）が動作電圧区間内に進入すれば、ＰＭＯＳトランジ
スタ（ＭＰ１４）及びＮＭＯＳトランジスタ（ＭＮ１
５，ＭＮ１６）がターンオンされノード（Ｎ２６）の電
位をハイからローに転移させる。したがって、出力ノー
ド（Ｎ２７）に出力される出力信号（Ｖｐｐ−ａｃｔｉ
ｖｅ）はハイでアクティブされる。なお、ＰＭＯＳトラ
ンジスタ（ＭＰ１４）は外部電圧（Ｖｅｘｔ）が動作電
圧区間以上では常にターンオンされているため、出力ノ
ード（Ｎ２７）で出力される値は常にハイを維持するこ
とになる。

【００４２】図１１は、図９に示すバーン−インテスト
電圧検出部（３３）の回路図であり、外部電圧（Ｖｅｘ
ｔ）とノード（Ｎ２８）との間に接続されゲートが電源
電圧に連結されたＰＭＯＳトランジスタ（ＭＰ１６）
と、電源電圧とノード（Ｎ２９）との間に接続されゲー
トが接地電圧に連結されたＰＭＯＳトランジスタ（ＭＰ
１７）と、ノード（Ｎ２８，Ｎ２９）と接地電圧との間
にそれぞれ接続されゲートがノード（Ｎ２８）に共通に
連結されたＮＭＯＳトランジスタ（ＭＮ１７，ＭＮ１
８）と、ノード（Ｎ２９）と出力ノード（Ｎ３０）との
間に接続された偶数個のインバータとを備える。

【００４３】図１０と同様に、外部電圧（Ｖｅｘｔ）が
動作電圧区間以上の時、ＰＭＯＳトランジスタ（ＭＰ１
６）及びＮＭＯＳトランジスタ（ＭＮ１７，ＭＮ１８）
がターンオンされノード（Ｎ２９）の電位をハイからロ
ーに転移させる。従って、出力ノード（Ｎ３０）に出力
される出力信号（Ｖｐｐ＿ｂｕｒｎ−ｉｎ）はハイから
ローにアクティブされる。外部電圧（Ｖｅｘｔ）が動作
電圧区間未満の時は、ＰＭＯＳトランジスタ（ＭＰ１
６）がターンオフされ出力ノード（Ｎ３０）でハイを出
力する。

【００４４】図１２は、図９に示すオシレータドライバ
部（３４）の回路図であり、動作電圧検出部（３２）及
びバーン−インテスト電圧検出部（３３）からの出力信
号（Ｎ２７，Ｎ３０）を入力としてＮＡＮＤ演算した値
をノード（Ｎ３１）で出力するＮＡＮＤゲート（Ｇ４）
と、ノード（Ｎ３１）と出力ノード（Ｎ３２）との間に
接続された奇数個のインバータを備える。

【００４５】オシレータドライブ部（３４）は、動作電
圧検出部（３２）及びバーン−インテスト電圧検出部
（３３）からの出力信号（Ｎ２７，Ｎ３０）を入力と
し、高電位ポンプ回路部（１４）を駆動して高電位を生
成させる時は出力ノード（Ｎ３２）で‘ロー’を出力
し、外部電圧（Ｖｅｘｔ）で高電位を生成させる時は出
力ノード（Ｎ３２）で‘ハイ’を出力する。

【００４６】詳しい動作は図１３に示す動作タイミング
図を見ながら説明する。

【００４７】（１）領域は、外部電圧（Ｖｅｘｔ）が動
作電圧区間未満の時の動作を示したもので、この時はス
イッチ回路部（３５）はターンオフされリングオシレー
タ部（１２）により高電位ポンプ回路部（１４）が動作
して高電位を生成させる。

【００４８】（２）領域は、外部電圧（Ｖｅｘｔ）が動
作電圧区間内にある時の動作を示したもので、スイッチ
回路部（３５）はターンオンされリングオシレータ部
（１２）はターンオフされ高電位ポンプ回路部（１４）
のポンピング動作を停止させる。従って、外部電圧（Ｖ
ｅｘｔ）が高電位に伝達されるようになる。

【００４９】（３）領域は、外部電圧（Ｖｅｘｔ）が動
作電圧以上の区間にある時の動作を示したもので、スイ
ッチ回路部（３５）はターンオフされリングオシレータ
部（１２）により高電位ポンプ回路部（１４）が動作さ
れ高電位を生成させる。

【００５０】（４）領域は（２）領域と動作が同一であ
り、（５）領域は（１）領域と動作が同一である。

【００５１】本実施形態の高電位発生部は、図１０に示
す動作電圧検出部（３２）のノード（Ｎ２６）及び出力
ノード（Ｎ２７）に接続されたインバータを偶数個で実
現し、図１１に示すバーン−インテスト電圧検出部（３
３）のノード（Ｎ２９）と出力ノード（Ｎ３０）との間
に接続されたインバータを少なくとも一つ以上の奇数個
で実現し、さらに図１２に示すオシレータドライバ部
（３４）のＮＡＮＤゲート（Ｇ４）の代りにＮＯＲゲー
トを、ノード（Ｎ３１）と出力ノード（Ｎ３２）との間
に接続された偶数個のインバータを奇数個で実現しても
同様な効果を得ることができる。

【００５２】図１４は、図９に示すスイッチ回路部（３
５）の回路図であり、オシレータドライバ（３４）から
の出力信号（ｉｎ）を入力するノード（Ｎ３３）と、電
源電圧とノード（Ｎ３４）との間に接続されたゲートが
ノード（Ｎ３５）に連結されたＰＭＯＳトランジスタ
（ＭＰ１８）と、電源電圧とノード（Ｎ３５）との間に
接続されゲートがノード（Ｎ３４）に連結されたＰＭＯ
Ｓトランジスタ（ＭＰ１９）とを備える。そして、ノー
ド（Ｎ３４）と接地電圧との間に接続されゲートがノー
ド（Ｎ３３）に連結されたＮＭＯＳトランジスタ（ＭＰ
１９）と、ノード（Ｎ３５）と接地電圧との間に接続さ
れゲートにノード（Ｎ３３）の電位が反転した信号を入
力するＮＭＯＳトランジスタ（ＭＮ２０）と、電源電圧
とノード（Ｎ３６）との間に接続されゲートがノード
（Ｎ３５）に連結されたＰＭＯＳトランジスタ（ＭＰ２
０）と、ノード（Ｎ３６）と接地電圧との間に接続され
ゲートがノード（Ｎ３５）に連結されたＮＭＯＳトラン
ジスタ（ＭＮ２１）とを備える。そして、高電位（Ｖｐ
ｐ）とノード（Ｎ３７）との間に接続されゲートにノー
ド（Ｎ３３）の電位が反転された信号を入力するＰＭＯ
Ｓトランジスタ（ＭＰ２１）と、ノード（Ｎ３７）と外
部電圧（Ｖｅｘｔ）との間に接続されゲートがノード
（Ｎ３５）に連結されたＰＭＯＳトランジスタ（ＭＰ２
２）とを備える。

【００５３】オシレータドライバ部（３４）からの出力
信号（ｉｎ）が‘ハイ’であれば、ＰＭＯＳトランジス
タ（ＭＰ２１）及びＮＭＯＳトランジスタ（ＭＮ１９）
をターンオンさせる。さらに、ノード（Ｎ３４）の電位
がローとなるに従いＰＭＯＳトランジスタ（ＭＰ１９）
がターンオンされ、ノード（Ｎ３５）の電位はハイとな
る。従って、ＮＭＯＳトランジスタ（ＭＮ２１）がター
ンオンされるに従いＰＭＯＳトランジスタ（ＭＰ２２）
がターンオンされ外部電圧（Ｖｅｘｔ）が高電位（Ｖｐ
ｐ）に伝達されることになる。しかし、入力ノード（Ｎ
３３）から入力される信号（ｉｎ）が‘ハイ’であれ
ば、ＰＭＯＳトランジスタ（ＭＰ２１）及びＰＭＯＳト
ランジスタ（ＭＰ２２）がターンオフされ外部電圧（Ｖ
ｅｘｔ）から高電位（Ｖｐｐ）への電荷供給をなくすこ
とになる。

【００５４】図１５は、図９に示すリングオシレータ部
（１２）の回路図であり、オシレータドライバ部（３
４）からの出力信号（Ｎ３２）と高電位検出部（１１）
からの出力信号（ｏｓｃ＿ｉｎ）及びノード（Ｎ３９）
を入力としてＮＯＲ演算した値をノード（Ｎ４０）に出
力するＮＯＲゲート（Ｇ７）と、ノード（Ｎ４０）とノ
ード（Ｎ３９）との間に接続された奇数個のインバータ
と、ノード（Ｎ４０）と第１出力ノード（Ｎ４１）との
間に接続されたインバータ（Ｇ８）と、第１出力ノード
（Ｎ４１）と第２出力ノード（Ｎ４２）との間に接続さ
れたインバータ（Ｇ９）で構成されている。

【００５５】オシレータドライバ部（３４）の出力信号
（Ｎ３２）が‘ハイ’であれば、リングオシレータはパ
ルスを作らないため、第１出力ノード（Ｎ４１）と第２
出力ノード（Ｎ４２）の信号はそれぞれ‘ハイ’と‘ロ
ー’の値を引続き維持することになり高電位ポンプ回路
部（１４）を動作させない。オシレータドライバ部（３
４）の出力信号（３２）が‘ロー’であれば、リングオ
シレータは一定な周期のパルス信号を作り出す。しか
し、ノード（Ｎ３８）に入力される高電位検出部（１
１）の出力信号（ｏｓｃ＿ｉｎ）が‘ハイ’であれば、
ノード（Ｎ４０）の電位がローとなりパルス信号を作り
出さない。従って、第１出力ノード（Ｎ４１）と第２出
力ノード（Ｎ４２）の信号はそれぞれ‘ハイ’と‘ロ
ー’の値を引き続き維持することになり高電位ポンプ回
路（１４）を動作させない。

【００５６】

【発明の効果】以上で説明したように、本発明の高電位
発生器を半導体記憶装置の内部に現すことになれば動作
電圧区間でポンプを動作させず外部電圧をして直接高電
位に供給されるようにしてパワー消耗を低減する効果が
ある。

【図面の簡単な説明】

【図１】従来の高電位発生器を示すブロック図。

【図２】本発明の第１実施形態に伴う高電位発生器のブ
ロック図。

【図３】図２に示す動作電圧検出部の回路図。

【図４】図２に示すバーン−インテスト電圧検出部の回
路図。

【図５】図２に示す検出部ドライバ部の回路図。

【図６】図５に示す検出器ドライバ部の動作タイミング
図。

【図７】図２に示すスイッチ回路部の回路図。

【図８】図２に示す高電位検出部の回路図。

【図９】本発明の第２実施形態に伴う高電位発生器のブ
ロック図。

【図１０】図９に示す動作電圧検出部の回路図。

【図１１】図９に示すバーン−インテスト電圧検出部の
回路図。

【図１２】図９に示すオシレータドライバ部の回路図。

【図１３】図１２に示すオシレータドライバ部の動作タ
イミング図。

【図１４】図９に示すスイッチ回路部の回路図。

【図１５】図９に示すリングオシレータ部の回路図。

【符号の説明】

１１…高電位検出部 １２…リングオシ
レータ部 １３…ポンプ制御部 １４…高電位ポン
プ回路部 １５…高電位（Ｖｐｐ） ２１，３１…外部
電圧（Ｖｅｘｔ） ２２，３２…動作電圧検出部 ２３，３３…バーン−インテスト電圧検出部 ２４…検出器ドライバ部 ２５，３５…スイ
ッチ回路部 ３４…オシレータドライバ部

Claims (20)

【特許請求の範囲】
1. 【請求項１】 高電位電圧レベルを感知する高電位検出
   手段と、パワーアップ信号がアクティブされる時、電位
   レベルを感知した前記高電位検出手段の出力信号を受信
   してパルス信号を発生するリングオシレータと、前記リ
   ングオシレータからのパルス信号により高電位ポンプ手
   段の電荷ポンピング動作を制御するためのポンプ制御手
   段と、前記ポンプ制御手段から出力された信号により出
   力端子に電荷をポンピングさせるための高電位ポンプ手
   段を含む半導体記憶装置の高電位発生器において、 外部電圧が動作電圧区間内に進入することを感知した信
   号を出力する動作電圧検出手段と、 前記外部電圧が動作電圧区間以上の時、これを感知した
   信号を出力するバーン−インテスト電圧検出手段と、 前記外部電圧を前記出力端子に伝達させるスイッチ手段
   と、 前記動作電圧検出手段及びバーン−インテスト電圧検出
   手段からの出力信号に基づき前記高電位検出手段、又は
   スイッチ手段を選択して動作させる検出器ドライバ手段
   を備えることを特徴とする高電位発生器。
2. 【請求項２】 前記動作電圧検出手段は、 外部電圧と第１ノード（Ｎ１）との間に接続されゲート
   が電源電圧（Ｖｃｃ）に連結された第１ＭＯＳトランジ
   スタ（ＭＰ１）と、電源電圧と第２ノード（Ｎ２）との
   間に接続されゲートが接地電圧に連結された第２ＭＯＳ
   トランジスタ（ＭＰ２）と、前記第１及び第２ノード
   （Ｎ１，Ｎ２）と接地電圧（Ｖｓｓ）との間にそれぞれ
   接続されゲートが共通に前記第１ノード（Ｎ１）に連結
   された第３及び第４ＭＯＳトランジスタ（ＭＮ１，ＭＮ
   ２）と、前記第２ノード（Ｎ２）と第３ノード（Ｎ３）
   との間に接続された偶数個のインバータで構成されたこ
   とを特徴とする請求項１記載の高電位発生器。
3. 【請求項３】 前記第１及び第２ＭＯＳトランジスタは
   ＰＭＯＳトランジスタであり、前記第３及び第４トラン
   ジスタはＮＭＯＳトランジスタであることを特徴とする
   請求項２記載の高電位発生器。
4. 【請求項４】 前記インバータを、少なくとも一つ以上
   の奇数個で構成したことを特徴とする請求項２記載の高
   電位発生器。
5. 【請求項５】 前記バーン−インテスト電圧検出手段
   は、 外部電圧と第１ノード（Ｎ４）との間に接続されゲート
   が電源電圧に連結された第１ＭＯＳトランジスタ（ＭＰ
   ３）と、電源電圧と第２ノード（Ｎ５）との間に接続さ
   れゲートが接地電圧に連結された第２ＭＯＳトランジス
   タ（ＭＰ４）と、前記第１及び第２ノード（Ｎ４，Ｎ
   ５）と接地電圧との間にそれぞれ接続され、ゲートが前
   記第１ノード（Ｎ４）へ共通に連結された第３及び第４
   ＭＯＳトランジスタ（ＭＮ３，ＭＮ４）と、前記第２ノ
   ード（Ｎ５）と第３ノード（Ｎ６）との間に接続された
   奇数個のインバータで構成されたことを特徴とする請求
   項１記載の高電位発生器。
6. 【請求項６】 前記第１及び第２ＭＯＳトランジスタは
   ＰＭＯＳトランジスタであり、前記第３及び第４トラン
   ジスタはＮＭＯＳトランジスタであることを特徴とする
   請求項５記載の高電位発生器。
7. 【請求項７】 前記インバータを偶数個で構成したこと
   を特徴とする請求項５記載の高電位発生器。
8. 【請求項８】 前記検出器ドライバ手段は、 前記動作電圧検出部（２２）及びバーン−インテスト電
   圧検出部（２３）からの出力信号を入力としてＮＯＲ演
   算した値を第１ノード（Ｎ７）に出力するＮＯＲゲート
   （Ｇ１）と、前記第１ノード（Ｎ７）と第２ノード（Ｎ
   ８）との間に接続された奇数個のインバータで構成され
   たことを特徴とする請求項１記載の高電位発生器。
9. 【請求項９】 前記検出器ドライバ手段は、 前記ＮＯＲゲート（Ｇ１）の代りにＮＡＮＤゲートを用
   い、前記インバータを偶数個で構成したことを特徴とす
   る請求項８記載の高電位発生器。
10. 【請求項１０】 前記スイッチ手段は、 前記検出器ドライバ手段からの出力信号を入力する第１
    ノード（Ｎ９）と、前記第１ノード（Ｎ９）と第２ノー
    ド（Ｎ１０）との間に接続されたインバータ（Ｇ２）
    と、電源電圧と第３ノード（Ｎ１１）との間に接続され
    ゲートが第４ノード（Ｎ１２）に連結された第１ＭＯＳ
    トランジスタ（ＭＰ５）と、電源電圧及び第４ノード
    （Ｎ１２）との間に接続されゲートが前記第３ノード
    （Ｎ１１）に連結された第２ＭＯＳトランジスタ（ＭＰ
    ６）と、前記第３ノード（Ｎ１１）と接地電圧との間に
    接続されゲートが前記第２ノード（Ｎ１０）に連結され
    た第３ＭＯＳトランジスタ（ＭＮ５）と、前記第４ノー
    ド（Ｎ１２）と接地電圧との間に接続されゲートに前記
    第２ノード（Ｎ１０）の電位が反転された信号を入力す
    る第４ＭＯＳトランジスタ（ＭＮ６）と、電源電圧と第
    ５ノード（Ｎ１３）との間に接続されゲートが前記第４
    ノード（Ｎ１２）に連結された第５ＭＯＳトランジスタ
    （ＭＰ７）と、前記第５ノード（Ｎ１３）と接地電圧と
    の間に接続されゲートが前記第４ノード（Ｎ１２）に連
    結された第６ＭＯＳトランジスタ（ＭＮ７）と、高電位
    と第６ノード（Ｎ１４）との間に接続されゲートに前記
    第１ノード（Ｎ９）が連結された第７ＭＯＳトランジス
    タ（ＭＰ８）と、前記第６ノード（Ｎ１４）と外部電圧
    との間に接続されゲートが前記第５ノード（Ｎ１３）に
    連結された第８ＭＯＳトランジスタ（ＭＰ９）で構成さ
    れたことを特徴とする請求項１記載の高電位発生器。
11. 【請求項１１】 前記第１、２、５、７及び８ＭＯＳト
    ランジスタはＰＭＯＳトランジスタであり、前記第３、
    ４及び６トランジスタはＮＭＯＳトランジスタであるこ
    とを特徴とする請求項１０記載の高電位発生器。
12. 【請求項１２】 前記高電位検出手段は、 前記外部電圧と第１ノード（Ｎ１５）との間に接続され
    ゲートに電源電圧が印加される第１ＭＯＳトランジスタ
    （ＭＰ１０）と、電源電圧と第２ノード（Ｎ１７）との
    間に接続されゲートが接地電圧に連結された第２ＭＯＳ
    トランジスタ（ＭＰ１１）と、前記第１及び第２ノード
    （Ｎ１５，Ｎ１７）と第３と第４ノード（Ｎ１６，Ｎ１
    ９）との間にそれぞれ接続されゲートが共通に前記第１
    ノード（Ｎ１５）に連結された第３及び第４ＭＯＳトラ
    ンジスタ（ＭＮ１８，ＭＮ１９）と、前記第３及び第４
    ノード（Ｎ１６，Ｎ１９）と接地電圧との間に接続され
    たゲートに前記検出器ドライバ手段からの出力信号が印
    加される第５及び第６ＭＯＳトランジスタ（ＭＮ１０，
    ＭＮ１１）と、前記第２ノード（Ｎ１７）と第５ノード
    （Ｎ１８）との間に接続された偶数個のインバータで構
    成されたことを特徴とする請求項１記載の高電位発生
    器。
13. 【請求項１３】 前記第１及び第２ＭＯＳトランジスタ
    はＰＭＯＳトランジスタであり、前記第３乃至第６トラ
    ンジスタはＮＭＯＳトランジスタであることを特徴とす
    る請求項１２記載の高電位発生器。
14. 【請求項１４】 前記高電位検出手段は、 前記外部電圧と第１ノード（Ｎ２５）との間に接続され
    ゲートに電源電圧が印加される第１ＭＯＳトランジスタ
    （ＭＰ１２）と、電源電圧と第２ノード（Ｎ２２）との
    間に接続されゲートが接地電圧に連結された第２ＭＯＳ
    トランジスタ（ＭＰ１３）と、前記第１及び第２ノード
    （Ｎ２５，Ｎ２２）と第３ノード（Ｎ２４）との間に接
    続されゲートが共通に前記第１ノード（Ｎ２５）に連結
    された第３及び第４ＭＯＳトランジスタ（ＭＮ１２，Ｍ
    Ｎ１３）と、前記第３ノード（Ｎ２４）と接地電圧との
    間に接続されゲートに前記検出器ドライバ部（２４）の
    出力信号が印加される第５ＭＯＳトランジスタ（ＭＮ１
    ４）と、前記第２ノード（Ｎ２２）と第４ノード（Ｎ２
    ３）との間に偶数個で接続されたインバータで構成され
    たことを特徴とする請求項１記載の高電位発生器。
15. 【請求項１５】 前記第１及び第２ＭＯＳトランジスタ
    はＰＭＯＳトランジスタであり、前記第３乃至第５トラ
    ンジスタはＮＭＯＳトランジスタであることを特徴とす
    る請求項１４記載の高電位発生器。
16. 【請求項１６】 高電位電圧レベルを感知する高電位検
    出手段と、パワーアップ信号がアクティブされる時、電
    位レベルを感知した前記高電位検出手段の出力信号によ
    りパルス信号を発生するリングオシレータと、前記リン
    グオシレータからのパルス信号により高電位ポンプ手段
    の電荷ポンピング動作を制御するためのポンプ制御手段
    と、前記ポンプ制御手段から出力された信号により出力
    端子に電荷をポンピングさせるための高電位ポンプ手段
    を含む半導体記憶装置の高電位発生器において、 外部電圧が動作電圧区間内に進入することを感知した信
    号を出力する動作電圧検出手段と、 前記外部電圧が動作電圧区間以上の時、これを感知した
    信号を出力するバーン−インテスト電圧検出手段と、 前記外部電圧を前記出力端子に伝達させるスイッチ手段
    と、 前記動作電圧検出手段及びバーン−インテスト電圧検出
    手段からの出力信号に基づき前記リングオシレータ、又
    はスイッチ手段を選択して動作させるオシレータドライ
    バ手段を備えることを特徴とする高電位発生器。
17. 【請求項１７】 前記スイッチ手段は、 前記オシレータドライバ手段からの出力信号を入力する
    第１ノード（Ｎ３３）と、電源電圧と第２ノード（Ｎ３
    ４）との間に接続されゲートが第３ノード（Ｎ３５）に
    連結された第１ＭＯＳトランジスタ（ＭＰ１８）と、前
    記電源電圧と第３ノード（Ｎ３５）との間に接続されゲ
    ートが前記第２ノード（Ｎ３４）に連結された第２ＭＯ
    Ｓトランジスタ（ＭＰ１９）と、前記第２ノード（Ｎ３
    ４）と接地電圧との間に接続され前記第１ノード（Ｎ３
    ３）に連結された第３ＭＯＳトランジスタ（ＭＮ１９）
    と、前記第３ノード（Ｎ３５）と接地電圧との間に接続
    されゲートに前記第１ノード（Ｎ３３）の電位が反転さ
    れた信号を入力する第４ＭＯＳトランジスタ（ＭＮ２
    ０）と、電源電圧と第４ノード（Ｎ３６）との間に接続
    されゲートが前記第３ノード（Ｎ３５）に連結された第
    ５ＭＯＳトランジスタ（ＭＰ２０）と、前記第４ノード
    （Ｎ３６）と接地電圧との間に接続されゲートが前記第
    ３ノード（Ｎ３５）に連結された第６ＭＯＳトランジス
    タ（ＭＮ２１）と、高電位（Ｖｐｐ）と第５ノード（Ｎ
    ３７）との間に接続されゲートに前記第１ノード（Ｎ３
    ３）の電位が反転された信号を入力する第７ＭＯＳトラ
    ンジスタ（ＭＰ２１）と、前記第５ノード（Ｎ３７）と
    外部電圧との間に接続されゲートが前記第４ノード（Ｎ
    ３６）に連結された第８ＭＯＳトランジスタ（ＭＰ２
    ２）で構成されたことを特徴とする請求項１６記載の高
    電位発生器。
18. 【請求項１８】 前記オシレータドライバ手段は、 前記動作電圧検出手段及びバーン−インテスト電圧検出
    手段からの出力信号を入力としてＮＡＮＤ演算した値を
    第１ノード（Ｎ３１）に出力するＮＡＮＤゲートと、前
    記第１ノード（Ｎ１）と第２ノード（Ｎ３２）との間に
    接続された奇数個のインバータで構成されたことを特徴
    とする請求項１６記載の高電位発生器。
19. 【請求項１９】 前記リングオシレータは、 前記オシレータドライバ手段からの出力信号と、前記高
    電位検出手段からの出力信号及び第１ノード（Ｎ３９）
    を入力としてＮＯＲ演算した値を第２ノード（Ｎ４０）
    に出力するＮＯＲゲート（Ｇ７）と、前記第２ノード
    （Ｎ４０）と第１ノード（Ｎ３９）との間に接続された
    奇数個のインバータと、 前記第２ノード（Ｎ４０）と第３ノード（Ｎ４１）との
    間に接続されたインバータ（Ｇ８）と、前記第３ノード
    （Ｎ４１）と第４ノード（Ｎ４２）との間に接続された
    インバータ（Ｇ９）で構成されたことを特徴とする請求
    項１６記載の高電位発生器。
20. 【請求項２０】 前記第１、２、５、７及び８ＭＯＳト
    ランジスタはＰＭＯＳトランジスタであり、前記第３、
    ４及び６トランジスタはＮＭＯＳトランジスタであるこ
    とを特徴とする請求項１７記載の高電位発生器。