TW434566B - High voltage generation circuit for semiconductor memory device - Google Patents

High voltage generation circuit for semiconductor memory device Download PDF

Info

Publication number
TW434566B
TW434566B TW085113400A TW85113400A TW434566B TW 434566 B TW434566 B TW 434566B TW 085113400 A TW085113400 A TW 085113400A TW 85113400 A TW85113400 A TW 85113400A TW 434566 B TW434566 B TW 434566B
Authority
TW
Taiwan
Prior art keywords
node
transistor
voltage
voltage source
mos transistor
Prior art date
Application number
TW085113400A
Other languages
English (en)
Inventor
Jin-Ho Park
Dong-Sik Jeong
Jae-Ik Doh
Original Assignee
Hyundai Electronics Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Ind filed Critical Hyundai Electronics Ind
Application granted granted Critical
Publication of TW434566B publication Critical patent/TW434566B/zh

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dc-Dc Converters (AREA)

Description

434566 經濟部+央樣準局負工消費合作社印製 A7 B7 五、發明説明(i ) 發明背景 發明領域 本發明係概略有翮甩於半導體記憶元件的高壓產生電 路,尤其是閭於一種高壓產生電路*其在當外部電壓具一 操作電壓位準時*可以一高壓直接地供給半導體記憶元件 而毋需操作一油運電路,以減低功率消耗量。 前技說明 通常*為了要操作一半導S記憶元件,例如一動態隨 機存取記憶體(K下稱為DRAM) *除了外部供應電壓 Vdd和Vc c之外,亦需要内部電壓Vbb、Vpp和 V X g 0 内部霣壓乂!)b為用作對一 NMOS電晶體之反閘偏 壓電壓的基片霣壓,其具有負的電壓位準。内部電壓 V p p為一用來使字組線為致動的高壓,其具有一位準較 之驅動電壓V d d和V c c者為高遇一臨界電壓或還要再 高。當一NMO S電晶體的閘極被啟動來令字組線致動到 達全高壓Vpp時,且在此例中字組線驅動器(列解碼器 )為NMO S型,內部霣EV X g係一被施加到另一 NMO S電晶體的閛極供作啟動操作之霣壓,其具有 Vcc+Vt (臨界霣壓)或更高的位準。亦即,内部電 壓V X g具有一介於高電壓V p p和供應電壓V c c之間 的中間值,以便有提升靴式啟動位準的效應。通常,内部 電壓V X g為由一分壓器所產生,其利用一簡單的電阻器 -4- 本紙張尺度遑用中國國家橾牵(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) .W裝. 訂 經濟部t央樣窣局貝工消费合作社印装 434566 ,, A7 ___B7_ 五、發明説明(> ) 來分配高壓Vpp。 該高壓V p p係由一高壓產生電路所產生,此髙壓產 生電路並供給高壓V p p到字組線。因為構成為一 DRAM格的一個格霣晶體係為NMO S型,所以該高壓 產生電路在考慮由於臨界電懕V t之罨流損耗下係產生出 高壓V p p。在此時,所產生的高壓Vp p具有之位準為 Vcc+Vt+AV〇 通常,該來自高壓產生電路的高壓V p p係被利用來 令記憶體裝置的字組線為致動。而且,需要一信號來在當 兩區瑰彼此共用一感测放大器時,選取兩位元媒之一者。 此一信號必須驅動一用作為開闞的NMO S電晶艟。结果 ,該高壓V p p係被利用作為此一信號,來除去由臨界電 壓所造成的損耗。甚者,該高壓V p p係被利用於NM〇 S電晶體驅動型之資料輸出媛衡器中。 圖1係一方塊疆I,示出用於一半導體記憶元件之傳统 高懕產生霣路的架構。如圖中所示,傳統的高懕產生電路 包括有一高壓檢測器1 1供檢知一高壓V p p、一環狀振 盪器1 2供在當開櫬信號Pw r u p為致動時響應於來自 該高壓檢澜器1 1之一输出信號而產生一脈波信號、一高 壓抽運電路1 4供執行一電荷抽理操作Μ產生高壓V p p 並將所產生的高壓V ρ ρ傳送到一高壓輪出終端1 5、Κ 及一抽運控制器13供響應於來自該環狀振通器12的脈 波信號而控制該高壓抽運電路14的電荷抽運操作。 本紙張尺度適用中國國家揉率(CNS ) A4規格(2丨OX297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 線 434 56 6 A7 B7 五、發明説明(j ) 傳统用於具上述架構半導體記憶元件之高壓產生電路 的操作將描述於後。 (請先閲讀背面之注意事項再填寫本頁) 首先,於施加功率到一DRAM晶片時,一基片電壓 抽運電路(未示出)便開始作動,以便產生基片電壓 Vb b。當基片電壓Vb b達到預定的位準時,開機信號 Pwr up便變為致動,以指示出此一狀況。該環狀振盪 器1 2響應於致動的開機信號Pw r u p便開始作動以產 生脈波信號。礬應於來自該環狀振盪器1 2的脈波信號, 該抽運控制器1 3控制該高壓抽運電路1 4的電荷抽運操 作,K產生該高壓V p p。當高壓V p p達到預定的位準 時,該高壓檢測器1 1便停止該環狀振盪器1 2的操作, 因而致使得該高壓抽蓮電路14不再執行進一步的操作。 重覆此操作,來自高壓產生電路的高壓V p p係被維持在 一相對於内部«壓位準為具有固定差的位準。 經濟部中央揉準局真工消費合作社印装 然而,在上述傅统的高壓產生霣路中,該高壓檢測器 11 、該環狀振盪器12、該抽運控制器13、以及該高 壓抽運霣路1 4必須皆被作動,以獲得所希望的高壓 Vpp ,導致相當大功率量的消耗。 本發明之槪要 因此,本發明為鑑於上述問題而作出,並且本發明之 一目的為提供一種用於一半導體記憧元件的高懕產生電路 *當外部霣壓具有操作霣壓位準時,其可Μ直接作為一高 壓來供給予此半導《記憶元件,而毋需作動一抽運電路, 本紙張尺度遑用中國國家橾率(CNS ) Α4规格(2丨0Χ297公釐) 經濟部中央檫準局貝工消費合作杜印裝 434566 A7 B7 五、發明説明(中) 以減低功率消耗量。 依據本發明的一項特色,一種用於一半導體記憶元件 的高壓產生電路包括有高壓檢測機構供檢知一高壓、環狀 振盪機構供在當一開機信號被令為致動時礬應於來自該高 壓檢測機構之一輸出信號來產生一脈波信號、高壓抽蓮機 構供執行一電荷抽運操作來產生高壓並將所產生的高壓傳 送到一高壓輸出终端、Μ及抽運控制機構供響應於來自該 環狀振邇櫬構的脈波信號來控制該高壓抽理機構的電荷抽 運操作,其中改進之處在於包括有:操作電壓檢測機構供 檢知是否來自一外部電壓源的外部電壓具有一操作電壓位 準;熱炙測試«JE檢知機構供檢知是否來自該外部電壓源 的外部霣壓具有一高於該操作電壓位準之位準;切換機構 供傳送來自該外部霣懕源的外部電壓到該高壓輸出終端; 以及驅動機構供響懕於來自該操作電壓檢測機構和熱炙測 試霣壓檢知機構之輪出信號來選擇性地驅動該高壓檢測機 構和該切換機構。 依據本發明的另一項特色,一種用於一半導體記憶元 件的高壓產生«路包括有高壓檢測機構供檢知一高壓、環 狀振盪機構供在當一開機信號被令為致動時響應於來自該 高壓檢測機構之一輸出信號來產生一脈波信號、高壓抽運 機構供執行一霣荷抽運操作來產生高壓並將所產生的高壓 傳送到一高壓输出终端、Κ及抽理控制櫬構供響應於來自 該環狀振盪機構的脈波信號來控制該高遯抽運櫬構的電荷 -7- 本紙張尺度適用中國國家橾準(CNS > Α4规格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) r. 訂 經濟部中央樣準局負工消費合作社印裝 434566 A7 B7 五、發明説明(< ) 抽運操作,其中改進之處在於包括有:操作電壓檢測機構 供檢知是否來自一外部電壓源的外部霉壓具有一操作電壓 位準;熱炙測試電壓檢知櫬構供檢知是否來自該外部電壓 源的外部電壓具有一高於該操作電壓位準之位準;切換機 構供傳送來自該外部電懕源的外部電壓到該高壓輸出终端 ;K及驅動機構供響應於來自該操作電壓檢測機構和熱炙 測試電壓檢知機構之輪出信號來選擇性地驅動該環狀振盪 機構和該切換機構。 附圖之簡略說明 本發明上述和其他目的、特色和優點,由下述參照附 _所作的詳细說明,將更為清楚地理解•其中: 圖1為一方塊圖,顯示出一種用於一半導歷記憶元件 之傳統高壓產生電路的架構; 圖2為一方塊丽•顯示出依據本發明一實施例,一種 用於一半導體記憶元件之高壓產生電路的架構; 圖3為圖2中一操作電壓檢測器之霣路圃; 圈4為圖2中一熱炙測試電壓檢知器之電路圖; 圓5為圖2中一檢測驅動器之霉路圆; 圖6為一時序匾,顯示出圈5中檢測驅動器之操作; 圖7為圔2中一切換霣路之霣路_ ; 圖8A和8 B為霣路圈,示出匾2中一高壓檢测器的 不同架構; 圖9為一方塊圔•顯示出依據本發明另一實施例,一 ~ 8 * 本紙張尺度遑用中國國家輮丰(CNS >八4洗格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) r
*1T 經濟部中夬橾準局貝工消费合作社印裝 434566 A7 B7 五、發明説明() 種用於一半導體記憶元件之高壓產生電路的架構; 圖10為圖9中一操作電壓檢測器之電路圈; 圖11為圖9中一熱炙测試電壓檢知器之電路圖; 圖12為圖9中一振盪驅動器之電路圖; 圖1 3為一時序圖,示出圖1 2中振盪驅動器之操作 圚1 4為圖9中一切換霣路之電路®;以及 圈15為圃9中一環狀振盪器之霣路圈。 較佳實施例之詳细說明 參見圔2,依據本發明一實施例,一種用於一半導體 記憶元件之高懕產生電路的架構係Μ方塊圖顯示出。如此 鼷中所示出,該高壓產生電路包括有:一高壓檢測器1 1 供檢知一高懕VPP、一環狀振盪器12供在當一開機信 號Pwr up被令為致動時響應於來自該高壓檢測器1 1 之一输出信號來產生一脈波信號、一高壓油運電路1 4供 執行一電荷抽運操作來產生該高壓V p p並將所產生的高 颳Vp p傅送到一高壓输出终端1 5、以及一抽運控制器 13供響應於來自該環狀振盪器12的脈波信號來控制該 高壓抽埋霣路14的霣荷抽運操作。 該高靨產生«路進而包括有:一操作霣壓檢测器2 2 供檢知是苔來自一外部霣壓源2 1的外部«壓Vex t具 有一操作霣壓位準;一熱炙測試«壓檢知器2 3供檢知是 否來自該外部電壓源2 1的外部e X t具有一高於 (請先閲讀背面之注意事項再填寫本頁) 」裝i 訂 線 本紙张尺度適用中國國家橾隼(CNS > A4规格(210X297公釐) 434566 A7 B7 五、發明説明(7 ) 該操作電壓位準之位準;一切換電路2 5供傳送來自該外 部電壓源2 1的外部電壓Vex t到該高壓輸出终端1 5 ;以及一檢測驅動器24供響應於來自該操作電壓檢測器 2 2和該熱炙測試霣壓檢知器2 3之輸出信號來選擇性地 驅動該高壓檢測器1 1和該切換電路25。 以上述依據本發明實施例之架構,該用於半導體記憶 元件之高颳產生電路的操作,將在Μ下詳细描述。 經濟部中央棣準局f工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在該高壓產生霣路中,該操作電壓檢測器2 2和該熱 炙測試電壓檢知器2 3檢知來自該外部電壓源2 1之外部 霣壓V e X t並輸出所檢知的结果到該檢测驅動器24。 響應於來自該操作霣懕檢測器2 2和該熱炙測試電壓檢知 器2 3之所檢知结果,該檢測驅動器24決定出該高壓檢 測器11和該切換電路25之何者將被驅動。當來自該外 部電壓源2 1之外部霄壓Ve X t的位準係低於操作電壓 位準時,該檢測驅動器24便驅動該高壓檢测器1 1 ,因 而容許該高懕抽運電路1 4響_於來自該環狀振盪器1 2 之輸出信號而被作動。在來自該外部罨思源2 1之外部電 壓V e X t具有操作霄壓位準的情況下,該檢测驅動器2 4係驅動該切換電路2 5K便將來自該外部電壓源2 1之 外部霣壓Vex t傅送到該高懕输出终端1 5。當來自該 外部®壓源2 1之外部«壓乂 e X t的位準係高過操作電 壓位準時,該檢測驅動器24便停止該切換電路2 5之作 動並驅動該高壓檢测器11。结果,該檢測驅動器24係 -10- 本紙張尺度逋用中國國家橾準(CNS ) A4规格(210X297公釐) 434i66 A7 B7 五、發明説明(沒〉 響應於來自該環狀振盪器12的輸出信號而被作動。 圖3係圖2中操作電壓檢測器2 2的電路圖。如圖所 示,該操作電壓檢測器22含有一 PMOS電晶體MP 1 被連在該外部電壓源2 1和一節點N 1之間、一 PMO S 電晶體MP2被連在一供應電壓源Vc c和一節點N2之 間、一 NMO S電晶體MN 1被連在該節點N 1和一接地 電壓源V s s之間、K及一 NMO S電晶體MN2被連在 該節點N2和該接地電壓源Vs s之間。該PMOS電晶 體MP 1之閘極被連到該供懕電壓源V c c並且該PMO S電晶體MP2的閛極被連到該接地電壓源Vs s。該等 NMO S電晶體MN 1和MN2之閘極係被共同地連到該 節點N 1 。 該操作電壓檢测器2 2進而含有偁數個倒相器被串聯 在該節點N 2和一输出節點N 3之間。 Μ上述依據本發明之實施例的架構,K下將詳细描述 該操作電壓檢測器2 2的操作。 經濟部中央搮準局貝工消费合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 當來自該外部霣壓源2 1之外部電壓V e X t具有操 作電壓位準時,該PMO S電晶體MP 1和該等NMO S 電晶體MN 1和MN2係打開,因而令在該節點N2處之 信號從埋輯高變為埋輯低。结果•在該输出節點N 3處之 一輸出信號V p p+致動係從邏輯高到理輯低被令為致動 。當來自該外部«壓源2 1之外部電壓Ve X t係高過或 等於該操作電懕位準時,該PMOS電晶體MP 1缌是保 -11- 本纸張尺度適用中國國家樣牵(CNS >八4規格(210X297公釐) 4345 b b A7 B7 經濟部中央樣孪局員工消费合作社印«. 五、發明説明(/) 持在其ON狀態。在此情況下,在該輸出節點N 3處的輸 出信號V p p —致動係缌是為埵輯低。 圖4為圖2中該熱炙測試電壓檢知器2 3之電路圖。 如此圖中所示,該熱炙測試電壓檢知器2 3含有一 PMO S電晶體MP 3被埋在該外部電壓源2 1和一節點 N4之間、一PMO S電晶髖MP4被連在該供應電壓源 V c c和一節點N5之間、一 NMO S電晶體MN3被連 在該節點N4和該接地電壓源V s s之間、K及一 NMO S霄晶體MN4被連在該節點N 5和該接地電壓源 V s s之間。該PMO S電晶髓MP 3之闸極被連到該接 地電壓源Vs s。該等NMOS電晶體MN3和MN4之 閘極被共同地連到該節點N4。 該熱炙測試電懕檢知器2 3進而含有奇數個倒相器被 串聯在該節點N 5和一輸出節點N 6之間。 以上述依據本發明之實施例的架構,以下將詳细描述 該熱炙測試電壓檢知器2 3的操作。 當來自該外部電壓源2 1之外部霣懕Ve X t的位準 為高過該操作霣®位準時*該PMO S電晶體MP 3和該 等NMO S霣晶體MN3和MN4係被打開*因而令該節 點N5處之信號從埋輯高變為邏輯低。结果,在該輸出節 點N 6處之一輪出信號V p p_熱炙係從埋輯低到理輯高 被令為致動。在來自該外部電壓源2 1之外部霣壓 Vext的位準為低於該操作電壓位準的情況中,該 -12- 本紙張尺度逋用中困國家橾率(CNS > A4规格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) •裝· 434S66 A7 B7 五、發明説明(ι0) PMO S電晶體MP 3係被關閉。在此洌中,在該輸出節 經濟部中央橾準局員工消費合作杜印裝 中〃信節的點 6 之試熱節 該 8 被送 操 2 圖或出 出算節 圖 2 測 | 出 將N5 傳 之源 此反輸輸運該 照 2 炙 P 輸 而點 2t 4 壓 如〃的之〃在 參 器熱 P 其 動節路X2 電 。。供處 3 或聯 將 测該 V 在 驅出電 e 器部 低圖 13 2 反串 下 檢在號 r 號被輸換V動外 輯路 GN 器〃被 Μ 壓和信 〇 信 4 該切壓 驅該 遵電閛點知出器 , 霣動出 t 輯 1 在該霣 測自 為之 R 節檢輸相 構 作致輸 C 邇路。許部 檢來 係 40 出壓並倒 架。操 | 的 e 高電 5 容外. 中當 炎 2N 输電炙個 的作該 P 處 t 的運 1Γ 之 5 出 熱器一之試熱數 例操在 P6e 處抽端 οι 團示 I 動有 2 测 I.奇。施的於 VND8 壓終.t2 出} P 驅含 2 炙 P 有間實 4 應號點號 N 高出 C 源 示 1 PM4 器熱 P 含之之 2 響信節信點該輸 e 壓。顯 ί V 檢 2 測該 V 和 8 明器 4 出出輯節許壓 ts5 ,間 號該器檢在號 ,N 發動 2 輸輸邏出容高 e 部 1團區 信中動壓和信 7 點本驅器的之低輸 r 該 D 外端序 , 出 2 驅電動出N節據测動處 3 或該 〇 送號該终時中 輸圖測作致輸點出依檢驅 32 高在 t 傳信自出 一式 的為檢操 | 的節輸述該測 N 器一 。 cpti來输為圖 處 5 該該 P 處 一 一上述檢點知出處 e P 埋將懕 6 此 6 圖,在 P6 到和K描該節檢輸 8tv 低而高圖在 N 示算 VN 果 7 细 出壓而 Ne 壓的動該 。 點 所運號點结 N 詳 輸霣炙點 D 高處驅到 作 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家橾準(CNS ) A4规格(2丨0X297公釐) 434566 A7 B7 五、發明説明(ί/ ) 1之外部電壓V e X t之位準為低於該操作電壓位準時, 該檢測驅動器24的操作。在此例中,該切換電路2 5係 被關閉,而該高壓檢測器1 1係被打開。结果,該高壓抽 運電路1 4係被驅動而將該高壓V p p傅送到該高壓輸出 终端1 5。 區間(2 )示出當來自該外部電壓源2 1之外部電壓 V e X t之位準為等於該操作電壓位準時,該檢測驅動器 24之操作。在此例中,該切換電路2 5係被打開,而該 高壓檢测器1 1係被關閉。滷果,該高壓抽運電路1 4係 被停止操作*並且來自該外部霣壓源2 1之外部電壓V e xt係被傅送到該高懕输出終端15。 區間(3)示出當來自該外部霣壓源2 1之外部電壓 V e X t之位準為高於該操作電壓位準時,該檢測驅動器 2 4之操作。在此例中,該切換電路2 5係被關閉,而該 高壓檢測器1 1係被打開。结果,該高壓抽運電路14係 被驅動而將該高懕V p p傳送到該高壓輸出終端1 5。 經濟部申央樣準局貝工消費合作杜印裝 (請先閲請背面之注意事項再填寫本頁) 該檢測驅動器2 4在區間(4 )之操作係與在區間( 2)之操作相同。而且,該檢測驅動器24在區間(5) 之操作係與在區間(1)之操作相同。
另外*為了要在該高壓產生霣路中獲得相同的效果, 奇數涸倒相器可予串瞄在圈3中操作鼋壓檢測器2 2之節 點N 2和N 3之間、偁數涸倒相器可予串聯在圖4中熱炙 测試霣壓檢知器23之節點N5和N6之間、一 NAND ~ 1 4 - 本紙張尺度逋用中國國家樣率(CNS ) A4规格(2丨0X297公釐) 434566 A7 B7 經濟部中央樣率局負工消费合作社印裝 五、發明説明 (/>) 1 1 閘 可 取 代 圖 5 中 檢 測 驅 動 器 2 4 的 Ν 0 R 閘 G 1 以 及 偶 1 1 1 數 個 倒 相 器 可 予 串 聯 在 圖 5 中 檢 測 驅 動 器 2 4 之 節 點 Ν 7 1 | 和 N 8 之 間 〇 請 先 1 1 閲 | 圖 7 為 圖 2 中 該 切 換 電 路 2 5 之 電 路 圖 0 如 此 圖 中 所 讀 背 | I 示 f 該 切 換 電 路 2 5 含 有 — 節 點 Ν 9 供 g 該 檢 測 驅 動 器 2 之 注 1 1 4 接 收 輸 出 信 號 D e t e C t 〇 Γ — 倒 相 器 G 2 被 連 在 意 事 項 1 I 該 節 點 N 9 和 — 節 點 N 1 0 之 間 、 __ 倒 相 器 G 3 供 將 該 節 再 填 1 V1· 點 % 士 裝 N 1 0 處 之 _ 信 號 倒 相 ·、 —. Ρ Μ 0 S 電 晶 體 Μ Ρ 5 被 連 頁 1 在 該 供 應 電 壓 源 V C C 和 一 節 點 Ν 1 1 之 間 、 Κ 及 一 1 1 P Μ 0 S 電 晶 體 Μ P 6 被 連 在 該 供 應 電 壓 源 V C C 和 一 節 1 I 點 Ν 1 2 之 間 〇 該 P Μ 0 S 電 晶 體 Μ P 5 之 閘 極 被 連 到 該 1 訂 節 點 N 1 2 並 且 該 P Μ 0 S 霣 晶 體 Μ P 6 之 閘 極 被 連 到 該 1 1 節 點 N 1 1 0 1 1 該 切 換 霣 路 2 5 進 而 含 有 一 Ρ Μ 0 S 電 晶 體 Μ Ρ 8 被 1 1 連 在 該 高 壓 输 出 終 端 1 5 和 一 節 點 Ν 1 4 之 間 和 . Ρ Μ 線、 1 I 0 S 電 晶 體 Μ P 9 被 連 在 該 節 點 Ν 1 4 和 該 外 部 電 壓 源 2 1 之 間 0 該 Ρ Μ 〇 S 霣 晶 體 Μ Ρ 8 之 閘 極 被 連 到 該 節 點 Ν 1 1 9 並 且 該 P Μ 0 S 霣 晶 體 Μ Ρ 9 之 閘 極 被 連 到 該 節 點 Ν 1 1 1 3 0 1 | Jil 上 述 依 據 本 發 明 之 實 施 例 的 架 構 9 Μ 下 將 詳 细 描 述 1 I 該 切 換 電 路 2 5 的 操 作 0 1 1 a 若 是 來 該 檢 測 驅 動 器 2 4 的 输 出 信 號 1 1 D e t e C t 0 r 係 為 邏 輯 低 的 話 t 在 該 節 點 Ν 1 0 處 的 1 1 - 15 - 1 1 本紙張尺度適用中國國家揉準(CNS ) A4洗格(2丨0X297公釐) 434§§§ A7 B7 ¾涛部t央樣隼馬貝Μ消费合作狂印萁 五、發明説明(㈠) 信號便變為理輯高,以打開該NMO S電晶趙MN5。當 該PMOS電晶體MP6被打開,在該節點N 1 2處之信 號便變為理輯高。结果,該NMO S電晶體MN7係被打 開,因而致使得在該節點N 1 3處之信號變為邏輯低。在 該節點N 1 3處的低理輯信號致使得該PMO S電晶體 MP9被打開。而且,該PMOS電晶體MP8係響應於 在該節點N9處的低邏輯信號而被打開。结果,來自該外 部電壓源2 1之外部電壓V e X t係被傳送到該高壓輸出 終端1 5。 相反的,在來自該檢测驅動器24的输出信號 D e t e c t o r為埋輯高的情況中《該等PMO S電晶 髖MP 8和MP 9二者係被關閉,以使得來自該外部電壓 源2 1之外部«壓Vex t無法被傳送到該高壓輸出終端 1 5 〇 圖8A為一電路画,示出圔2中高壓檢测器1 1的架 構。如此圖中所示,該高壓檢洒器1 1含有一PMO S電 晶體MP 1 0被連在該外部霣壓源2 1和一節點N 1 5之 間、一PMOS電晶體MP1 1被連在該供應電壓源 Vc c和一節點N 1 6之間、一 NMOS電晶體MN8被 連在該節點N 1 5和一節點N 1 6之間、以及一 NMO S 霣晶體MN9被埋在該節點N17和一節點N19之間。 該PMOS霣晶體MP10之閛極被埋到該供應電壓源V c c *並且該PMOS電晶體MP 1 1之閘極被連到該接 -1 6 - (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 -線 本紙張尺度適用中國國家操準(CNS > A4*t格(210X297公釐) 434566 A7 B7 經濟部中央揉準局負工消費合作社印裴 五、發明説明(/f) 地電壓源Vs s。該等PMOS電晶體MP8和MN9之 閘極被共同連到該節點N 1 5。 該高壓檢測器11進而含有一NMOS電晶體 MN10被連在該節點N16和一被連到該接地電壓源V s s的節點N20之間、一 NMOS霉晶體MN1 1被連 在該節點N 1 9和該節點N20之間、以及偶數個倒相器 被串瞄在該節點N 1 7和一輸出節點N 1 8之間。該等 NMO S電晶體MN 1 0和MN 1 1之閘極用於共同輸入 來自該檢測驅動器24的输出信號De t e c t o r。 以上述依據本發明之實施例的架構·M下將詳细描述 該高壓檢測器11的操作。 當來自該檢测驅動器24的输出信號 De t ec t 〇 r為理輯高時,該等NMOS電晶賭ΜΝ 1 0和MN 1 1係被打開,因而致使得在該等節點N 1 6 和N 1 9處的信號變為邏輯低。在來自該外部鼋壓源2 1 之外部霣藏V e X t之位準為低於或高於該操作電壓位準 的情況下,該PMO S®晶SSMP 1 0係被打開,Μ容許 在該節點Ν 1 5處之信號變為邏輯高。结果,該等 NMOS霣晶SSMN8和ΜΝ9係被打開。由此可知,在 該節點Ν 1 7處的信號係被維持在其高理輯狀態*因為該 PMOS霣晶體MP11缌是維持在其ON狀態。然而, 由於該等NMO S霣晶體MN9和MN 1 1係被打開,故 在該節點Ν 1 7處的信號作了邏輯高到埵輯低的變換。结 -17- 本紙張尺度適用中困國家揉準(CNS ) A4规格(2丨0X297公釐) (請先閲讀背面之注意事項再填寫本頁) )裝 訂 434566 A7 _B7_ 五、發明説明(/ <) 果,在該輸出節點N18處之一輸出信號Osc__i nC 係從邏輯高到埋輯低被致動,以驅動該環狀振盪器1 2。 當該環狀振盪器1 2被驅動,該高壓抽運電路1 4便將電 荷抽運到該高壓輸出终端1 5。 相反的,在來自該檢測驅動器24的輪出信號 De t e c t o r為缠輯低的情況中,該高壓檢測器1 1 不會檢知該高壓V p p ,致使得其無法驅動該環狀振盪器 12。 經濟部中央樣準局負工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 圖8B為一霣路圖,示出圖2中該高壓檢测器1 1·的 另一種架構。如此圃中所示*該高壓檢測器11含有一 PMO S霄晶髓MP 1 2被連在該外部霣壓源2 1和一節 點N21之間、一PMOS霣晶體MP13被連在該供應 霣壓源Vc c和一節點N22之間、一 NMOS電晶體 MN12被連在該節點N21和一節點N24之間、K及 —NMO S電晶髓MN 1 3被連在該節點N 2 2和該節點 N24之間。該PMOS電晶體MP12之閘極被連到該 供應S壓源Vc c ·並且該PMO S電晶體MP 1 3之閘 極被連到該接地霣懕源Vs s。該等NMOS電晶體 MN 1 2和MN 1 3之闸極被共同連到該節點N2 1。 該高壓檢測器11進而含有一NMOS霄晶體 MN 1 4被埋在該節點N24和該接地霣壓源V s s之間 ,和偁數個倒相器被串瞄在該節點N22和一輸出節點N 23之間。該等NMOS«晶《ΜΝ14之閛極用於輸入 -1 8 - 本紙張尺度適用中國國家橾率(CNS ) A4規《格(210X297公釐) 43456β Α7 Β7 五、發明説明(/ ‘) 經濟部中夬樣準局貝工消費合作杜印«. A 導如 1 機 14的制制 2 具是於外 5 器地 體 。8 半。.器開器 1 生控控 3t 知高該 1 測性 導 r 圖 一出測一測路產運來 器X檢一自端檢擇 半 〇 於 於示檢當檢電所抽號 测 e 供有來终壓選 於 t 似 用顯壓在壓運將 一信 檢 V3 具送出電來 用 C 類 種圈高供高抽並及波 壓壓 3t 傳輸作號 該 e 常 一塊 12 該壓 PK脈 電電器X供壓操信。 , t 非 ,方 :1 自高 P、 的 作部知 e5 高該出 5 構 e 係 例 K 有器來一 V52。 操外檢 V3 該自输 3 架 D 作 施係括慂於、壓 11 作一的遯壓路到來之路之 號操 實構包振懕號高端器搡 :1 電電電 t 於 3霣例 信的 一架路狀響信該終邇運有 3 試部換X應 3 換施 出 1 另的電環時波生出振抽括源測外切 Φ 響器切實 輸 1 。 明路生一動脈產輸狀荷包® 炙的一V供知該一 的器略發電產、致一 來壓環 «而霣熱 1; 壓 4 檢和另 4 測省本生壓 P 為生作高該的進部 一 3 準電 3 壓 2 明 2 檢將摟產高 P 令產操 一自4路外.,源位部器鼋1 發 器壓明依壓該 V 被來運到來 1電 一準® 之外動試器本 動高說,高,壓 P 號抽送於路生自位電準的驅测盪據 驅中其 9 之出高 U 信荷傅應電產來壓部位 1 盪炙振依 測 B 此圈件示一 ralip 響運壓否霣外壓 3 振熱狀述 檢 8 因見元所知W輸 一 P 供抽高是作該電源 一 該環上 該圖,參憶中檢 P 1 行 V3 壓該知操自作壓及和該 Μ 自 者 記圖供號之執壓 1 高 檢一 來操霣以2 動 來 中 體此 1 信 1 供高器該 供有否該郜 ;3 驅 (請先閲讀背面之注意事項再填寫本頁) 本紙*尺度遑用中國國家標準(CNS ) Α4规格(210Χ297公釐) 434δ6β Α7 Β7 經濟部中央樣準局負工消費合作社印装 五、發明説明 ( ) 1 1 1 記 憶 元 件 之 高 壓 產 生 電 路 的 操 作 > 將 在 下 詳 细 描 述 〇 1 1 1 在 該 高 壓 產 生 電 路 中 * 該 操 作 電 應 檢 测 器 3 2 和 該 熱 ν 1 I 炙 測 試 電 壓 檢 知 器 3 3 檢 知 來 § 該 外 部 電 歷 源 3 1 之 外 部 請 先 1 1 閱 I 電 壓 V e X t 並 輸 出 所 檢 知 的 结 果 到 該 檢 測 驅 動 器 3 4 0 讀 背 I Sj I 響 應 於 來 § 該 操 作 電 壓 檢 測 器 3 2 和 該 熱 炙 測 試 電 歷 撿 知 之 注 1 I 意 1 1 器 3 3 之 所 檢 知 结 果 該 振 盪 驅 動 器 3 4 決 定 出 該 環 吠 振 事 項 1 | 盪 器 1 2 和 該 切 換 電 路 3 5 之 何 者 將 被 驅 動 0 當 來 白 該 外 填 b· 部 霣 壓 源 3 1 之 外 部 電 壓 V e X t 的 位 準 係 低 於 操 作 電 壓 寫 本 頁 裝 1 位 準 時 該 振 盪 驅 動 器 3 4 便 驅 動 該 環 狀 振 盪 器 1 2 因 1 1 而 容 許 該 高 壓 抽 蓮 電 路 1 4 被 作 動 0 在 來 該 外 部 電 壓 源 1 1 3 1 之 外 部 電 壓 V e X t 具 有 操 作 電 壓 位 準 的 情 況 下 該 1 訂 振 盪 驅 動 器 3 4 係 驅 動 該 切 換 電 路 3 5 Κ 便 將 來 白 該 外 部 1 I 霣 壓 源 3 1 之 外 部 霣 壓 V e X t 傳 送 到 該 高 懕 輸 出 終 端 1 1 1 5 0 當 來 該 外 部 霣 壓 湄 3 1 之 外 部 電 壓 V e X t 的 位 準 1 1 係 高 過 操 作 霣 壓 位 m 時 該 振 通 驅 動 器 3 4 便 停 止 該 切 換 線' 霣 路 3 5 之 作 動 並 驅 動 該 環狀 振 盪 器 1 2 0 结 果 該 高 壓 1 I 抽 浬 霣 路 1 4 係 被 作 動 Μ 抽 運 霣 荷 到 該 高 壓 輸 出 終 端 1 1 1 1 5 0 1 1 圖 1 0 係 圈 9 中 該 操 作 電 壓 檢 測 器 3 2 的 電 路 画 0 如 1 | 圖 所 示 該 操 作 霣 壓 檢 測 器 2 2 含 有 一 Ρ Μ 0 S 電 晶 體 Μ 1 I P 1 4 被 連 在 該 外 部 霣 壓 源 3 1 和 一 節 點 Ν 2 5 之 間 、 — 1 1 I P Μ 0 S 電 晶 體 Μ P 1 5 被 連 在 * 供 應 電 壓 源 V C C 和 — 1 1 節 點 Ν 2 6 之 間 、 一 N Μ 0 S 霣 晶 髏 Μ Ν 1 5 被 連 在 該 節 1 1 - 20 - ί 1 本紙張尺度逍用中國國家梯準(CNS ) Α4規格(210X297公釐) 經濟部中央樣率局負工消费合作社印裝 A7 B7 立、發明説明(丨s) 點N25和一接地電壓源Vs s之間、以及一 NMOS電 晶體MN 1 6被連在該節點N2 6和該接地電壓源V s s 之間。該P Μ 0 S電晶體Μ P 1 4之閘極被連到該供應電 壓源Vc c並且該PMOS電晶體ΜΡ 1 5的閘極被連到 該接地電壓源Vs s。該等NMOS電晶體MN 1 5和 MN 1 6之閘極係被共同地連到該節點N2 5。 該操作霣壓檢测器3 2進而含有奇數個倒相器被串聯 在該節點N26和一输出節點N27之間。 Μ上述依據本發明另一之實施例的架構,Μ下將詳细 描述該操作霣壓檢测器3 2的操作。 當來自該外部霣壓源3 1之外部電® Ve X t係低於 操作電歷位準時,該PMO SSS晶趙ΜΡ 1 4係微弱地被 打開*以供應一微弱的霣壓到該節點N25。在該節點N 2 5處之微弱電懕致使得該等NMO S電晶體MN 1 5和 MN 1 6微弱地打開。當該等NMOS電晶髓MN 1 5和 MN 1 6被微弱地打開時,經由該PMO S電晶體 ΜΡ15流到該節點N26之霣流量係遠大於經由該NM 0 S電晶體MN 16而釋放到該接地S壓源V s s的電流 量。结果,在該節黏N26處之一信號變為邏輯高,因而 致使得在該輪出節點N 2 7處之一输出信號V p p__致動 爱為邏輯低。 然而,在來自該外部霣壓源3 1之外部霉壓Vex t 具有該操作電壓位準的情況中,該PMOS電晶體 -21- 本紙張尺度適用中國國家操率(CNS > A4规格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) -裝' 、?! 13456 A7 B7 五、發明説明(I /) Μ Ρ 1 打開, 邏輯低 _-致動 源3 1 時,該 在此例 動係缌 圃 。如此 Ρ Μ 0 點Ν 2 電壓源 S電晶體ΜΝ 1 5和ΜΝ 1 6係被 節點Ν 2 6處的信號從理輯高變為 出節點Ν27處的輸出信號Vp ρ 高被令為致動。當來自該外部電壓 X t為高於或等於該操作電懕位準 MP14總是維持在其ON狀態。 點N27處的输出信號Vp 〇_致 4和該等 因而致使 。结果, 從埋輯低 之外部電 Ρ Μ 0 S 中,在該 是為邏輯 1 1為圖 圖中所示 S霣晶體 8之間、 V c c和 被連在該 Ν Μ 0 S 壓源V s 到該供應 7之«極 S霣晶體 Ν 2 8。 熱炙測試 該節點Ν 上述依據 Ν Μ 0 得在該 在該輸 到理輯 歷V e 電晶體 輪出節 高0 9中該 ,該熱 Μ Ρ 1 -PM 一節點 節點N 霣晶體 s之間 電壓溫 被連到 Μ Ν 1 經濟部中央櫺準局貝工消费合作社印装 (請先閲讀背面之注意事項再填寫本頁) Ν 7
Μ及一 接地電 極被連 Μ Ρ 1 Ν Μ 0 該節點 該 串聯在 VX 熱炙測 炙測試 6被連 0 S電 N 2 9 2 8和 Μ Ν 1 0該Ρ V c c 該接地 7和Μ 試電壓檢 電壓檢知 在該外部 晶髓Μ Ρ 之間、一 該接地霣 8被連在 Μ 0 S鬣 並且該Ρ 霣懕源V Ν 1 8之 知器3 器3 3 電壓源 1 7被 Ν Μ 0 壓源V 該節點 晶通Μ Μ 0 S s s 0 閛極被 3之電路圖 含有一 3 1和一節 連在該供應 S電晶體Μ s s之間、 Ν 2 9和該 Ρ 1 6之閘 電晶體 該等 共同地埋到 霣懕檢知器3 3進而含有偶數個倒相器被 29和一输出節點Ν30之間。 本發明之另一實施例的架構,Μ下將詳细 -22- 本紙張尺度適用争國國家橾準(CNS ) Α4规格(210X297公釐) 43456 A7 B7 五、發明説明(〆*) 描述該熱炙測試電壓檢知器3 3的操作。 當來自該外部電壓源3 1之外部電壓Ve X t的位準 為高過該操作電壓位準時.,該PMO S電晶體MP 1 6和 該等NMO S電晶體MN 1 7和MN 1 8係被打開*因而 令該節點N 2 9處之信號從理輯高變為邏輯低。结果,在 該輸出節點N 3 0處之一輸出信號V p p_熱炙係從邏輯 低到邏輯高被令為致動。在來自該外部電壓源3 1之外部 電壓V e X t的位準為低於該操作電壓位準的情況中,該 PMOS電晶體MP 1 6係被翮閉。在此例中,在該輸出 節點N30處的輸出信號Vpp_熱炙儀為邏輯高。 圖12為圖9中該振通驅動器34之電路圖。如此圖 中所示,該振盪驅動器34含有一 NANDWG4供〃反 及"運算在該操作«Μ檢测器3 2之輸出節點N 2 7處的 輸出信號V p p_致動和在該熱炙測試霉壓檢知器3 3之 輸出節點N 3 0處的输出信號Vp p_熱炙並輸出"反及 w運算的结果到一節點N3 1 ,和含有偁數涸倒相器被串 聯在該節點N31和一输出節點N32之間。 經濟部中央橾準局男工消費合作社印裝 (請先閱讀背面之注意事項再填寫本頁) 以上述依據本發明之另一實施例的架構,Μ下將參照 圖13詳细描述該振盪驅動器34的操作。 該振盪驅動器34響應於在該操作霣壓檢測器3 2之 输出節點Ν27處的输出信號Vp ρ_致動和在該熱炙測 試電壓檢知器33之輸出節點Ν30處的輸出信號Vp ρ _熱炙而輸出一高或低遍輯信號Osci 1 lator在 -23- 本纸張尺度適用中國國家操準(CNS > A4规格(210X297公釐) 434566 A7 B7_ 五、發明説明(y/ ) (請先閱讀背面之注意事項再填寫本頁) 其輸出節點N 3 2處。在該輸出節點N 3 2處的低邏輯信 號Osc i 1 lator容許該高壓抽運電路14被驅動 而將該高壓V p p傳送該高壓輸出終端1 5 °在該輸出節 點N32處的高邏輯信號Osc i 1 1 ator容許該切 換電路3 5被驅動而將來自該外部電壓源3 1之外部電壓 Ve X t傳送到該高壓輸出终端1 5。 圖1 3為一時序圃,顯示出圖1 2中振盪驅動器34 之操作。在此圖式中,區間(1 )示出當來自該外部電壓 源3 1之外部霣遯V ex t之位準為低於該操作電壓位準 時,該振盪驅動器34的操作。在此例中,該切換電路3 5係被關閉,而該環狀振盪器1 2係被打開。结果,該高 壓抽運電路1 4係被驅動而將該高壓V p p傅送到該高壓 鑰出终端1 5。 區間(2)示出當來自該外部電壓源3 1之外部電壓 經濟部中央樣準局員工消费合作社印震 V e X t之位車為等於該操作電懕位準時,該振盪驅動器 34之操作。在此例中,該切換霣路35係被打開,而該 環狀振盪器1 2係被闞閉。结果,該高壓抽運霉路1 4係 被停止操作*並且來自該外部罨壓源3 1之外部電壓 V e X t係被傳送到該高歷輪出终端1 5。 區間(3)示出當來自該外部電壓源3 1之外部電壓 Ve X t之位準為高於該操作電壓位準時,該振盪驅動器 34之操作。在此例中,該切換霣路35係被瞄閉,而該 環狀振盪器1 2係被打開。结果,該高®抽運電路14係 -24- 本紙張尺度適用中國國家樣準(CNS ) Α4规格(210X297公釐) 434566— A7 B7 五、發明説明(>〆) 被驅動而將該高壓V p p傳送到該高壓輸出終端1 5。 該振通驅動器34在區間(4)之操作係與在區間( 2)之操作相同。而且,該振盪驅動器34在區間(5) 之操作係與在區間(1 )之操作相同。 另外,為了要在該高壓產生電路中獲得相同的效果, 偶數個倒相器可予串聯在圃10中操作電壓檢測器32之 節點N 2 6和N 2 7之間、奇數個倒相器可予串聯在圖1 1中熱炙測試電壓檢知器3 3之節點N 2 9和N 3 0之間 、一NO RW可取代NAN D閘G4而被使用在圖1 2中 的振盪驅動器34、以及奇數涸倒相器可予串聯在圖1 2 中振盪驅動器34之節點N31和N32之間。 經濟部中央樣準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) _ 1 4為匾9中該切換霣路3 5之電路圜。如此圖中 所示,該切換電路35含有一節點N33供自該振慂驅動 器34接收輸出信號Osc i 1 1 ator、倒相器G5 和G6被並瞄到該節點N33、一 PMOS電晶體MP 1 8被埋在該供應電懕源Vc c和一節點N34之間、K及 —PMOS電晶SMP 1 9被連在該供懕霣壓源Vc c和 —節點N35之間。該PMOS霣晶SMP18之閘極被 連到該節點N35並且該PMOSS晶體MP19之閘極 被埋到該節點N34。 該切換霣路3 5進而含有一NMO S電晶體MN 1 9 被埋在該節點N34和該接地;壓源V s s之間、一 NM 0 S電晶通MN 2 0被連在該節點N 3 5和該供應電壓源 -25- 本紙張尺度適用t國國家橾準(CNS > A4洗格(210X297公釐) 43456^ A7 ___ B7 五 '發明説明( >々)
Vc c之間、一 PMOS電晶體MP20被連在該供應電 壓源V c c和一節點N36之間、以及一NMOS電晶體 MN2 1被連在該節點N36和該接地霄壓源Vs s之間 。該NMO S霣晶體MN 1 9之閘極被連到該節點N3 3 ,並且該NMO S電晶體MN20之閘極為供輸入一來自 該倒相器G 5的輸出信號。 該切換電路3 5進而含有一PMO S電晶體MP 2 1 被連在該高壓输出终端1 5和一節點N37之間、和一 PMO S霣晶體MP2 2被埋在該節點N3 7和該外部電 壓源3 1之間。該PMOS «晶級MP2 1之閘極為供輸 入一來自該倒相器G6的输出信號,Μ及該PMOS電晶 體ΜΡ22之閛極為被連到該節點Ν36。 Μ上述依據本發明之另一實施例的架構,以下將詳细 描述該切換霣路3 5的搡作。 經濟部中央樣準局貝工消费合作社印製 (請先閱讀背面之注意事項再填寫本頁) 當來自該振邋驅動器34的输出信號 Osci 1lator係為邏輯高時,該PMOS電晶體 MP21和該NMOS霣晶體MN19係被打開。當該 NMO S霣晶腥MN 1 9被打開,在該節點N34處之信 號便麥為邏輯低,K打開該PMOS®晶體MP 1 9。當 該PMO S «晶SMP 1 9被打開,在該節點N35處之 信號變為邏輯高。结果,該NMOS電晶«ΜΝ2 1係被 打開,因而致使得在該節點N36處之信號變為邏輯低。 在該節點N 3 6處的低埋輯信號致使得該PMO S電晶體 -26- 本紙張尺度適用中困國家操準(CNS 规格(210X297公釐) 434i§§ A7 B7 五、發明説明(/) MP22被打開。结果,來自該外部電壓源3 1之外部電 壓V e X t係被傳送到該高壓輸出終端1 5。 相反的,在來自該振盪驅動器34的輸出信號 Osc i 1 1 &1:〇1,為理輯低的情況中,該等?从05 電晶體MP2 1和MP22二者係被關閉,以使得來自該 外部電壓源3 1之外部電壓V e X t無法被傳送到該高壓 輸出终端1 5。 圖1 5為圖9中該環狀振通器1 2的電路圈。如此圖 中所示*該環狀振盪器1 2含有:一NOR WG7供〃反 或〃運算在該振通驅動器34之输出節點N3 2處的輸出 信號Osc i 1 1 ator、在一節點N38處來自該高 壓檢測器1 1的输出信號Os c_i nK及在一節點N3 9處之信號並输出〃反或"運算的结果到一節點Ν40 ; 奇數個倒相器被串聯在該等節點Ν4 0和節點Ν 3 9之間 ;一倒相器G 8被連在該節黏Ν4 0和一第一輸出節點Ν 4 1之間;Μ及一倒相器G9被埋在該第一輸出節點Ν4 1和一第二输出節點Ν42之間。 經濟部中*橾隼局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 以上述依據本發明之另一實施例的架構,Κ下將詳细 描述該環狀振盪器12的操作。 當來自該振盪驅動器34的输出信號 De t ec t or為邏輯高時,該環狀振盪器1 2不產生 脈波信號。结果,在該第一输出節點N4 1處之一信號係 被維持在其高邏輯狀態,以及在該第二輸出節點N4 2處 -27- 本纸張尺度適用中國國家橾準(CNS Μ似I格(210X297公釐) :34566 A7 B7 五、發明説明(〆) 之一信號係被 法被作 經濟部中央樣準局負工消費合作社印装 1 4無 出信號 器1 2 來自該 的話* 脈波信 被維持 信號被 無法被 由 有該操 電路係 路。因 雖 熟習此 園所揭 和替換 D e t 在一固 高壓檢 在該節 號產生 在其高 維持在 作動。 上述說 作電壓 直接作 此,功 然本發 項技藝 示本發 維持在其低邏輯狀態,以便該高壓抽運電路 動。相反的,在來自該振盪驅動器3 4的輸 e c t o r為邏輯低的情況下,該環狀振逸 定週期下產生一脈波信號。在此例中,若是 测器1 1的輪出信號Osc_i η為邏輯高 點Ν40處之一信號便變為邏輯低,導致無 。结果,在該第一輸出節點Ν4 1處的信號 理輯狀態並且在該第二輸出節點Ν 4 2處的 其低缠輯狀態,以使得該高壓抽運電路1 4 明可清楚得知,依據本發明,當外部電壓具 位準時,該用於半導通記憧元件的高壓產生 為高壓來供應該外部霄颳而毋需操作抽運電 率消耗量係予滅低。 明之較佳實施例已就說明之目的予以描逑, 者將可理解到,在不偏離開隨附申請專利範 明之範國和精神下•可作出各式修改、增刪 28 本紙張尺度適用中國國家樑率(CNS >Α4规格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) -裝_ 訂 線

Claims (1)

  1. Α8 Β8 C8 D8 六、申請專利範圍 1 、一種用於半導體記憶元件之高壓產生電路’包括 有高壓檢測機構供檢知一高壓、環狀振遨機構供在當—開 機信號被令為致動時響應於來自該髙壓檢測機構之—輸出 信號來產生一脈波信號、高壓抽運機構供執行一電荷抽運 操作來產生髙壓並將所產生的髙懕傅送到一高壓輸出终端 、以及抽運控制機構供響應於來自該環狀振盪機構的脈波 *信號來控制該高壓抽蓮機構的電荷抽運操作,其中改進之 處在於包括有: 操作電壓檢測機構,供檢知是否來自一外部電壓源的 外部電壓具有一操怍電壓位準; 熱炙測試電壓檢知機構,供檢知是苔來自該外部電壓 源的外部電壓具有一高於該操作電壓位準之位準; 切換機構,供傳送來自該外部電壓源的外部電壓到該 高壓輸出终端;Μ及 驅動機構,供響應於來自該操作電壓檢測機構和熱炙 測試電壓檢知機構之输出信號來選擇性地驅動該高壓檢測 機構和該切換機構。 :/ 2、如申請專利範圍第1項所述用於半導體記億元件 之高壓產生電路,其中該操作電壓檢測機構含有: 一第一 MO S電晶體*被連在該外部電壓源和一第一 節點之間,此第一MO S電晶體之閘極被連到一供應電壓 源; —第二MOS電晶體,被連在該供應電壓源和一第二 -1- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閒讀背面之注t-事項再irw本頁) 裝 \—. --線_ 經濟部智慧財產局員工消費合作社印製 8888 ABCD 434560 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 節點之間,此第二Μ 0 S電晶體之閛極被連到一接地電壓 (請先閱讀背面之注意事項再填r'本頁) 源;. 一第三M〇 S電晶體,被連在該第一節點和該接地電 壓源之間,此第三Μ 0 S電晶體之閘極被連到該第一節點 一第四MO S電晶體,被連在該第二節點和該接地電 壓源之間*此第四Μ 0 S電晶體之閘極被連到該第一節點 ;Κ及 偶數個倒相器,被串聯在該第二節點和一第三節點之 間。 3、如申請專利範圍第2項所述用於半導體記憶元件 之高壓產生電路,其中該等第一和第二MO S電晶體係為 PMO S電晶體並且該等第三和第四MO S電晶體係為 Ν Μ 0 S電晶體。 / 4、如申請專利範圍第1項所述兩於半導體記憶元件 之高壓產生電路,其中該操作電壓檢測機構有: 一第一 MO S電晶體,被連在該外部電壓適和一蔴一 節點之間,此第一 MO S電晶體之閘極被連到一供應電壓 源; 一第二MO S電晶體,被連在該供應電壓源和一第二 節點之間*此第二MO S電晶體之閛極被連到一接地電壓 源*> 一第三MOS電晶體*被連在該第一節點和該接地電 -2- 本紙張尺度適用中國國家標準(CNS)A4規格(2i0 X 297公釐) 434§iS A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 壓源之間f此第三MOS電晶體之閘極被連到該第一節點 t —第四MO S電晶體,被連在該第二節點和該接地電 Μ源之間,此第四MO S電晶體之閘搔被連到該第一節點 ;Μ及 >數個倒相^^串聯在該第二節點和一第三節點之 ‘間。 . 5、如申請專利範圍第1項所逑用於半導體記憶元件 之高壓產生電路,其中該熱炙測試電壓檢知機構含有: —第一 MO S電晶體,被連在該外部電壓源和一第一 節點之間,此第一 MO S電晶體之閘極被連到一供應電壓 源; 一第二MO S電晶體,被連在該供應電壓源和一第二 節點之間,此第二M〇 S電晶體之閛極被連到一接地.電壓 源; 一第三MQ S電晶體,被連在該第一節點和該接地電 壓源之間,此第三Μ 0 S電晶體之閘極被連到該第一節點 t —第四MO S電晶髖*被連在該第二節點和該接地電 壓源之間,此第四MO S電晶體之閘極被連到該第一節點
    奇數個倒相器,串聯在該第二節點和—第三節點之 間。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填,寫·本頁) I . tr.. -線· § -B .,¾ 4 8 00 8 95 ABCD 經濟部智慧財產局員工消費合作社印製 t、申請專利範圍 6、 如申請專利範圍第5項所述用於半導體記憶元件 之高壓產生電路,其中該等第一和第二MO S電晶體係為 PMO S電晶體並且該等第三和第四MO S電晶體係為 N Μ 0 S電晶體。 7、 如申請專利範園第1項所述用於半導體記億元件 之高壓產生電路,其中該熱炙測試電壓檢知機構含有: ' 一第一 MO S電晶體,被連在該外部電壓源和一第一 節點之間,此第一 MO S電晶體之閛極被連到一供應電壓 源; 一第二MO S電晶體,被連在該供應電壓源和一第二 節點之間,此第二Μ 0 S電晶體之閛極被連到一接地窜壓 源; 一第三MO S電晶體*被連在該第一節點和該接地電 壓源之間,此第三Μ 0 S電晶體之閘極被連到該第一節點 ψ , 一第四MO S電晶體,被連在該第二節點和該接地電 壓源之'間,此第四MO S電晶體之閛極被連到該第一節點 ;Μ及 偶數個倒相器串聯在該第二節點和一第三節點之 間。 8、 如申請專利範圍第1項所述用於半導體記憶元件 之高壓產生電路,其中該驅動檄構含有: .一 NOR閘,供#反或#運算來自該操作電壓檢測機 —* A — 請 先 閱 讀 背 面 之 注 意 事 項 再 填 賣 訂 線 本紙張尺度適用中國囿家標準(CNS)A4規格(210 X 297公釐) 434^06 A8B8C8D8 申請專利範圍 構之輸 並輸出 奇 間。 9 之高壓 機構之 號並輸 偁 間。 出信號和來自該熱炙測試電壓檢知機構之輸出信號 經"反或〃蓮算的结果到一第一節點;和 數個倒相器,被串聯在該第一節點和一第二節點之 、如申請專利範圍第1項所述用於半導體記憶元,件 產生電路,其中該驅動機構含有:、 N A N D閘,供〃反及"運算來自該操作電壓檢測 輸出信號和來自該熱炙測試電壓檢知機構之輸出信 出經〃反及〃運算的結果到一第一節點;和 數個倒相器,被串聯在該第一節點和一第二節點之 請 先 閱 讀 背 之 注 意 事 項 再 填 寫 本 頁 經濟部智慧財產局員工消費合作社印製 1 〇、如申請專利範圍第1項所述用於半導體記憶元 件之高壓產生電路,其中該切換機構含有: 一第一節點,供自該驅動機構接收一輸出信號; 一第一倒相器,被連在該第一節點和一第二節點之間 9 一第二倒相器,供將該第二節點處之一信號倒相; 一第一 MO S電晶體,被連在一供應電壓源和一第三 節點之間,此第一 MO S.電晶體之閛極被連到一第四節點 一第二M..0 S電晶體,被連在該供應電壓源和該第四 節點,此第二MO S電晶體之閘極被連到該第三節點; 一第三MO S電晶體*被連在該第三節點和一接地電 -5- 本紙張尺度適用令國國家標準(CNS)A4規格(210 X 297公釐) β 6 S 4 3 4 A8B8C8D8 六、申請專利範圍 -壓源之間*此第三MO S電晶體之閘極被連到該第二節點 一第四MO S電晶體,被連在該第四節點和該接地電 壓源之間|此第四Μ 0 S電晶體之閘極為供輸入來自該第 二倒相器之一輸出信號; 一第五MO S電晶體,被連在該供應電壓源和一第五 '節點之間,此第五Μ 0 S電晶體之閘極被連到該第四節點 9 一第六MO S電晶體,被連在該第五節點和該接地電 壓源之間,此第六MO S電晶體之閛極被連到該第四節點 9 一第七Μ 0 S電晶體.*被連在該高壓輸出終端和一霉 六節點之間,此第七MO S電晶體之閘極被連到該第一節 點;Μ及 一第八Μ 0 S電晶體,被連在該第六節點和該外都電 壓源之間,.此第八Μ 0 S電晶體之閛極被連到該第五節點 (請先閱讀背面之注$項再填窝本頁) 經濟部智慧財產局員工消費合作社印製 憶七Η元 記第第 億 0 . > 等。記 導五該體體 半第且晶導../ 於、並電半有i 用二體S-於含 述第晶 ο 用構 所、電 Μ 逑機 項一 SN所測 ο 第 ο 為項檢 1 等 Μ 係 1 壓 第該 Ρ 體第高.6-圍中為晶圍該 _ 範其像電範中 利-體 S 利其 專路晶 ο 專 , 請電電 Μ 請路 申生 S 六申電 如產 ο 第如生 、 壓 Μ 及、產 1 高八以 2 壓 1 之第四 1 高 件及第 之 元以、 件 本紙張尺度適用中囤國家標準(CNS)A4規格(2〗0 X 297公釐) A8 B8 C8 D8 434S矜片 t、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 一第一 Μ 0 S電晶體,被連在該外部電壓源和一第一 節點之間,此第一Μ 0 S電晶體之閘極被連到一供應電壓 源; —第二MO S電晶體,被連在該供應電壓源和一第二 節點之間,此第二Μ 0 S電晶體之閘極被連到一接地電懕 源; ' 一第三MO S電晶體,被連在該第一節點和一第三節 點之間,此第三Μ 0 S電晶體之閘極被連到該第一節點; —第四MOS電晶體,被連在該第二節點和一第四節 點之間,此第四Μ 0 S電晶體之閘極被連到該第一節點; 一第五M O S電晶體,被連在該第三節點和該接地電 壓源之間,此第五Μ Ο S電晶體之閘極為供輸入來自該驅 動機構之一輸出信號; 一第六MO S電晶體*被連在該第四節點和該接地電 壓源之間*此第六MO S電晶體之閛極為供輸入來自該驅 動機構之該輸出信號;Κ及 It個聯在該第二節點和一第五節點之 經濟部智慧財產局員工消費合作社印製 間。 1 3、如申請專利範圍第1 2項所述用於半導體記憶 元件之高壓產生電路,其中該等第一和第二MO S電晶體 係為PMO S電晶體並且該等第三到第六MO S電晶體係 為N Μ 0 S電晶體。 1 4、如申請專利範圍第1項所述用於半導體記憶元 -7- 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) Α8 Β8 C8 D8 六、申請專利範圍 件之高壓產生電路*其中該高壓檢測機構含有: (請先閱讀背面之注意事項再填貧本頁) 一第一 MO S電晶體,被連在該外部電壓源和一第一 節點之間,此第一 MO S電晶體之閛極被連到一供應電壓 源; 一第二MO S電晶體,被連在該供應電壓源和一第二 節點之間,此第二MOS電晶體之閛極被連到一接地電壓 '源; 一第三MO S電晶體,被連在該第一節點和一第三節 點之間》此第三Μ 0 S電晶體之閛極被連到該第一節點; —第四MO S電晶體,被連在該第二節點和該第三節 點之間,此第四Μ 0 S電晶體之閘極被連到該第一節點; 一第五MO S電晶體,被連在該第三節點和該接地電 壓源之間,此第五MO S電晶體之閘極為供輸入來自該驅 動機構之一輸出信號;Κ及 _____________ '奇數個倒相器,串聯在該第二節點和一第四節點之 •〜· _______··"' 間。 經濟部智慧財產局員工消費合作社印製 1 5、如申請專利範圍第14項所逑用於半導體記憶 元件之高壓產生電路,其中該等第一和第二MO S電晶體 係為PMO S電晶體並且該等第三到第五MO S電晶體係 為Ν Μ 0 S電晶體。 1 S、一種用於半等體記憶元件之高應產生電路,包 括有髙壓檢測機構供檢知一高壓、環狀振盪機構供在當一 開機信號被令為致動時響應於來自該高壓檢測機構之一輸 -8 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) Α8 Β8 C8 D8 申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 出信號來產生一脈波信號、高壓抽運機構供執行一電荷抽 運操作來產生高壓並將所產生的高壓傳送到一高壓輸出終 端、以及抽運控制機構供響應於來自該環狀振潜機構的脈 彼信號來控制該高壓抽運機構的電荷抽運操作,其中改進 之處在於包括有: 操作電壓檢測機構,供檢知是否來自一外部電歷源的 '外部電壓具有一操作電壓位準; 熱实測試電麗檢知機構,供檢知是杏來自該外部電壓 源的外部電壓具有一高於該操作電壓位準之位準; v 切換機構,供傳送來自該外部電壓源的外部電壓到該 高壓輸出终端;K及 驅動機構’供響應於來自該操作電壓檢測機構和熱炙 測試電壓檢知機構之輸出信號來選擇性地驅動該環狀振盪 機構和該切換機構。 1 7、如申請専利範圍第1 ©項所逑用於半導體記憶 元件之高壓產生電路,其中該切換機構含有: 一第一節點,供自該驅動機構接收一輸出信號; 經濟部智慧財產局員工消費合作社印製 第一和第二倒相器,被並聯到該第一節點; 一第一 MO S電晶體,被連在一供應電壓源和一第二 節點之間,此第一 MO S電晶體之閛極被連到一第三節點 > 一第二Μ 0 S電晶體•被連在該供應電壓源和該第三 節點,此第二Μ 0 S電晶體之閘極被連到該第二節點; -9- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 434βϋ Α8 Β8 C8 D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 一第三MO S電晶體,被連在該第二節點和一接地電 壓源之間,此第三Μ 0 S電晶體之閛極被連到該第一節點 > 一第四MO S電晶體,被連在該第三節點和該接地電 壓源之間,此第四Μ 0 S電晶體之閛極為供輸入來自該第 一倒相器之一輸出信號; 一第五Μ 0 S電晶體,被連在該供應電壓源和一第四 節點之間,此第五MO S電晶體之閘極被連到該第三節點 > 一第六MO S電晶體*被連在該第四節點和該接地電 壓源之間*此第六Μ 0 S電晶體之閘極被連到該第三節點 I 一第七MO S電晶體,被連在該髙壓輸出終端和一第 五節點之間,此第七MO S電晶體之閛極為供輸入來自該 第二倒相器之一輸出信號;以及 一第八MO S電晶體,被連在該第五節點和該外部電 壓源之間,此第八MQ S電晶體之閛極被連到該第四節點 〇 1 8、如申請專利範圍第1 6項所述用於半等體記憶 元件之高壓產生電路,其中該驅動機構含有: 一 NAND閘,供〃反及〃運算來自該操作電壓檢測 機構之輸出信號和來自該熱炙測試電壓檢知機構之輸出信 號並输出經〃反及〃運算的結果到一第一節點;和 -10-本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A8 B8 C8 .¾. D8 六、申請專利範圍 偶數個倒相器,被串聯在該地一節點和一第二節點之 (請先閱讀背面之注意事項再填容本頁) 間。 1 9、如申請專利範圍第1 6項所逑用於半導體記憶 元件之高壓產生電路,其中該環狀振盪機構含有: 一 NOR閘,供〃反或"運算來自該驅動機構和該高 壓檢測機構之輸出信號和在一第一節點之信號並輸出經〃 省· ‘反或〃蓮算的結果到一第二節點; 奇數個第一倒相器*被串聯在該第二節點和該第一節 點之間; 一第二倒相器,被串聯在該第二節點和一第三節點之 間;Μ及 一第三倒相器,被串聯在該第三節點和一第四節點之 間。 2 0、如申請專利範圍第1 7項所述用於半等體記憶 元件之高壓產生電路,其中該第一、第二、第五、第1=Κ 及第八Μ 0 S電晶體係為P -Μ 0 S電晶體並且該等第三、 第四Κ及寧六MO S電晶體係為NMO S電晶體。 經濟部智慧財產局員工消費合作社印製 -11- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
TW085113400A 1995-11-01 1996-10-30 High voltage generation circuit for semiconductor memory device TW434566B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950039156A KR0179551B1 (ko) 1995-11-01 1995-11-01 고전위 발생기

Publications (1)

Publication Number Publication Date
TW434566B true TW434566B (en) 2001-05-16

Family

ID=19432601

Family Applications (1)

Application Number Title Priority Date Filing Date
TW085113400A TW434566B (en) 1995-11-01 1996-10-30 High voltage generation circuit for semiconductor memory device

Country Status (5)

Country Link
US (1) US5754418A (zh)
JP (1) JP3311612B2 (zh)
KR (1) KR0179551B1 (zh)
GB (1) GB2306719B (zh)
TW (1) TW434566B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100530868B1 (ko) * 1997-07-31 2006-02-09 삼성전자주식회사 내부 전원 전압 발생 회로들을 갖는 반도체 장치
US6215708B1 (en) 1998-09-30 2001-04-10 Integrated Device Technology, Inc. Charge pump for improving memory cell low VCC performance without increasing gate oxide thickness
KR100596856B1 (ko) * 1999-12-30 2006-07-04 주식회사 하이닉스반도체 전하 펌프 회로
KR100550637B1 (ko) 2000-12-30 2006-02-10 주식회사 하이닉스반도체 저전압 감지기를 내장한 고전압 검출기
KR100457160B1 (ko) * 2002-03-25 2004-11-16 주식회사 하이닉스반도체 반도체 메모리 테스트 장치
KR100470997B1 (ko) * 2002-04-26 2005-03-10 삼성전자주식회사 웨이퍼 번인 테스트에 사용하기 적합한 전압 발생기제어방법 및 전압 발생기의 동작제어를 위한 제어회로를갖는 반도체 메모리 장치
JP4274786B2 (ja) * 2002-12-12 2009-06-10 パナソニック株式会社 電圧発生回路
JP2004227710A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 半導体記憶装置
KR100586545B1 (ko) * 2004-02-04 2006-06-07 주식회사 하이닉스반도체 반도체 메모리 장치의 오실레이터용 전원공급회로 및 이를이용한 전압펌핑장치
KR100633329B1 (ko) * 2004-05-06 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 승압전압 생성회로
KR100796782B1 (ko) * 2005-12-13 2008-01-22 삼성전자주식회사 반도체 메모리 장치의 승압전압 발생회로 및 승압전압발생방법
US7639540B2 (en) * 2007-02-16 2009-12-29 Mosaid Technologies Incorporated Non-volatile semiconductor memory having multiple external power supplies
CN101577266B (zh) * 2008-05-08 2012-01-25 台湾积体电路制造股份有限公司 等离子体损伤的检测测试结构及评估方法
US9159378B2 (en) * 2010-12-13 2015-10-13 Broadcom Corporation Performance monitor with memory ring oscillator
US9105321B1 (en) * 2014-06-06 2015-08-11 Winbond Electronics Corp. Memory device and driving circuit adopted by the memory device
TWI502605B (zh) * 2014-11-13 2015-10-01 Winbond Electronics Corp 記憶裝置和適用於記憶裝置之驅動電路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4638464A (en) * 1983-11-14 1987-01-20 International Business Machines Corp. Charge pump system for non-volatile ram
JPS62134894A (ja) * 1985-12-06 1987-06-17 Mitsubishi Electric Corp 半導体記憶装置
US5063304A (en) * 1990-04-27 1991-11-05 Texas Instruments Incorporated Integrated circuit with improved on-chip power supply control
JP3243249B2 (ja) * 1990-11-28 2002-01-07 シャープ株式会社 半導体記憶装置
US5424629A (en) * 1991-04-11 1995-06-13 Matsushita Electric Industrial Co., Ltd. Power circuit for a semiconductor apparatus
KR940008286B1 (ko) * 1991-08-19 1994-09-09 삼성전자 주식회사 내부전원발생회로
KR930008886B1 (ko) * 1991-08-19 1993-09-16 삼성전자 주식회사 전기적으로 프로그램 할 수 있는 내부전원 발생회로
JPH05151773A (ja) * 1991-11-29 1993-06-18 Mitsubishi Electric Corp ダイナミツク型半導体記憶装置
JP2838344B2 (ja) * 1992-10-28 1998-12-16 三菱電機株式会社 半導体装置
JP3147991B2 (ja) * 1992-05-25 2001-03-19 株式会社東芝 半導体記憶装置
KR950003014B1 (ko) * 1992-07-31 1995-03-29 삼성전자 주식회사 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법
KR960005387Y1 (ko) * 1992-09-24 1996-06-28 문정환 반도체 메모리의 번 인 테스트(Burn-In Test) 장치
FR2696598B1 (fr) * 1992-10-01 1994-11-04 Sgs Thomson Microelectronics Circuit élévateur de tension de type pompe de charge avec oscillateur bootstrapé.
US5530640A (en) * 1992-10-13 1996-06-25 Mitsubishi Denki Kabushiki Kaisha IC substrate and boosted voltage generation circuits
KR960000837B1 (ko) * 1992-12-02 1996-01-13 삼성전자주식회사 반도체 메모리장치
JP3420606B2 (ja) * 1993-03-15 2003-06-30 株式会社東芝 高電圧発生装置
US5430402A (en) * 1993-09-10 1995-07-04 Intel Corporation Method and apparatus for providing selectable sources of voltage
JP3207745B2 (ja) * 1995-03-31 2001-09-10 東芝マイクロエレクトロニクス株式会社 コンパレータ回路

Also Published As

Publication number Publication date
JP3311612B2 (ja) 2002-08-05
KR970029740A (ko) 1997-06-26
GB2306719B (en) 2000-06-28
GB2306719A (en) 1997-05-07
JPH09185884A (ja) 1997-07-15
KR0179551B1 (ko) 1999-04-15
US5754418A (en) 1998-05-19
GB9622829D0 (en) 1997-01-08

Similar Documents

Publication Publication Date Title
TW434566B (en) High voltage generation circuit for semiconductor memory device
TW516271B (en) Power-on reset circuit for high density integrated circuit
TWI287794B (en) Internal voltage generators for semiconductor memory devices
TWI315131B (en) Flip flop circuit & same with scan function
TW519793B (en) Delay circuit
US6914462B2 (en) Power-on reset circuit and method
TWI312915B (en) Negative voltage generator circuit
TW463463B (en) Data receiver
TW451201B (en) Semiconductor device
TW200416743A (en) Pumping voltage generator
TWI281787B (en) Oscillation circuit
CN101915625A (zh) 温度传感器
TW302443B (zh)
US10636461B2 (en) Apparatuses and methods for providing multiphase clock signals
TW421915B (en) Semiconductor circuit device and its using method
KR100234713B1 (ko) 반도체 메모리 소자의 기판 전압 발생 회로
TW419896B (en) Pulse generating apparatus
TW308697B (en) Semiconductor memory device
TW200522083A (en) Power-up circuit in semiconductor memory device
CN115480606A (zh) 电压调节器和具有其的半导体存储器装置
TW550584B (en) Semiconductor integrated circuit
TWI651932B (zh) 具有基於時脈之信號輸入電路之半導體裝置
US7965573B2 (en) Power-up signal generator for use in semiconductor device
TW536680B (en) A data output circuit capable of being used for both a PCI bus and a PCI-X bus
TW200522086A (en) Control circuit for stable exit from power-down mode

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent