TWI502605B - 記憶裝置和適用於記憶裝置之驅動電路 - Google Patents

Description

記憶裝置和適用於記憶裝置之驅動電路

本發明係有關於半導體電路，尤指記憶裝置和適用於記憶裝置之驅動電路。

隨著半導體技術的進步半導體電路的電晶體大小持續縮小，並且提供給半導體電路電源電壓也持續降低。半導體記憶體會大量且頻繁地以高速讀取和寫入記憶體資料，使得電源訊號中電源雜訊的等級隨之擴大。半導體記憶體電路的電源雜訊將導致下降的訊噪比(Signal-to-Noise Ratio，下稱SNR)以及上升位元錯誤率(Bit Error Rate，下稱BER)，兩者皆會造成電路效能的損害。

因此，需要一種記憶裝置以及該記憶裝置採用的驅動電路來降低電源中之電源雜訊。

基於上述目的，本發明揭露了一種驅動電路，包括一電源線、一接地線、以及第一和第二資料線。該第一和第二資料線耦接於上述電源線和上述接地線之間，其中每條資料線包括4個驅動器群組。針對上述第一資料線，上述第一驅動器群組包括一偶數階段反相器驅動器，上述第二驅動器群組包括上述偶數階段反相器驅動器，上述第三驅動器群組包括一奇 數階段反相器驅動器，以及上述第四驅動器群組包括上述奇數階段反相器驅動器。針對上述第二資料線，上述第一驅動器群組包括上述奇數階段反相器驅動器，上述第二驅動器群組包括上述偶數階段反相器驅動器，上述第三驅動器群組包括上述偶數階段反相器驅動器，以及上述第四驅動器群組包括上述奇數階段反相器驅動器。上述偶數階段反相器驅動器包括一偶數數量的反相器。上述奇數階段反相器驅動器包括一奇數數量的反相器。

本發明更揭露了一種記憶裝置，包括一電源線、一接地線、以及一記憶體電路。上述記憶體電路耦接於上述電源線和上述接地線之間，包括一驅動電路和一記憶單元陣列。上述驅動電路包括第一和第二資料線，耦接於上述電源線和上述接地線之間，驅動記憶體資料至上述記憶單元陣列並由上述記憶單元驅動記憶體資料，每條資料線包括4個驅動器群組。針對上述第一資料線，上述第一驅動器群組包括一偶數階段反相器驅動器，上述第二驅動器群組包括上述偶數階段反相器驅動器，上述第三驅動器群組包括一奇數階段反相器驅動器，以及上述第四驅動器群組包括上述奇數階段反相器驅動器。針對上述第二資料線，上述第一驅動器群組包括上述奇數階段反相器驅動器，上述第二驅動器群組包括上述偶數階段反相器驅動器，上述第三驅動器群組包括上述偶數階段反相器驅動器，以及上述第四驅動器群組包括上述奇數階段反相器驅動器。上述偶數階段反相器驅動器包括一偶數數量的反相器。上述奇數階段反相器驅動器包括一奇數數量的反相器。

1‧‧‧記憶裝置

10‧‧‧位址緩沖器ADB

12‧‧‧資料緩沖器DATAB

14‧‧‧字元線解碼器

16‧‧‧位元線解碼器、感測放大器、和寫入驅動器

18‧‧‧記憶單元陣列

MC(0,0)到MC(m,n)‧‧‧記憶單元

WL[0]到WL[m]‧‧‧字元線

BL[0]到BL[n]‧‧‧位元線

AD‧‧‧位址

RAD‧‧‧列位址

CAD‧‧‧欄位址

2‧‧‧電力系統

Vext‧‧‧共用電源

Gnd‧‧‧共用接地

Lvdd、Lvss‧‧‧電感

Rvdd、Rvss‧‧‧電阻

vdd、vss‧‧‧電源線、接地線

Cd‧‧‧電容

A‧‧‧偶數階段反相器驅動器

B‧‧‧奇數階段反相器驅動器

Data[0...31]、Data[32...63]、Data[64...95]、Data[96...127]‧‧‧資料群組

D00到D33‧‧‧反相器驅動器

第1圖係為本發明實施例中一種記憶裝置1的方塊圖。

第2圖係為本發明實施例中一種電力系統2的示意圖。

第3圖係為本發明實施例中資料緩衝器12之驅動電路的示意圖。

第4圖顯示本發明實施例中電源線上之一種電源雜訊。

第5圖顯示本發明實施例中電源線上之另一種電源雜訊。

第6圖顯示本發明實施例中電源線上之另一種電源雜訊。

第7圖顯示本發明實施例中電源線上之另一種電源雜訊。

在此必須說明的是，於下揭露內容中所提出之不同實施例或範例，係用以說明本發明所揭示之不同技術特徵，其描述之特定範例或排列係用以簡化本發明，非用以限定本發明。此外，在不同實施例或範例中可能重覆使用相同之參考數字與符號，此等重覆使用之參考數字與符號係用以說明本發明所揭示之內容，而非用以表示不同實施例或範例間之關係。

說明書揭露之記憶裝置可稱為動態隨機存取記憶體，靜態隨機存取記憶體，電子可抹除可程式化唯讀記憶體、NAND快閃記憶體、NOR快閃記憶體、相變記憶體、磁電阻式隨機存取記憶、鐵電隨機存取記憶體、以及可變電阻式記憶體。

第1圖係為本發明實施例中一種記憶裝置1的方塊圖，包括位址緩沖器(ADB)10，資料緩沖器(DATAB)12、字元線解碼器14、位元線解碼器，感應放大器以及寫入驅動器 16、以及記憶單元陣列18。記憶裝置1於矽基板上形成，例如使用互補式金屬氧化物半導體製程。記憶裝置1可為裝於封裝內之半導體記憶體，且可為嵌入超大型積體電路(LSI系統)或類似電路之記憶體巨集(智慧財產核心(IP))。記憶裝置1可為非時序同步種類半導體記憶體或時序同步種類半導體記憶體。

於某些實施例中，記憶裝置1之所有電路或所有類比電路透過共用電源和接地軌連接至共用外部電源。例如，所有資料緩沖器DATAB 12和位址緩沖器ADB 10之電路透過共用電源線vdd和接地線vss連接至共用電源Vext，該透過共用電源線vdd和接地線vss會以第2圖圖示之串連連接的電感來模擬。因此，當電路包括從電源抽取電流之主動負載時，通過電感的時變電流會產生電源雜訊。

回到第1圖，資料緩沖器DATAB 12透過資料匯流排驅動資料訊號DATA[0...127]並輸出接收之資料訊號DATA[0...127]至位元線解碼器、感應放大器、和寫入驅動器16以及由位元線解碼器、感應放大器、和寫入驅動器16接收資料訊號DATA[0...127]，其中接收之資料訊號DATA[0...127]係用於讀取和寫入記憶單元陣列18之記憶單元MC。位址緩沖器ADB 10透過位址匯流排接收位址訊號AD，並輸出位址訊號AD之高順序位元，例如輸出列位址RAD至字元線解碼器14以及位址訊號AD之低順序位元，例如輸出欄位址CAD至位元線解碼器、感應放大器和寫入驅動器16。字元線解碼器14解碼列位址RAD並選取字元驅動器之一，用以於一段預定時間內啟動對應字元線WL從例如為接地電位VSS的低準位到 例如為電源電壓VDD的高準位。位元線解碼器、感應放大器和寫入驅動器16解碼欄位址CAD且選取寫入驅動器之一，用以於一段預定時間內啟動對應位元線BL從例如為接地電位的低準位，VSS至例如為電源電壓VDD的高準位。

如上所述，資料緩沖器DATAB 12包括128位元資料線且位址緩沖器ADB 10包括32位元資料線。為了將電源和接地線vdd和vss引發的電源雜訊降低50個百分比，資料緩沖器電路包括兩條或兩條倍數的資料線，上述資料線會採用第3圖顯示之特定順序的驅動器種類。即資料緩沖器DATAB 12和位址緩沖器ADB 10之每條資料線包括4個具有第3圖特定順序驅動器種類的驅動器群組。4個驅動器群組為驅動器群組1、驅動器群組2、驅動器群組3、以及驅動器群組4。舉資料緩沖器DATAB 12為例，每條資料線包括4個由偶數階段反相器驅動器或奇數階段反相器驅動器B形成之驅動器群組，其中偶數階段反相器驅動器包括偶數個反相器和奇數階段反相器驅動器B包括單數反相器。例如，偶數階段反相器驅動器由2個反相器形成，而奇數階段反相器驅動器由3個反相器形成。反相器不受限於反相器邏輯閘，且會是任意種類的反相邏輯閘。128位元資料被分為4個資料群組，分別為Data[0...31]、Data[32...63]、Data[64...95]、和Data[96...127]。每條資料群組耦接於電源和接地線vdd和vss(未圖示)之間，且從4個記憶體晶片的位置透過資料匯流排傳送資料訊號資料。

資料群組Data[0...31]包括32條資料線，每條資料線包括4個驅動器，以偶數階段反相器驅動器D00、偶數階 段反相器驅動器D01、奇數階段反相器驅動器D02、以及奇數階段反相器驅動器D03的順序排列。資料群組Data[32...63]包括32資料線，每條資料線包括4個驅動器，以奇數階段反相器驅動器D10、偶數階段反相器驅動器D11、偶數階段反相器驅動器D12、以及奇數階段反相器驅動器D13的順序排列。資料群組Data[64...95]包括32資料線，每條資料線包括4個驅動器，以和資料群組Data[0...31]相同的順序排列，包括偶數階段反相器驅動器D20、偶數階段反相器驅動器D21、奇數階段反相器驅動器D22、以及奇數階段反相器驅動器D23。資料群組Data[96...127]包括32資料線，每條資料線包括4個驅動器，以和資料群組Data[32...63]相同的順序排列，包括奇數階段反相器驅動器D30、偶數階段反相器驅動器D31、偶數階段反相器驅動器D32、以及奇數階段反相器驅動器D33。

藉由第3圖的電路設置，資料緩沖器DATAB 12會於資料匯流排和記憶單元陣列之間傳遞資料Data[0...127]，同時降低電源和接地線之電源雜訊。第4到第7圖顯示4個實施例，其中於資料傳送時資料緩沖器DATAB 12降低50%的電源雜訊。

參考第3圖和以下的表1，表1顯示第一實施例之反相器驅動器D00到D33的輸出瞬態，其中符號(r)表示輸出為上升瞬態且符號(f)表示輸出為下降瞬態。針對資料群組Data[0...31]來說，偶數階段反相器驅動器D00接收上升瞬態並輸出上升瞬態，偶數階段反相器驅動器D01接收上升瞬態並輸出上升瞬態，奇數階段反相器驅動器D02接收上升瞬態並輸出 下降瞬態，以及奇數階段反相器驅動器D03接收下降瞬態並輸出上升瞬態。針對資料群組Data[32...63]來說，奇數階段反相器驅動器D10接收上升瞬態並輸出下降瞬態，偶數階段反相器驅動器D11接收下降瞬態並輸出下降瞬態，偶數階段反相器驅動器D12接收下降瞬態並輸出下降瞬態，以及奇數階段反相器驅動器D13接收下降瞬態並輸出上升瞬態。針對資料群組Data[64...95]來說，偶數階段反相器驅動器D20接收上升瞬態並輸出上升瞬態，偶數階段反相器驅動器D21接收上升瞬態並輸出上升瞬態，奇數階段反相器驅動器D22接收上升瞬態並輸出下降瞬態，以及奇數階段反相器驅動器D23接收下降瞬態並輸出上升瞬態。針對資料群組Data[96...127]來說，奇數階段反相器驅動器D30接收上升瞬態並輸出下降瞬態，偶數階段反相器驅動器D31接收下降瞬態並輸出下降瞬態，偶數階段反相器驅動器D32接收下降瞬態並輸出下降瞬態，以及奇數階段反相器驅動器D33接收下降瞬態並輸出上升瞬態。

繼續看第4圖，由於4個資料群組連接至電源和接地線，所以電源線vdd和接地線vss上之淨電源雜訊係為資料緩沖器DATAB 12之4個資料群組Data[0...31]、Data[32...63]、Data[64...95]、和Data[96...127]之所有上升和下降瞬態的結合。因此，針對驅動器群組1，上升和下降瞬態將會互相抵消，使得電源線vdd和接地線vss上大致沒有電源雜訊；針對驅動器群組2，上升和下降瞬態將會互相抵消，使得電源線vdd和接地線vss上大致沒有電源雜訊；針對驅動器群組3，所有下降瞬態將會被相加，在電源線vdd和接地線vss上引發正電壓的淨電源雜訊；針對驅動器群組4，所有上升瞬態將會被相加，在電源線vdd和接地線vss上引發負電壓的淨電源雜訊。換句話說，於第3圖之電路設定和第4圖之實施例，當資料緩沖器DATAB 12運作中電源雜訊只會在50%的時間發生。相較於習知的緩沖器電路，第3圖的電路設置降低50%電源雜訊。

參考第3圖和以下的表2，表2顯示第二實施例之反相器驅動器D00到D33的輸出瞬態，其中符號(r)表示輸出為上升瞬態且符號(f)表示輸出為下降瞬態。針對資料群組Data[0...31]來說，偶數階段反相器驅動器D00接收下降瞬態並輸出下降瞬態，偶數階段反相器驅動器D01接收下降瞬態並輸出下降瞬態，奇數階段反相器驅動器D02接收下降瞬態並輸出 上升瞬態，以及奇數階段反相器驅動器D03接收上升瞬態並輸出下降瞬態。針對資料群組Data[32...63]來說，奇數階段反相器驅動器D10接收下降瞬態並輸出上升瞬態，偶數階段反相器驅動器D11接收上升瞬態並輸出上升瞬態，偶數階段反相器驅動器D12接收上升瞬態並輸出上升瞬態，以及奇數階段反相器驅動器D13接收上升瞬態並輸出下降瞬態。針對資料群組Data[64...95]來說，偶數階段反相器驅動器D20接收下降瞬態並輸出下降瞬態，偶數階段反相器驅動器D21接收下降瞬態並輸出下降瞬態，奇數階段反相器驅動器D22接收下降瞬態並輸出上升瞬態，以及奇數階段反相器驅動器D23接收上升瞬態並輸出下降瞬態。針對資料群組Data[96...127]來說，奇數階段反相器驅動器D30接收下降瞬態並輸出上升瞬態，偶數階段反相器驅動器D31接收上升瞬態並輸出上升瞬態，偶數階段反相器驅動器D32接收上升瞬態並輸出上升瞬態，以及奇數階段反相器驅動器D33接收上升瞬態並輸出下降瞬態。

繼續看第5圖，由於4個資料群組連接至電源和接地線，所以電源線vdd和接地線vss上之淨電源雜訊係為資料緩沖器DATAB 12之4個資料群組Data[0...31]、Data[32...63]、Data[64...95]、和Data[96...127]之所有上升和下降瞬態的結合。因此，針對驅動器群組1，上升和下降瞬態將會互相抵消，使得電源線vdd和接地線vss上大致沒有電源雜訊；針對驅動器群組2，將會互相抵消，使得電源線vdd和接地線vss上大致沒有電源雜訊；針對驅動器群組3，所有上升瞬態將會被相加，在電源線vdd和接地線vss上引發負電壓的淨電源雜訊；針對驅動器群組4，所有下降瞬態將會被相加，在電源線vdd和接地線vss上引發正電壓的淨電源雜訊。換句話說，於第3圖之電路設定和第5圖之實施例，當資料緩沖器DATAB 12運作中電源雜訊只會在50%的時間發生。相較於習知的緩沖器電路，第3圖的電路設置降低50%電源雜訊。

參考第3圖和以下表3，表3顯示第三實施例之反相器驅動器D00到D33的輸出瞬態，其中符號(r)表示輸出為上升瞬態且符號(f)表示輸出為下降瞬態。針對資料群組Data[0...31]來說，偶數階段反相器驅動器D00接收上升瞬態並輸出上升瞬態，偶數階段反相器驅動器D01接收上升瞬態並輸出上升瞬態，奇數階段反相器驅動器D02接收上升瞬態並輸出下降瞬態，以及奇數階段反相器驅動器D03接收下降瞬態並輸 出上升瞬態。針對資料群組Data[32...63]來說，奇數階段反相器驅動器D10接收下降瞬態並輸出上升瞬態，偶數階段反相器驅動器D11接收上升瞬態並輸出上升瞬態，偶數階段反相器驅動器D12接收上升瞬態並輸出上升瞬態，以及奇數階段反相器驅動器D13接收上升瞬態並輸出下降瞬態。針對資料群組Data[64...95]來說，偶數階段反相器驅動器D20接收上升瞬態並輸出上升瞬態，偶數階段反相器驅動器D21接收上升瞬態並輸出上升瞬態，奇數階段反相器驅動器D22接收上升瞬態並輸出下降瞬態，以及奇數階段反相器驅動器D23接收下降瞬態並輸出上升瞬態。針對資料群組Data[96...127]來說，奇數階段反相器驅動器D30接收下降瞬態並輸出上升瞬態，偶數階段反相器驅動器D31接收上升瞬態並輸出上升瞬態，偶數階段反相器驅動器D32接收上升瞬態並輸出上升瞬態，以及奇數階段反相器驅動器D33接收上升瞬態並輸出下降瞬態。

繼續看第6圖，由於4個資料群組連接至電源和接地線，所以電源線vdd和接地線vss上之淨電源雜訊係為資料緩沖器DATAB 12之4個資料群組Data[0...31]、Data[32...63]、Data[64...95]、和Data[96...127]之所有上升和下降瞬態的結合。因此，針對驅動器群組1，所有上升瞬態將會被相加，在電源線vdd和接地線vss上引發負電壓的淨電源雜訊；針對驅動器群組2，所有上升瞬態將會被相加，在電源線vdd和接地線vss上引發負電壓的淨電源雜訊；針對驅動器群組3，上升和下降瞬態將會互相抵消，使得電源線vdd和接地線vss上大致沒有電源雜訊；針對驅動器群組4，上升和下降瞬態將會互相抵消，使得電源線vdd和接地線vss上大致沒有電源雜訊。換句話說，於第3圖之電路設定和第6圖之實施例，當資料緩沖器DATAB 12運作中電源雜訊只會在50%的時間發生。相較於習知的緩沖器電路，第3圖的電路設置降低50%電源雜訊。

參考第3圖和以下表4，表4顯示第四實施例之反相器驅動器D00到D33的輸出瞬態，其中符號(r)表示輸出為上升瞬態且符號(f)表示輸出為下降瞬態。針對資料群組Data[0...31]來說，偶數階段反相器驅動器D00接收下降瞬態並輸出下降瞬態，偶數階段反相器驅動器D01接收下降瞬態並輸出下降瞬態，奇數階段反相器驅動器D02接收下降瞬態並輸出上升瞬態，以及奇數階段反相器驅動器D03接收上升瞬態並輸 出下降瞬態。針對資料群組Data[32...63]來說，奇數階段反相器驅動器D10接收上升瞬態並輸出下降瞬態，偶數階段反相器驅動器D11接收下降瞬態並輸出下降瞬態，偶數階段反相器驅動器D12接收下降瞬態並輸出下降瞬態，以及奇數階段反相器驅動器D13接收下降瞬態並輸出上升瞬態。針對資料群組Data[64...95]來說，偶數階段反相器驅動器D20接收下降瞬態並輸出下降瞬態，偶數階段反相器驅動器D21接收下降瞬態並輸出下降瞬態，奇數階段反相器驅動器D22接收下降瞬態並輸出上升瞬態，以及奇數階段反相器驅動器D23接收上升瞬態並輸出下降瞬態。針對資料群組Data[96...127]來說，奇數階段反相器驅動器D30接收上升瞬態並輸出下降瞬態，偶數階段反相器驅動器D31接收下降瞬態並輸出下降瞬態，偶數階段反相器驅動器D32接收下降瞬態並輸出下降瞬態，以及奇數階段反相器驅動器D33接收下降瞬態並輸出上升瞬態。

繼續看第7圖，由於4個資料群組連接至電源和接地線，所以電源線vdd和接地線vss上之淨電源雜訊係為資料緩沖器DATAB 12之4個資料群組Data[0...31]、Data[32...63]、Data[64...95]、和Data[96...127]之所有上升和下降瞬態的結合。因此，針對驅動器群組1，所有下降瞬態將會被相加，在電源線vdd和接地線vss上引發正電壓的淨電源雜訊；針對驅動器群組2，所有下降瞬態將會被相加，在電源線vdd和接地線vss上引發正電壓的淨電源雜訊；針對驅動器群組3，上升和下降瞬態將會互相抵消，使得電源線vdd和接地線vss上大致沒有電源雜訊；針對驅動器群組4，上升和下降瞬態將會互相抵消，使得電源線vdd和接地線vss上大致沒有電源雜訊。換句話說，於第3圖之電路設定和第7圖之實施例，當資料緩沖器DATAB 12運作中電源雜訊只會在50%的時間發生。相較於習知的緩沖器電路，第3圖的電路設置降低50%電源雜訊。

熟習於本技藝人士可更理解說明書中所述之各個邏輯區塊、模組、處理器、執行裝置、電路和演算法步驟可由電路硬體(例如數位實現硬體、類比實現硬體，或兩者的結合，其可由來源碼或或其他相關技術加以設計實現)，使用指令之各種形式的程式碼或設計碼(這裡可另外稱為軟體或軟體模組)，或上述兩者的結合而加以實現。為了清楚顯示上述軟體和硬體的互換性，說明書描述之各種圖示元件、區塊、模組、 電路、及步驟通常以其功能進行描述。這些功能要以軟體或硬體實現會會和完整系統的特定應用和設計限制有關。熟習於本技藝人士可針對每個特定應用而以各種方式實現描述之功能，但是實現方式的決定不會偏離本發明的精神和範圍。

另外，本發明描述之各種邏輯區塊、模組、以及電路可以使用積體電路實現或由接入終端或存取點執行。積體電路可包括通用處理器、數位訊號處理器(DSP)、特定應用積體電路ASIC)、可程式規劃邏輯元件(FPGA)或其他可程控邏輯元件、離散式邏輯電路或電晶體邏輯閘、離散式硬體元件、電性元件、光學元件、機械元件或用於執行本發明所描述之執行的功能之其任意組合，其可執行積體電路內駐、外部，或兩者皆有的程式碼或程式指令。通用處理器可以為微處理器，或者，該處理器可以為任意商用處理器、控制器、微處理器、或狀態機。處理器也可由計算裝置的結合加以實現，例如DSP和微處理器、複數個微處理器、一或多個微處理器以及DSP核心、或其他各種設定的結合。

熟習於本技藝人士可理解本發明揭露程序步驟的特定順序或序列僅為舉例。根據設計偏好，熟習於本技藝人士可理解只要不偏離本發明的精神和範圍，本發明揭露程序步驟的特定順序或序列可以以其他順序重新排列。本發明實施例之方法和要求所伴隨的各種步驟順序只是舉例，而不限定於本發明揭露程序步驟的特定順序或序列。

所述之方法或演算法步驟可以以硬體或處理器執行軟體模組，或以兩者結合的方式實現。軟體模組及其他資料 可內駐於資料記憶體之內，如RAM、FLASH、ROM、EPROM、EEPROM、暫存器、硬碟、軟碟、光碟片、或是任何其他機器可讀取儲存媒體。資料儲存媒體可耦接至機器，如電腦或處理器，處理器可從儲存媒體讀取及寫入程式碼。資料儲存媒體可整合至處理器。處理器和儲存媒體可內駐ASIC之內。ASIC可內駐在用戶設備。或者處理器和儲存媒體可以以離散元件的形式駐在用戶設備之內。另外，適用的電腦程式產品可包括電腦可讀取媒體，包括關於一或多個揭露書揭露的程式碼。在一些實施例中，適用的電腦程式產品可包括封裝材料。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

12‧‧‧資料緩沖器DATAB

A‧‧‧偶數階段反相器驅動器

B‧‧‧奇數階段反相器驅動器

Data[0...31]、Data[32...63]、Data[64...95]、Data[96...127]‧‧‧資料群組

D00到D33‧‧‧反相器驅動器

Claims (12)

1. 一種驅動電路，包括：一電源線；一接地線；第一和第二資料線，耦接於上述電源線和上述接地線之間，其中每條資料線包括4個驅動器群組；其中，針對上述第一資料線，上述第一驅動器群組包括一偶數階段反相器驅動器，上述第二驅動器群組包括上述偶數階段反相器驅動器，上述第三驅動器群組包括一奇數階段反相器驅動器，以及上述第四驅動器群組包括上述奇數階段反相器驅動器；針對上述第二資料線，上述第一驅動器群組包括上述奇數階段反相器驅動器，上述第二驅動器群組包括上述偶數階段反相器驅動器，上述第三驅動器群組包括上述偶數階段反相器驅動器，以及上述第四驅動器群組包括上述奇數階段反相器驅動器；上述偶數階段反相器驅動器包括一偶數數量的反相器；以及上述奇數階段反相器驅動器包括一奇數數量的反相器。
2. 如申請專利範圍第1項所述之驅動電路，其中，針對每條資料線，上述第一驅動器群組和上述第三驅動器群組交換位置。
3. 如申請專利範圍第1項所述之驅動電路，其中，針對每條資料線，上述第二驅動器群組和上述第四驅動器群組交換 位置。
4. 如申請專利範圍第1項所述之驅動電路，其中，針對每條資料線，上述第一驅動器群組和上述第二驅動器群組交換位置，以及上述第三驅動器群組和上述第四驅動器群組交換位置。
5. 如申請專利範圍第1項所述之驅動電路，其中，上述第一和第二資料線驅動一記憶單元陣列之記憶體資料。
6. 如申請專利範圍第1項所述之驅動電路，更包括：第三和第四資料線，耦接於上述電源線和上述接地線之間，其中，上述第三資料線和上述第一資料線完全相同，以及上述第四資料線和上述第二資料線完全相同。
7. 一種記憶裝置，包括：一電源線；一接地線；一記憶體電路，耦接於上述電源線和上述接地線之間，包括一驅動電路和一記憶單元陣列；其中，上述驅動電路包括第一和第二資料線，耦接於上述電源線和上述接地線之間，驅動記憶體資料至上述記憶單元陣列並由上述記憶單元驅動記憶體資料，每條資料線包括4個驅動器群組；針對上述第一資料線，上述第一驅動器群組包括一偶數階段反相器驅動器，上述第二驅動器群組包括上述偶數階段反相器驅動器，上述第三驅動器群組包括一奇數階段反相 器驅動器，以及上述第四驅動器群組包括上述奇數階段反相器驅動器；針對上述第二資料線，上述第一驅動器群組包括上述奇數階段反相器驅動器，上述第二驅動器群組包括上述偶數階段反相器驅動器，上述第三驅動器群組包括上述偶數階段反相器驅動器，以及上述第四驅動器群組包括上述奇數階段反相器驅動器；上述偶數階段反相器驅動器包括一偶數數量的反相器；以及上述奇數階段反相器驅動器包括一奇數數量的反相器。
8. 如申請專利範圍第7項所述之驅動電路記憶裝置，其中，針對每條資料線，上述第一驅動器群組和上述第三驅動器群組交換位置。
9. 如申請專利範圍第7項所述之驅動電路記憶裝置，其中，針對每條資料線，上述第二驅動器群組和上述第四驅動器群組交換位置。
10. 如申請專利範圍第7項所述之驅動電路記憶裝置，其中，針對每條資料線，上述第一驅動器群組和上述第二驅動器群組交換位置，以及上述第三驅動器群組和上述第四驅動器群組交換位置。
11. 如申請專利範圍第7項所述之驅動電路記憶裝置，其中，上述第一和第二資料線驅動一記憶單元陣列之記憶體資料。
12. 如申請專利範圍第7項所述之驅動電路記憶裝置，更包 括：第三和第四資料線，耦接於上述電源線和上述接地線之間，其中，上述第三資料線和上述第一資料線完全相同，以及上述第四資料線和上述第二資料線完全相同。