CN105702279B - 存储装置和适用于存储装置的驱动电路 - Google Patents

Abstract

一种存储装置和适用于存储装置的驱动电路。驱动电路包括一电源线、一接地线、第一和第二数据线。第一和第二数据线耦接于电源线和接地线之间，每条数据线包括4个驱动器群组。第一数据线，第一驱动器群组包括一偶数阶段反相器驱动器，第二驱动器群组包括偶数阶段反相器驱动器，第三驱动器群组包括一奇数阶段反相器驱动器，第四驱动器群组包括奇数阶段反相器驱动器。第二数据线，第一驱动器群组包括奇数阶段反相器驱动器，第二驱动器群组包括偶数阶段反相器驱动器，第三驱动器群组包括偶数阶段反相器驱动器，第四驱动器群组包括奇数阶段反相器驱动器。偶数阶段反相器驱动器包括一偶数数量的反相器。奇数阶段反相器驱动器包括一奇数数量的反相器。

Description

存储装置和适用于存储装置的驱动电路

技术领域

本发明涉及半导体电路，尤指存储装置和适用于存储装置的驱动电路。

背景技术

随着半导体技术的进步半导体电路的晶体管大小持续缩小，并且提供给半导体电路电源电压也持续降低。半导体存储器会大量且频繁地以高速读取和写入存储器数据，使得电源信号中电源噪声的等级随之扩大。半导体存储器电路的电源噪声将导致下降的信噪比(Signal-to-Noise Ratio，下称SNR)以及上升位错误率(Bit Error Rate，下称BER)，两者皆会造成电路效能的损害。

因此，需要一种存储装置以及该存储装置采用的驱动电路来降低电源中的电源噪声。

发明内容

本发明目的在于提供一种存储装置以及该存储装置采用的驱动电路来降低电源中的电源噪声。

基于上述目的，本发明揭露了一种驱动电路，包括一电源线、一接地线、以及第一和第二数据线。该第一和第二数据线耦接于上述电源线和上述接地线之间，其中每条数据线包括4个驱动器群组。针对上述第一数据线，上述第一驱动器群组包括一偶数阶段反相器驱动器，上述第二驱动器群组包括上述偶数阶段反相器驱动器，上述第三驱动器群组包括一奇数阶段反相器驱动器，以及上述第四驱动器群组包括上述奇数阶段反相器驱动器。针对上述第二数据线，上述第一驱动器群组包括上述奇数阶段反相器驱动器，上述第二驱动器群组包括上述偶数阶段反相器驱动器，上述第三驱动器群组包括上述偶数阶段反相器驱动器，以及上述第四驱动器群组包括上述奇数阶段反相器驱动器。上述偶数阶段反相器驱动器包括一偶数数量的反相器。上述奇数阶段反相器驱动器包括一奇数数量的反相器。

本发明更揭露了一种存储装置，包括一电源线、一接地线、以及一存储器电路。上述存储器电路耦接于上述电源线和上述接地线之间，包括一驱动电路和一存储单元阵列。上述驱动电路包括第一和第二数据线，耦接于上述电源线和上述接地线之间，驱动存储器数据至上述存储单元阵列并由上述存储单元驱动存储器数据，每条数据线包括4个驱动器群组。针对上述第一数据线，上述第一驱动器群组包括一偶数阶段反相器驱动器，上述第二驱动器群组包括上述偶数阶段反相器驱动器，上述第三驱动器群组包括一奇数阶段反相器驱动器，以及上述第四驱动器群组包括上述奇数阶段反相器驱动器。针对上述第二数据线，上述第一驱动器群组包括上述奇数阶段反相器驱动器，上述第二驱动器群组包括上述偶数阶段反相器驱动器，上述第三驱动器群组包括上述偶数阶段反相器驱动器，以及上述第四驱动器群组包括上述奇数阶段反相器驱动器。上述偶数阶段反相器驱动器包括一偶数数量的反相器。上述奇数阶段反相器驱动器包括一奇数数量的反相器。

本发明的有益技术效果在于：通过本发明所提供的存储装置以及该存储装置采用的驱动电路，有效的降低电源中的电源噪声。

附图说明

图1为本发明实施例中一种存储装置1的方块图。

图2为本发明实施例中一种电力系统2的示意图。

图3为本发明实施例中数据缓冲器12的驱动电路的示意图。

图4显示本发明实施例中电源线上的一种电源噪声。

图5显示本发明实施例中电源线上的另一种电源噪声。

图6显示本发明实施例中电源线上的另一种电源噪声。

图7显示本发明实施例中电源线上的另一种电源噪声。

附图标号

1～存储装置；

10～位址缓冲器ADB；

12～数据缓冲器DATAB；

14～字元线解码器；

16～位线解码器、感测放大器、和写入驱动器；

18～存储单元阵列；

MC(0,0)到MC(m,n)～存储单元

WL[0]到WL[m]～字元线；

BL[0]到BL[n]～位线；

AD～位址；

RAD～列位址；

CAD～栏位址；

2～电力系统；

Vext～共用电源；

Gnd～共用接地；

Lvdd、Lvss～电感；

Rvdd、Rvss～电阻；

vdd、vss～电源线、接地线；

Cd～电容；

A～偶数阶段反相器驱动器；

B～奇数阶段反相器驱动器；

Data[0…31]、Data[32…63]、Data[64…95]、Data[96…127]～数据群组；以及

D00到D33～反相器驱动器。

具体实施方式

在此必须说明的是，于下揭露内容中所提出的不同实施例或范例，用以说明本发明所揭示的不同技术特征，其描述的特定范例或排列用以简化本发明，非用以限定本发明。此外，在不同实施例或范例中可能重复使用相同的参考数字与符号，此等重复使用的参考数字与符号用以说明本发明所揭示的内容，而非用以表示不同实施例或范例间的关系。

说明书揭露的存储装置可称为动态随机存取存储器，静态随机存取存储器，电子可抹除可程序化唯读存储器、NAND快闪存储器、NOR快闪存储器、相变存储器、磁电阻式随机存取存储、铁电随机存取存储器、以及可变电阻式存储器。

图1为本发明实施例中一种存储装置1的方块图，包括位址缓冲器(ADB)10，数据缓冲器(DATAB)12、字元线解码器14、位线解码器，感应放大器以及写入驱动器16、以及存储单元阵列18。存储装置1于硅基板上形成，例如使用互补式金属氧化物半导体工艺。存储装置1可为装于封装内的半导体存储器，且可为嵌入超大型集成电路(LSI系统)或类似电路的存储器巨集(知识产权核心(IP))。存储装置1可为非时序同步种类半导体存储器或时序同步种类半导体存储器。

于某些实施例中，存储装置1的所有电路或所有模拟电路通过共用电源和接地轨连接至共用外部电源。例如，所有数据缓冲器DATAB 12和位址缓冲器ADB 10的电路通过共用电源线vdd和接地线vss连接至共用电源Vext，该通过共用电源线vdd和接地线vss会以图2图示的串连连接的电感来模拟。因此，当电路包括从电源抽取电流的主动负载时，通过电感的时变电流会产生电源噪声。

回到图1，数据缓冲器DATAB 12通过数据总线驱动数据信号DATA[0…127]并输出接收的数据信号DATA[0…127]至位线解码器、感应放大器、和写入驱动器16以及由位线解码器、感应放大器、和写入驱动器16接收数据信号DATA[0…127]，其中接收的数据信号DATA[0…127]用于读取和写入存储单元阵列18的存储单元MC。位址缓冲器ADB 10通过位址总线接收位址信号AD，并输出位址信号AD的高顺序位，例如输出列位址RAD至字元线解码器14以及位址信号AD的低顺序位，例如输出栏位址CAD至位线解码器、感应放大器和写入驱动器16。字元线解码器14解码列位址RAD并选取字元驱动器之一，用以于一段预定时间内启动对应字元线WL从例如为接地电位VSS的低准位到例如为电源电压VDD的高准位。位线解码器、感应放大器和写入驱动器16解码栏位址CAD且选取写入驱动器之一，用以于一段预定时间内启动对应位线BL从例如为接地电位的低准位，VSS至例如为电源电压VDD的高准位。

如上所述，数据缓冲器DATAB 12包括128位数据线且位址缓冲器ADB 10包括32位数据线。为了将电源和接地线vdd和vss引发的电源噪声降低50个百分比，数据缓冲器电路包括两条或两条倍数的数据线，上述数据线会采用图3显示的特定顺序的驱动器种类。即数据缓冲器DATAB 12和位址缓冲器ADB 10的每条数据线包括4个具有图3特定顺序驱动器种类的驱动器群组。4个驱动器群组为驱动器群组1、驱动器群组2、驱动器群组3、以及驱动器群组4。举数据缓冲器DATAB 12为例，每条数据线包括4个由偶数阶段反相器驱动器或奇数阶段反相器驱动器B形成的驱动器群组，其中偶数阶段反相器驱动器包括偶数个反相器和奇数阶段反相器驱动器B包括单数反相器。例如，偶数阶段反相器驱动器由2个反相器形成，而奇数阶段反相器驱动器由3个反相器形成。反相器不受限于反相器逻辑闸，且会是任意种类的反相逻辑闸。128位数据被分为4个数据群组，分别为Data[0…31]、Data[32…63]、Data[64…95]、和Data[96…127]。每条数据群组耦接于电源和接地线vdd和vss(未图示)之间，且从4个存储器芯片的位置通过数据总线传送数据信号数据。

数据群组Data[0…31]包括32条数据线，每条数据线包括4个驱动器，以偶数阶段反相器驱动器D00、偶数阶段反相器驱动器D01、奇数阶段反相器驱动器D02、以及奇数阶段反相器驱动器D03的顺序排列。数据群组Data[32…63]包括32数据线，每条数据线包括4个驱动器，以奇数阶段反相器驱动器D10、偶数阶段反相器驱动器D11、偶数阶段反相器驱动器D12、以及奇数阶段反相器驱动器D13的顺序排列。数据群组Data[64…95]包括32数据线，每条数据线包括4个驱动器，以和数据群组Data[0…31]相同的顺序排列，包括偶数阶段反相器驱动器D20、偶数阶段反相器驱动器D21、奇数阶段反相器驱动器D22、以及奇数阶段反相器驱动器D23。数据群组Data[96…127]包括32数据线，每条数据线包括4个驱动器，以和数据群组Data[32…63]相同的顺序排列，包括奇数阶段反相器驱动器D30、偶数阶段反相器驱动器D31、偶数阶段反相器驱动器D32、以及奇数阶段反相器驱动器D33。

通过图3的电路设置，数据缓冲器DATAB 12会于数据总线和存储单元阵列之间传递数据Data[0…127]，同时降低电源和接地线的电源噪声。图4到图7显示4个实施例，其中于数据传送时数据缓冲器DATAB 12降低50％的电源噪声。

参考图3和以下的表1，表1显示第一实施例的反相器驱动器D00到D33的输出瞬态，其中符号(r)表示输出为上升瞬态且符号(f)表示输出为下降瞬态。针对数据群组Data[0…31]来说，偶数阶段反相器驱动器D00接收上升瞬态并输出上升瞬态，偶数阶段反相器驱动器D01接收上升瞬态并输出上升瞬态，奇数阶段反相器驱动器D02接收上升瞬态并输出下降瞬态，以及奇数阶段反相器驱动器D03接收下降瞬态并输出上升瞬态。针对数据群组Data[32…63]来说，奇数阶段反相器驱动器D10接收上升瞬态并输出下降瞬态，偶数阶段反相器驱动器D11接收下降瞬态并输出下降瞬态，偶数阶段反相器驱动器D12接收下降瞬态并输出下降瞬态，以及奇数阶段反相器驱动器D13接收下降瞬态并输出上升瞬态。针对数据群组Data[64…95]来说，偶数阶段反相器驱动器D20接收上升瞬态并输出上升瞬态，偶数阶段反相器驱动器D21接收上升瞬态并输出上升瞬态，奇数阶段反相器驱动器D22接收上升瞬态并输出下降瞬态，以及奇数阶段反相器驱动器D23接收下降瞬态并输出上升瞬态。针对数据群组Data[96…127]来说，奇数阶段反相器驱动器D30接收上升瞬态并输出下降瞬态，偶数阶段反相器驱动器D31接收下降瞬态并输出下降瞬态，偶数阶段反相器驱动器D32接收下降瞬态并输出下降瞬态，以及奇数阶段反相器驱动器D33接收下降瞬态并输出上升瞬态。

表1

继续看图4，由于4个数据群组连接至电源和接地线，所以电源线vdd和接地线vss上的净电源噪声为数据缓冲器DATAB 12的4个数据群组Data[0…31]、Data[32…63]、Data[64…95]、和Data[96…127]的所有上升和下降瞬态的结合。因此，针对驱动器群组1，上升和下降瞬态将会互相抵消，使得电源线vdd和接地线vss上大致没有电源噪声；针对驱动器群组2，上升和下降瞬态将会互相抵消，使得电源线vdd和接地线vss上大致没有电源噪声；针对驱动器群组3，所有下降瞬态将会被相加，在电源线vdd和接地线vss上引发正电压的净电源噪声；针对驱动器群组4，所有上升瞬态将会被相加，在电源线vdd和接地线vss上引发负电压的净电源噪声。换句话说，于图3的电路设定和图4的实施例，当数据缓冲器DATAB 12运作中电源噪声只会在50％的时间发生。相较于已知的缓冲器电路，图3的电路设置降低50％电源噪声。

参考图3和以下的表2，表2显示第二实施例的反相器驱动器D00到D33的输出瞬态，其中符号(r)表示输出为上升瞬态且符号(f)表示输出为下降瞬态。针对数据群组Data[0…31]来说，偶数阶段反相器驱动器D00接收下降瞬态并输出下降瞬态，偶数阶段反相器驱动器D01接收下降瞬态并输出下降瞬态，奇数阶段反相器驱动器D02接收下降瞬态并输出上升瞬态，以及奇数阶段反相器驱动器D03接收上升瞬态并输出下降瞬态。针对数据群组Data[32…63]来说，奇数阶段反相器驱动器D10接收下降瞬态并输出上升瞬态，偶数阶段反相器驱动器D11接收上升瞬态并输出上升瞬态，偶数阶段反相器驱动器D12接收上升瞬态并输出上升瞬态，以及奇数阶段反相器驱动器D13接收上升瞬态并输出下降瞬态。针对数据群组Data[64…95]来说，偶数阶段反相器驱动器D20接收下降瞬态并输出下降瞬态，偶数阶段反相器驱动器D21接收下降瞬态并输出下降瞬态，奇数阶段反相器驱动器D22接收下降瞬态并输出上升瞬态，以及奇数阶段反相器驱动器D23接收上升瞬态并输出下降瞬态。针对数据群组Data[96…127]来说，奇数阶段反相器驱动器D30接收下降瞬态并输出上升瞬态，偶数阶段反相器驱动器D31接收上升瞬态并输出上升瞬态，偶数阶段反相器驱动器D32接收上升瞬态并输出上升瞬态，以及奇数阶段反相器驱动器D33接收上升瞬态并输出下降瞬态。

表2

继续看图5，由于4个数据群组连接至电源和接地线，所以电源线vdd和接地线vss上的净电源噪声为数据缓冲器DATAB 12的4个数据群组Data[0…31]、Data[32…63]、Data[64…95]、和Data[96…127]的所有上升和下降瞬态的结合。因此，针对驱动器群组1，上升和下降瞬态将会互相抵消，使得电源线vdd和接地线vss上大致没有电源噪声；针对驱动器群组2，将会互相抵消，使得电源线vdd和接地线vss上大致没有电源噪声；针对驱动器群组3，所有上升瞬态将会被相加，在电源线vdd和接地线vss上引发负电压的净电源噪声；针对驱动器群组4，所有下降瞬态将会被相加，在电源线vdd和接地线vss上引发正电压的净电源噪声。换句话说，于图3的电路设定和图5的实施例，当数据缓冲器DATAB 12运作中电源噪声只会在50％的时间发生。相较于已知的缓冲器电路，图3的电路设置降低50％电源噪声。

参考图3和以下表3，表3显示第三实施例的反相器驱动器D00到D33的输出瞬态，其中符号(r)表示输出为上升瞬态且符号(f)表示输出为下降瞬态。针对数据群组Data[0…31]来说，偶数阶段反相器驱动器D00接收上升瞬态并输出上升瞬态，偶数阶段反相器驱动器D01接收上升瞬态并输出上升瞬态，奇数阶段反相器驱动器D02接收上升瞬态并输出下降瞬态，以及奇数阶段反相器驱动器D03接收下降瞬态并输出上升瞬态。针对数据群组Data[32…63]来说，奇数阶段反相器驱动器D10接收下降瞬态并输出上升瞬态，偶数阶段反相器驱动器D11接收上升瞬态并输出上升瞬态，偶数阶段反相器驱动器D12接收上升瞬态并输出上升瞬态，以及奇数阶段反相器驱动器D13接收上升瞬态并输出下降瞬态。针对数据群组Data[64…95]来说，偶数阶段反相器驱动器D20接收上升瞬态并输出上升瞬态，偶数阶段反相器驱动器D21接收上升瞬态并输出上升瞬态，奇数阶段反相器驱动器D22接收上升瞬态并输出下降瞬态，以及奇数阶段反相器驱动器D23接收下降瞬态并输出上升瞬态。针对数据群组Data[96…127]来说，奇数阶段反相器驱动器D30接收下降瞬态并输出上升瞬态，偶数阶段反相器驱动器D31接收上升瞬态并输出上升瞬态，偶数阶段反相器驱动器D32接收上升瞬态并输出上升瞬态，以及奇数阶段反相器驱动器D33接收上升瞬态并输出下降瞬态。

表3

继续看图6，由于4个数据群组连接至电源和接地线，所以电源线vdd和接地线vss上的净电源噪声为数据缓冲器DATAB 12的4个数据群组Data[0…31]、Data[32…63]、Data[64…95]、和Data[96…127]的所有上升和下降瞬态的结合。因此，针对驱动器群组1，所有上升瞬态将会被相加，在电源线vdd和接地线vss上引发负电压的净电源噪声；针对驱动器群组2，所有上升瞬态将会被相加，在电源线vdd和接地线vss上引发负电压的净电源噪声；针对驱动器群组3，上升和下降瞬态将会互相抵消，使得电源线vdd和接地线vss上大致没有电源噪声；针对驱动器群组4，上升和下降瞬态将会互相抵消，使得电源线vdd和接地线vss上大致没有电源噪声。换句话说，于图3的电路设定和图6的实施例，当数据缓冲器DATAB 12运作中电源噪声只会在50％的时间发生。相较于已知的缓冲器电路，图3的电路设置降低50％电源噪声。

参考图3和以下表4，表4显示第四实施例的反相器驱动器D00到D33的输出瞬态，其中符号(r)表示输出为上升瞬态且符号(f)表示输出为下降瞬态。针对数据群组Data[0…31]来说，偶数阶段反相器驱动器D00接收下降瞬态并输出下降瞬态，偶数阶段反相器驱动器D01接收下降瞬态并输出下降瞬态，奇数阶段反相器驱动器D02接收下降瞬态并输出上升瞬态，以及奇数阶段反相器驱动器D03接收上升瞬态并输出下降瞬态。针对数据群组Data[32…63]来说，奇数阶段反相器驱动器D10接收上升瞬态并输出下降瞬态，偶数阶段反相器驱动器D11接收下降瞬态并输出下降瞬态，偶数阶段反相器驱动器D12接收下降瞬态并输出下降瞬态，以及奇数阶段反相器驱动器D13接收下降瞬态并输出上升瞬态。针对数据群组Data[64…95]来说，偶数阶段反相器驱动器D20接收下降瞬态并输出下降瞬态，偶数阶段反相器驱动器D21接收下降瞬态并输出下降瞬态，奇数阶段反相器驱动器D22接收下降瞬态并输出上升瞬态，以及奇数阶段反相器驱动器D23接收上升瞬态并输出下降瞬态。针对数据群组Data[96…127]来说，奇数阶段反相器驱动器D30接收上升瞬态并输出下降瞬态，偶数阶段反相器驱动器D31接收下降瞬态并输出下降瞬态，偶数阶段反相器驱动器D32接收下降瞬态并输出下降瞬态，以及奇数阶段反相器驱动器D33接收下降瞬态并输出上升瞬态。

表4

继续看图7，由于4个数据群组连接至电源和接地线，所以电源线vdd和接地线vss上的净电源噪声为数据缓冲器DATAB 12的4个数据群组Data[0…31]、Data[32…63]、Data[64…95]、和Data[96…127]的所有上升和下降瞬态的结合。因此，针对驱动器群组1，所有下降瞬态将会被相加，在电源线vdd和接地线vss上引发正电压的净电源噪声；针对驱动器群组2，所有下降瞬态将会被相加，在电源线vdd和接地线vss上引发正电压的净电源噪声；针对驱动器群组3，上升和下降瞬态将会互相抵消，使得电源线vdd和接地线vss上大致没有电源噪声；针对驱动器群组4，上升和下降瞬态将会互相抵消，使得电源线vdd和接地线vss上大致没有电源噪声。换句话说，于图3的电路设定和图7的实施例，当数据缓冲器DATAB 12运作中电源噪声只会在50％的时间发生。相较于已知的缓冲器电路，图3的电路设置降低50％电源噪声。

本领域相关技术人员可更理解说明书中所述的各个逻辑区块、模块、处理器、执行装置、电路和演算法步骤可由电路硬件(例如数字实现硬件、模拟实现硬件，或两者的结合，其可由来源码或其他相关技术加以设计实现)，使用指令的各种形式的程序码或设计码(这里可另外称为软件或软件模块)，或上述两者的结合而加以实现。为了清楚显示上述软件和硬件的互换性，说明书描述的各种图示元件、区块、模块、电路、及步骤通常以其功能进行描述。这些功能要以软件或硬件实现会和完整系统的特定应用和设计限制有关。本领域相关技术人员可针对每个特定应用而以各种方式实现描述的功能，但是实现方式的决定不会偏离本发明的权利要求。

另外，本发明描述的各种逻辑区块、模块、以及电路可以使用集成电路实现或由接入终端或存取点执行。集成电路可包括通用处理器、数字信号处理器(DSP)、特定应用集成电路ASIC)、可程序规划逻辑元件(FPGA)或其他可程控逻辑元件、离散式逻辑电路或晶体管逻辑闸、离散式硬件元件、电子元件、光学元件、机械元件或用于执行本发明所描述的执行的功能的其任意组合，其可执行集成电路内驻、外部，或两者皆有的程序码或程序指令。通用处理器可以为微处理器，或者，该处理器可以为任意商用处理器、控制器、微处理器、或状态机。处理器也可由计算装置的结合加以实现，例如DSP和微处理器、多个微处理器、一或多个微处理器以及DSP核心、或其他各种设定的结合。

本领域相关技术人员可理解本发明揭露程序步骤的特定顺序或序列仅为举例。根据设计偏好，本领域相关技术人员可理解只要不偏离本发明的权利要求，本发明揭露程序步骤的特定顺序或序列可以以其他顺序重新排列。本发明实施例的方法和要求所伴随的各种步骤顺序只是举例，而不限定于本发明揭露程序步骤的特定顺序或序列。

所述的方法或演算法步骤可以以硬件或处理器执行软件模块，或以两者结合的方式实现。软件模块及其他数据可内驻于数据存储器之内，如RAM、FLASH、ROM、EPROM、EEPROM、暂存器、硬盘、软盘、光盘、或是任何其他机器可读取储存媒体。数据储存媒体可耦接至机器，如电脑或处理器，处理器可从储存媒体读取及写入程序码。数据储存媒体可整合至处理器。处理器和储存媒体可内驻ASIC之内。ASIC可内驻在用户设备。或者处理器和储存媒体可以以离散元件的形式驻在用户设备之内。另外，适用的电脑程序产品可包括电脑可读取媒体，包括关于一或多个说明书揭露的程序码。在一些实施例中，适用的电脑程序产品可包括封装材料。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明，本领域相关技术人员，在不脱离本发明的权利要求，当可做些许的更动与润饰，因此本发明的保护范围当视上述的申请权利要求书所界定者为准。

Claims (12)

1.一种驱动电路，其特征在于，所述驱动电路包括：

一电源线；

一接地线；

第一和第二数据线，耦接于所述电源线和所述接地线之间，其中每条数据线包括依序连接的第一驱动器群组、第二驱动器群组、第三驱动器群组及第四驱动器群组；

其中，针对所述第一数据线，所述第一驱动器群组包括一偶数阶段反相器驱动器，所述第二驱动器群组包括所述偶数阶段反相器驱动器，所述第三驱动器群组包括一奇数阶段反相器驱动器，以及所述第四驱动器群组包括所述奇数阶段反相器驱动器；

针对所述第二数据线，所述第一驱动器群组包括所述奇数阶段反相器驱动器，所述第二驱动器群组包括所述偶数阶段反相器驱动器，所述第三驱动器群组包括所述偶数阶段反相器驱动器，以及所述第四驱动器群组包括所述奇数阶段反相器驱动器；

所述偶数阶段反相器驱动器包括一偶数数量的反相器；以及

所述奇数阶段反相器驱动器包括一奇数数量的反相器。

2.根据权利要求1所述的驱动电路，其特征在于，针对每条数据线，所述第一驱动器群组和所述第三驱动器群组交换位置。

3.根据权利要求1所述的驱动电路，其特征在于，针对每条数据线，所述第二驱动器群组和所述第四驱动器群组交换位置。

4.根据权利要求1所述的驱动电路，其特征在于，针对每条数据线，所述第一驱动器群组和所述第二驱动器群组交换位置，以及所述第三驱动器群组和所述第四驱动器群组交换位置。

5.根据权利要求1所述的驱动电路，其特征在于，所述第一和第二数据线驱动一存储单元阵列的存储器数据。

6.根据权利要求1所述的驱动电路，其特征在于，所述驱动电路更包括：

第三和第四数据线，耦接于所述电源线和所述接地线之间，其中，所述第三数据线和所述第一数据线完全相同，以及所述第四数据线和所述第二数据线完全相同。

7.一种存储装置，其特征在于，所述存储装置包括：

一电源线；

一接地线；

一存储器电路，耦接于所述电源线和所述接地线之间，包括一驱动电路和一存储单元阵列；

其中，所述驱动电路包括第一和第二数据线，耦接于所述电源线和所述接地线之间，驱动存储器数据至所述存储单元阵列并由所述存储单元驱动存储器数据，每条数据线包括依序连接的第一驱动器群组、第二驱动器群组、第三驱动器群组及第四驱动器群组；

针对所述第一数据线，所述第一驱动器群组包括一偶数阶段反相器驱动器，所述第二驱动器群组包括所述偶数阶段反相器驱动器，所述第三驱动器群组包括一奇数阶段反相器驱动器，以及所述第四驱动器群组包括所述奇数阶段反相器驱动器；

针对所述第二数据线，所述第一驱动器群组包括所述奇数阶段反相器驱动器，所述第二驱动器群组包括所述偶数阶段反相器驱动器，所述第三驱动器群组包括所述偶数阶段反相器驱动器，以及所述第四驱动器群组包括所述奇数阶段反相器驱动器；

所述偶数阶段反相器驱动器包括一偶数数量的反相器；以及

所述奇数阶段反相器驱动器包括一奇数数量的反相器。

8.根据权利要求7所述存储装置，其特征在于，针对每条数据线，所述第一驱动器群组和所述第三驱动器群组交换位置。

9.根据权利要求7所述存储装置，其特征在于，针对每条数据线，所述第二驱动器群组和所述第四驱动器群组交换位置。

10.根据权利要求7所述存储装置，其特征在于，针对每条数据线，所述第一驱动器群组和所述第二驱动器群组交换位置，以及所述第三驱动器群组和所述第四驱动器群组交换位置。

11.根据权利要求7所述存储装置，其特征在于，所述第一和第二数据线驱动一存储单元阵列的存储器数据。

12.根据权利要求7所述存储装置，其特征在于，所述驱动电路存储装置更包括：

第三和第四数据线，耦接于所述电源线和所述接地线之间，其中，所述第三数据线和所述第一数据线完全相同，以及所述第四数据线和所述第二数据线完全相同。