CN103730162B - 用于多级单元的非易失性存储器的加速软读取 - Google Patents

Abstract

本公开涉及用于多级单元的非易失性存储器的加速软读取。存储器件包括包含多级存储单元的存储器阵列，以及与存储器阵列耦接的控制电路。控制电路被配置成对存储器阵列的至少一部分执行加速软读取操作。针对存储器阵列的非上页的加速软读取操作中的给定的加速软读取操作包括针对存储器阵列的对应上页的至少一个硬读取操作。例如，该给定的加速软读取操作可以包括多个硬读取操作的序列，包括针对非上页的硬读取操作以及针对对应上页的一个或更多个硬读取操作。

Description

用于多级单元的非易失性存储器的加速软读取

技术领域

本公开涉及用于多级单元的非易失性存储器的加速软读取。

背景技术

半导体存储器件典型地包括按行和列布置的存储单元阵列，其中每个存储单元被配置成存储至少一个数据位。此类存储器包括易失性存储器和非易失性存储器。易失性存储器需要供电以便保持存储数据，而非易失性存储器即使在去除供电之后也会保持它们的存储数据。

某些类型的非易失性存储器，例如，NAND闪存，使用被实现为相应的浮栅晶体管的存储单元。此类晶体管包括控制栅极和浮置栅极两者。取决于在其浮置栅极上的电荷量，晶体管展示出了某一阈值电压（Vt）。对应的存储单元因此能够通过控制浮置栅极上的电荷量来写入数据。为从存储单元中读取所存储的数据，参考电压（Vref）被施加于控制栅极。如果Vref高于Vt，则晶体管导通，否则晶体管截止。因此，存储于单元内的数据能够通过感测在晶体管的源极端子和漏极端子之间的电流容易地检测到，典型地使用感测放大器（senseamplifier）。

在单级单元（SLC）闪存中，每个存储单元仅存储一个数据位。例如，在读出时，可以假定具有在Vref以下的Vt值的那些单元存储“1”位，并且可以假定具有在Vref以上的Vt值的那些单元存储“0”位。由于在存储器阵列内的噪声及其他变化，并非用于将位存储于特定的逻辑级的所有存储单元都将具有完全相同的Vt值。反而，与在一组存储单元上的给定的逻辑级关联的实际的Vt值将倾向于遵循诸如高斯分布之类的分布。因此，为了从各个存储单元中读取存储位，参考电压Vref可以近似设置于两个不同的Vt分布的均值之间的中点处。如上所述，当Vref被施加于存储单元晶体管的控制栅极时，具有低于Vref的Vt值的晶体管将会导通，指示“1”位在每个对应单元内的存储；而具有高于Vref的Vt值的晶体管将会截止，指示“0”位在每个对应单元内的存储。

在多级单元（MLC）闪存中，每个存储单元能够存储多位数据，例如，在两级存储单元的情形中为两位数据，在三级存储单元的情形中为三位数据，等等。因而，例如，在存储两位数据的两级存储单元的情形中，四个不同的Vt分布具有可以存储于该单元内的两个位的四个不同的可能组合的特征。每个这样的Vt分布与不同的Vt电平关联。可能的位组合一般地使用格雷码（Gray code）映射到Vt电平，使得从一个Vt电平到其邻近的Vt电平的变化导致仅有一个位的位置（bit position）变化。

从这样的多级单元中读出存储数据包括使用多个参考电压。例如，在两级存储单元的情形中，使用布置于四个不同的Vt电平之间的三个不同的参考电压。确定存储于给定的单元内的数据还可以包括软读取操作的使用，每个软读取操作包括使用不同参考电压的多个硬读取操作。

但是，常规的软读取操作会需要数量过多的硬读取操作。结果，软读取等待时间被增加，由此降低了存储器访问时间性能。在常规的做法中，因此，显著的性能损失通常与软读取操作的性能相关。

发明内容

本发明的实施例提供了例如其中针对存储器阵列的非上页的软读取操作使用对应上页的硬读取操作来加速的MLC存储器件。这样的上页硬读取操作可以使用由存储器阵列的供应商建立的但通常并不另外用于软读取操作的预定命令执行。加速软读取操作每个都能够使用较少的硬读取操作来执行，并因此具有显著减小的等待时间。这倾向于使通常与常规的软读取操作关联的性能损失最小化。

应当注意，本文所使用的术语“多级单元”或MLC意指作宽泛的理解，以便不仅包含用于存储两位数据的存储单元，而且更一般地包含用于存储两或更多位数据的任何存储单元，包括：用于存储三位数据的三级存储单元，用于存储四位数据的四级存储单元，等等。

此外，术语“上页（upper page）”也意指宽泛地理解为相对词，以便包含例如被认为是在经过软读取操作的另一页面“之上”的任何页面。因而，例如，在用来形成存储器阵列的上页、中页和下页的三级存储单元的情形中，中页可以被认为是相对于下页的上页，而上页可以被认为是相对于中页或下页的上页。因此，如果需要软读取的页面是下页，则加速软读取操作可以使用用于中页或上页的硬读取操作。

在一种实施例中，存储器件包括：包含多级存储单元的存储器阵列，以及与存储器阵列耦接的控制电路。控制电路被配置成对存储器阵列的至少一部分执行加速软读取操作。针对存储器阵列的非上页的加速软读取操作中的给定一个包括针对存储器阵列的对应上页的至少一个硬读取操作。

举例来说，给定的加速软读取操作可以包括多个硬读取操作的序列，包括针对非上页的硬读取操作以及针对对应上页的一个或更多个硬读取操作。

非上页可以包括用于多级存储单元的特定行或者其他指定分组的位集的第一部分，而上页可以包括用于该分组的位集的第二部分。例如，非上页可以包括多级存储单元的特定行或者其他指定分组的最低有效位，而上页可以包括该分组的最高有效位，或者与此相反。其他类型的对应关系可以存在于上页、中页或下页与用于多级存储单元的指定分组的位集的各个部分之间。

一种或更多种实施例能够通过使用如同本文所公开的方式配置的控制器或其他控制电路来提供展示出较短的软读取等待时间并因此相对于常规的器件已改进的总体操作性能的MLC存储器件。

包括根据本发明的实施例的控制器或其他控制电路的MLC存储器件可以被实现为例如独立式存储器件（例如，封装的集成电路），或者作为在微处理器或其他处里器件内的嵌入式存储器。

附图说明

图1是包括用于在本发明的实施例中提供加速软读取功能的多级单元存储器阵列及关联的控制器配置的半导体存储器件的框图。

图2是在图1的存储器件的两级存储单元的实施例中的单元数随阈值电压变化的曲线图。

图3示出了在图2的实施例中的没有加速的下页软读取。

图4示出了在图2的实施例中的具有加速的下页软读取。

图5是在图1的存储器件的三级存储单元的实现方式中的单元数随阈值电压变化的曲线图。

图6示出了在图5的实施例中的具有加速的中页软读取。

图7示出了在图5的实施例中的具有加速的下页软读取。

图8是合并了图1的存储器件的处理设备的框图。

图9是将图1的存储器件合并为嵌入式存储器的处理器集成电路的框图。

具体实施方式

本发明的实施例在此将结合配置成提供加速软读取功能的示例性的半导体存储器件以及关联的控制器来说明。但是，应当理解，本发明的实施例可更一般地应用于具有其中希望改进读取性能的多级单元的任何半导体存储器件，并且可以使用与具体结合所公开的实施例来示出和描述的电路不同的电路来实现。例如，虽然本文主要是在非易失性存储器的背景下描述的，但是一种或更多种实施例的某些方面可以适合于与易失性存储器一起使用。

图1示出了根据本发明的一种实施例的存储器件100的框图。存储器件100包括多级单元（MLC）闪存102，该多级单元（MLC）闪存102包括包含多个多级单元的存储器阵列104。存储器件100还包括与MLC闪存102耦接的控制器100。如上所述，本文所使用的术语多级单元或MLC意指不仅包含用于存储两位数据的存储单元，而且更一般地包含用于存储两或更多位数据的任何存储单元，包括：用于存储三位数据的三级存储单元，用于存储四位数据的四级存储单元，等等。

存储器阵列104的多级单元一般地被按行和列布置，在给定行中的每个单元与共同字线耦接，并且在给定列中的每个单元与共同位线耦接。因此，存储器阵列可以被视为包括在字线与位线相交的每个点处的存储单元。存储器阵列的存储单元可以例示性地按N列和M行布置。为N和M选定的值在给定的实现方式中将一般地取决于其中使用存储器件的应用的数据存储要求。在某些实施例中，N和M之一可以具有值1，从而产生包括单列或单行的存储单元的阵列。

存储器阵列104的存储单元中的特定存储单元能够被激活用于通过将适当的行和列的地址应用于各自的行解码器和列解码器元件而将数据写入其中或者从其中读出数据。与对存储器阵列104的读取和写入关联的其他元件可以包括感测放大器以及输入和输出数据缓冲器。感测放大器可以包括，例如，与存储器阵列104的各个列耦接的差分感测放大器，尽管可以使用其他类型的感测电路。这些及其他存储器件元件的操作在本技术领域内是熟知的，并且在本文中将不会详细地描述。

虽然在图1的实施例中被示为MLC闪存102的一部分，但是存储器阵列104在本发明的其他实施例中可以使用其他类型的存储器来实现。而且，虽然在图1中被示为与MLC闪存102分离的，但是控制器106在其他实施例中替代地可以被至少部分地并入MLC闪存102之内。

应当注意，本文所使用的术语“存储器阵列”意指作宽泛的理解，并且可以不仅包含多级单元而且包含一个或更多个关联的元件，例如，行和列的解码器、感测电路、输入和输出数据缓冲器或其他存储器件的元件，包括控制器106的任意组合的一个或更多个元件。此外，在存储器阵列104内的字线和位线可以被实现为各个差分线路对。此外，还可以使用分离的读取和写入的字线或位线，并且给定的此类读取或写入字线或位线可以包括相应的差分线路对。

存储器阵列104在本实施例中包括至少一个上页和至少一个非上页。如上所述，本文使用的术语“上页”同样意指宽泛地理解为相对词，以便包含例如被认为是在经过软读取操作的另一页面“之上”的任何页面，使得在用来形成存储器阵列的上页、中页和下页的三级存储单元的情形中，中页可以被认为是相对于下页的上页，而上页可以被认为是相对于中页和下页的上页。类似地，术语“非上页”意指宽泛地理解为相对词，以便包含例如被认为是在上页“之下”的任何页面，例如在三级存储单元的情形中为中页或下页。

控制器106可以被视为与存储器阵列耦接的在此将被更一般地称为“控制电路”的实例。这样的控制电路被配置成对存储器阵列的至少一部分执行加速软读取操作，这将在下面更详细地描述。

由在本实施例中的控制器106执行的且针对存储器阵列104的非上页的加速软读取操作的至少给定的一个包括针对存储器阵列104的对应上页的至少一个硬读取操作。给定的加速软读取操作可以包括多个硬读取操作的序列，包括：针对非上页的硬读取操作以及针对对应上页的一个或更多个硬读取操作。针对对应上页的给定的硬读取操作将一般地具有与其关联的多个电压参考值。

软信息发生器112对存储器阵列104执行的多个硬读取操作在图中由标示为R1,R2,…,Rn的箭头指示。

在存储器阵列104中的非上页可以包括用于多级存储单元的特定行或者其他指定分组的位集的第一部分，而上页可以包括用于该分组的位集的第二部分。例如，非上页可以包括用于多级存储单元的特定行或者其他指定分组的最低有效位，而上页可以包括该分组的最高有效位，或者反过来。其他类型的对应关系可以存在于上页、中页或下页与用于多级存储单元的指定分组的位集的各个部分之间。

控制器106在本实施例中包括：配置成指定硬读取操作序列将作为给定的加速软读取操作的一部分来执行的页面的软读取加速器110，配置成执行指定的硬读取操作序列以获得用于加速软读取操作的软信息的软信息发生器112，以及与软信息发生器112耦接的并且被配置成基于为加速软读取操作获取的软信息而生成读输出判决的软判决错误校正码（ECC）解码器114。在其他实施例中可以使用其他类型的软判决解码器。

存储器件100的本实施例被配置成通过使用控制器106来避免常规做法的一个或更多个缺点，该控制器106被配置成使用对应上页的硬读取操作来加速针对存储器阵列104的非上页的软读取操作。这样的上页硬读取操作可以使用由存储器阵列104的供应商建立的但通常并不另外用于软读取操作的预定命令执行。加速软读取操作每个都能够使用较少的硬读取操作来执行，并因此具有显著减小的等待时间。这倾向于使通常与常规的软读取操作关联的性能损失最小化。

在图1中示出的存储器件100可以包括除了特别示出的那些元件之外的或者作为其替代的其他元件，包括通常见于此类存储器件的常规实现方式中的类型的一个或更多个元件。本领域技术人员所熟知的这些及其他常规的元件在本文将不详细地描述。还应当理解，图1所示的元件的特定布局通过例示性的实例（仅作示例）来给出。本领域技术人员应当意识到，各种各样的其他存储器件的配置可以被用来实现本发明的实施例。

存储器件100的操作现在将参照图2至4和图5至7更详细地描述，图2至4更特别地涉及其中存储器阵列104使用两级存储单元来实现的实施例，图5至7更特别地涉及其中存储器阵列104使用三级存储单元来实现的实施例。

现在参照图2，图中示出了在图1的存储器件100的两级存储单元的实施例中的单元数随阈值电压Vt变化的曲线图。每个两级存储单元存储两位数据的四个不同的可能组合（即，11、10、00和10）之一。如同本文在前面所指示的，在两级存储单元的情形中，四个不同的Vt分布表征可以存储于单元内的两个位的四个不同的可能组合，每个这样的Vt分布与不同的Vt电平关联。可能的位组合一般地使用格雷码映射到Vt电平，使得从一个Vt电平到其邻近的Vt电平的变化仅导致一个位的位置的变化。

从这样的多级单元中读出存储数据包括使用多个参考电压。例如，在图2所示的两级存储单元的情形中，使用了布置于与各自的位组合11、01、00和10对应的四个不同的Vt电平之间的三个不同的参考电压Vref_A、Vref_B和Vref_C。

在图2的实施例中，可以使用各种不同的分页布局。例如，来自存储器阵列104的给定字线内的所有两级单元的最高有效位（MSB）可以被组织成一个页面，称为MSB页，其中来自存储器阵列的给定字线内的所有两级单元的最低有效位（LSB）被组织成另一个页面，称为LSB页。在这样的布局中，为了读取LSB页的位，Vref_B被使用，并且为了读取MSB页的位，多个电压参考Vref_A和Vref_C被使用。LSB和MSB两者在这种情形中的读出值是硬判决位。

应当注意，在图2中使用的格雷映射（Gray mapping）只是示例，并且能够使用其他类型的映射。例如，另一种格雷映射能够通过交换图中的四个可能的位组合的LSB和MSB来实现。因而，术语“下页”在该两级单元的情形中可以指的是能够仅使用一个参考电压来读出的LSB或MSB，而术语“上页”可以指的是使用多个参考电压来读出的LSB或MSB。如上所述，众多其他分页布局在其他实施例中是可能的。

软读取操作被使用于MLC存储器中以便提供改进的读出可靠性。给定的软读取操作一般地包括通常使用不同的参考电压的多个硬读取操作。

图3示出了没有加速的下页软读取操作的实例。下页软读取操作在本实例中使用三个不同的硬读取操作，每个硬读取操作使用不同的参考电压来执行。整个Vt范围被划分成4个区，标示为A、B、C和D。第一硬读取使用初始的Vref_B值，而第二及第三硬读取可以被视为使用Vref_B各自的调整值来执行，一个调整至小于在第一硬读取中使用的初始值而一个大于初始值，如图所示。基于所产生的硬判决输出，如同以下的表1所总结的，能够容易地确定存储于两级单元内的下页数据。

表1：没有加速的下页软读取

由多个硬读取产生的软信息如同在以上实例中那样由控制器106的软判决ECC解码器114使用，以便提高以上所述的读出可靠性。

如上所述，图3的实例是不使用软读取加速的并因此不涉及控制器106的页面软读取加速器110的使用的布局。

现在参照图4，图中示出了具有加速的下页软读取操作的实例。在该实例中，下页软读取操作更特别地包括针对下页的第一硬读取操作，以及针对上页的第二硬读取操作。第一硬读取操作被用来读取下页位，例示性地在本实例中为LSB，如同在图3的实例中那样使用参考电压Vref_B。但是，在图3的实例中的第二及第三硬读取操作在图4的实例中以针对上页的单一硬读取操作来替换，例示性地包括MSB。在图4中的针对上页的单一硬读取操作使用图中所示的Vref_A和Vref_C的调整值来执行。典型地，MLC存储器以在本发明的实施例中能够使用的参考电压的可调性来配置。

以下的表2总结了由图4的加速软读取操作的执行生成的软信息。可以看出，在图4的实例中生成的软信息量与使用图3中的三个下页硬读取生成的软信息量相同。

表2：具有加速的下页软读取

在图4的两级单元的实例中示出的软读取加速提供了软读取等待时间的显著减少，并因此提供了存储器件100的相对于常规器件已改进的总体操作性能。在一种或更多种实施例中的软读取等待时间的特征可以在于包括读取时间（tR）和传输时间（tXFR），其中读取时间tR是MLC闪存102读取整个页面并将其存储于内部的页面缓冲区内所耗费的时间，而传输时间tXFR是MLC闪存102将读出页面的至少一部分传输到控制器106以进行软判决ECC解码所耗费的时间。在图4的实例中，用于上页硬读取的tR大于用于下页硬读取的tR，因为上页硬读取使用两个不同的参考电压，但是一般地：tR(上)<2*tR(下)。

图4所示的加速软读取在读取时间tR和传输时间tXFR两方面减少了等待时间，如以下的表3所示。注意，该表并不考虑高速缓存的读取或流水线操作，这些操作可以在本发明的其他实施例中使用。

表3：具有及没有软读取加速的等待时间的比较

假定tR(上)<2*tR(下)，对于该下页软读取实例，具有加速的等待时间总是小于没有加速的等待时间。类似的改进以其他类型的加速软读取操作来实现。

图5示出了在图1的存储器件100的三级存储单元的实施例中的单元数随阈值电压Vt变化的曲线图。每个三级存储单元存储三位数据的八个不同的可能组合（即，111、011、001、101、100、000、010、110）之一。在三级存储单元的情形中，八个不同的Vt分布表征可以存储于单元内的三个位的八个不同的可能组合，每个这样的Vt分布与不同的Vt电平关联。可能的位组合一般地使用格雷码映射到Vt电平，使得从一个Vt电平到其邻近的Vt电平的变化仅导致一个位的位置的变化。这样的格雷码映射的一个实例在图中按照位组合从左到右的排序来示出。

从这样的三级单元中读出存储数据包括使用布置于与各自的位组合111、011、001、101、100、000、010、110对应的八个不同的Vt电平之间的七个不同的参考电压Vref_A、Vref_B、Vref_C、Vref_D、Vref_E、Vref_F和Vref_G。

现在参照图6，图中示出了用于图5的三级单元的实施例的具有加速的中页软读取操作的实例。在该实例中，中页软读取操作更特别地包括：针对中页的第一硬读取操作，以及针对上页的第二硬读取操作。

图7示出了用于图5的三级单元的实施例的具有加速的下页软读取操作的实例。在该实例中，下页软读取操作更特别地包括：针对下页的第一硬读取操作，以及针对上页的第二硬读取操作。“上页”在本实例中可以包括实际的上页或者中页。在本文的这些及其他实例中，针对上页的第二硬读取操作可以使用第二、第三、第四或更多的硬读取操作来扩展。

图6和7的实例各自获得了与五个下页硬读取相同的软信息量。

页面的软读取加速器110结合软信息发生器112来操作以产生对存储器阵列104的多个硬读取R1,R2,…,Rn，以便执行图4、6和7所示的加速软读取操作。如同前面所指出的，这可以包括在执行针对上页或非上页的特定硬读取时对一个或更多个参考电压值的调整。控制器106的每个模块110、112和114的至少一部分可以用存储于存储器内的且由处理器执行的软件的形式来实现。因此，本文所使用的术语“控制电路”应当被理解为包含：包括这样的存储器和处理器元件的处理设备或此类设备的部分。在这点上所使用的一个或更多个存储元件或者元件在一种或更多种实施例中可以被看作是处理器可读的存储介质的实例，该存储介质存储用于实现存储器件100的某一功能的可执行的程序代码。

应当意识到，图1所示的特定的控制器配置以及图4、6和7所示的关联的加速软读取操作通过例示性的实例（仅作示例）来给出，并且其他实施例可以使用其他类型和布局的控制电路和加速软读取操作。因此，本文所使用的术语“控制电路”意指作宽泛的理解，并且不应被视为是对结合任何特定实施例而示出和描述的特定布局的限定。

根据本发明的一种实施例的配置的给定的存储器件可以被实现为独立式存储器件，例如，作为适合于并入较高级的电路板或其他系统内的封装的集成电路的存储器件。其他类型的实现方式是可能的，例如，嵌入式存储器件，其中存储器可以被嵌入例如处理器或者包括与存储器件耦接的附加电路的其他类型的集成电路器件之内。更特别地，本文所描述的存储器件可以包括，例如，实现于微处理器、数字信号处理器（DSP）、专用集成电路（ASIC）、现场可编程门阵列（FPGA）或其他类型的处理器或者集成电路器件之内的嵌入式存储器。

图8示出了合并图1的存储器件100的处理设备800的实施例。在本实施例中，存储器件100与处理器802耦接。处理设备还包括与处理器802耦接的接口电路804。处理设备800可以包括，例如，计算机、服务器或便携式通信设备（例如，移动电话）。接口电路804可以包括用于允许器件800通过网络来通信的一个或更多个收发器。

作为选择，处理设备800可以包括微处理器、DSP或ASIC，其中处理器802与中央处理单元（CPU）对应以及存储器件100提供微处理器、DSP或ASIC的嵌入式存储器的至少一部分。图9示出了这种类型的布局的实例，处理器集成电路900将图1的存储器件作为嵌入式存储器100′来并入其内。嵌入式存储器100′在本实施例中与CPU902耦接。嵌入式存储器可以包括，例如，MLC闪存。众多可替换的嵌入式存储器的实施例是可能的。

如上文所指出的，本发明的实施例可以用集成电路的形式来实现。在制造这样的集成电路时，相同的管芯通常按重复的样式形成于半导体晶圆的表面上。每个管芯包括本文所描述的具有存储器阵列的存储器件以及关联的控制电路，并且可以包括其他结构或电路。个体管芯由晶圆裁切或切割而成，然后被封装为集成电路。本领域技术人员应当知道如何切割晶圆以及如何封装管芯以生产集成电路。这样制造出的集成电路被认为是本发明的实施例。

此外，还应当强调，以上所描述的本发明的实施例意指仅为例示性的。例如，其他实施例能够使用不同类型及布局的存储器阵列、多级单元、控制电路、存储页面配置、软读取操作、参考电压信号，以及用于实现所述功能的其他元件。本领域技术人员会清楚在随后的权利要求书的范围之内的这些及其他众多可替换的实施例。

Claims (8)

1.一种存储器件，包括：

包括多个多级存储单元的存储器阵列；以及

控制电路，与所述存储器阵列耦接并且被配置成对所述存储器阵列的至少一部分执行加速软读取操作；

其中针对所述存储器阵列的非上页的所述加速软读取操作中的给定的加速软读取操作包括下页软读取操作，其中所述下页软读取操作包括多个硬读取操作的序列，所述多个硬读取操作的序列包括针对所述存储器阵列的所述非上页的第一硬读取操作以及针对所述存储器阵列的对应上页的至少一第二硬读取操作，

其中用于针对所述存储器阵列的所述非上页的所述给定的加速软读取操作的读输出判决是基于上页软信息的，所述上页软信息是至少部分地从针对所述存储器阵列的所述对应上页的所述第二硬读取操作获取的，

其中所述上页软信息包括表示从针对所述存储器阵列的所述非上页的所述第一硬读取操作获取的结果的强度信息，且

其中针对所述存储器阵列的所述对应上页的所述第二硬读取操作包括所述存储器阵列的所述上页的硬读取，且其中所述存储器阵列的所述上页的所述硬读取使用由所述存储器阵列的供应商建立的但不另外用于软读取操作的预定命令执行。

2.根据权利要求1所述的存储器件，其中所述控制电路包括：

软读取加速器，被配置成指定要作为所述给定的加速软读取操作的一部分来执行的硬读取操作的所述序列；

软信息发生器，被配置成执行所指定的硬读取操作序列以获得用于所述加速软读取操作的软信息；以及

软判决错误校正码解码器，与所述软信息发生器耦接并且被配置成基于为所述加速软读取操作获取的所述软信息而生成所述读输出判决。

3.根据权利要求1所述的存储器件，其中所述多级存储单元包括各自存储两位数据的两级存储单元。

4.根据权利要求1所述的存储器件，其中所述多级存储单元包括各自存储三位数据的三级存储单元，并且其中所述给定的加速软读取操作包括中页软读取操作和下页软读取操作之一。

5.根据权利要求4所述的存储器件，其中所述中页软读取操作包括：

针对中页的第一硬读取操作；以及

针对上页的至少一个附加硬读取操作。

6.根据权利要求4所述的存储器件，其中所述下页软读取操作包括：

针对下页的所述第一硬读取操作；以及

针对上页的至少一个附加硬读取操作。

7.根据权利要求4所述的存储器件，其中所述下页软读取操作包括：

针对下页的所述第一硬读取操作；以及

针对中页的至少一个附加硬读取操作。

8.一种用于存储器的加速软读取操作的方法，所述方法包括：

确定要对包括多个多级存储单元的存储器阵列的至少一部分执行的一个或更多个加速软读取操作；以及

执行所述加速软读取操作中的至少给定的加速软读取操作；

其中所述给定的加速软读取操作针对所述存储器阵列的非上页并且包括下页软读取操作，其中所述下页软读取操作包括多个硬读取操作的序列，所述多个硬读取操作的序列包括针对所述存储器阵列的所述非上页的第一硬读取操作以及针对所述存储器阵列的对应上页的至少一第二硬读取操作，

其中用于针对所述存储器阵列的所述非上页的所述给定的加速软读取操作的读输出判决是基于上页软信息的，所述上页软信息是至少部分地从针对所述存储器阵列的所述对应上页的所述第二硬读取操作获取的，

其中所述上页软信息包括表示从针对所述存储器阵列的所述非上页的所述第一硬读取操作获取的结果的强度信息，且

其中针对所述存储器阵列的所述对应上页的所述第二硬读取操作包括所述存储器阵列的所述上页的硬读取，且其中所述存储器阵列的所述上页的所述硬读取使用由所述存储器阵列的供应商建立的但不另外用于软读取操作的预定命令执行。