KR20210020964A - 다중 레벨 셀 비휘발성 메모리를 위한 가속된 소프트 리드 - Google Patents

다중 레벨 셀 비휘발성 메모리를 위한 가속된 소프트 리드 Download PDF

Info

Publication number
KR20210020964A
KR20210020964A KR1020210020059A KR20210020059A KR20210020964A KR 20210020964 A KR20210020964 A KR 20210020964A KR 1020210020059 A KR1020210020059 A KR 1020210020059A KR 20210020059 A KR20210020059 A KR 20210020059A KR 20210020964 A KR20210020964 A KR 20210020964A
Authority
KR
South Korea
Prior art keywords
page
memory
memory array
read operation
hard
Prior art date
Application number
KR1020210020059A
Other languages
English (en)
Inventor
젱강 첸
하오 종
Original Assignee
엘에스아이 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘에스아이 코포레이션 filed Critical 엘에스아이 코포레이션
Publication of KR20210020964A publication Critical patent/KR20210020964A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

메모리 디바이스는 다중 레벨 메모리 셀을 포함하는 메모리 어레이, 및 메모리 어레이에 연결된 제어 회로를 포함한다. 제어 회로는 메모리 어레이의 적어도 일부에서 가속된 소프트 리드 동작을 수행하도록 구성된다. 메모리 어레이의 비 상위 페이지에 관한 가속된 소프트 리드 동작들 중 정해진 하나는 메모리 어레이의 대응 상위 페이지에 관한 적어도 하나의 하드 리드 동작을 포함한다. 예를 들어, 정해진 가속된 소프트 리드 동작은 비 상위 페이지에 관한 하드 리드 동작 및 대응 상위 페이지에 관한 하나 이상의 하드 리드 동작들을 포함하는 다수의 하드 리드 동작들의 시퀀스를 포함할 수 있다.

Description

다중 레벨 셀 비휘발성 메모리를 위한 가속된 소프트 리드{ACCELERATED SOFT READ FOR MULTI-LEVEL CELL NONVOLATILE MEMORIES}
반도체 메모리 디바이스는 전반적으로 적어도 하나의 데이터 비트를 저장하도록 구성된 각 메모리 셀을 가진 행 및 열로 배열된 메모리 셀의 어레이를 포함한다. 그러한 메모리는 휘발성 및 비휘발성 메모리를 포함한다. 휘발성 메모리는 저장된 데이터를 유지하기 위해 전력을 요구하는 반면, 비휘발성 메모리는 전력이 제거된 후에도 자신의 저장된 데이터를 유지한다.
NAND 플래시 메모리와 같은 특정 유형의 비휘발성 메모리는 각각의 플로팅 게이트 트랜지스터(floating gate transistors)로서 구현되는 메모리 셀을 이용한다. 그러한 트랜지스터는 제어 게이트 및 플로팅 게이트 양자를 포함한다. 자신의 플로팅 게이트 상의 전하량에 따라, 트랜지스터는 특정 임계 전압(Vt)을 나타낸다. 따라서, 대응하는 메모리 셀은 플로팅 게이트의 전하량을 제어함으로써 데이터로 라이팅될 수 있다. 메모리 셀로부터 저장된 데이터를 리딩하기 위해, 기준 전압(Vref)이 제어 게이트에 인가된다. Vref가 Vt보다 높다면, 트랜지스터는 턴 온 되고, 그렇지 않다면 트랜지스터는 턴 오프된다. 따라서, 셀에 저장된 데이터는, 일반적으로 감지 증폭기(a sense amplifier)를 사용하여, 트랜지스터의 소스 단자와 드레인 단자 사이의 전류 흐름을 감지함으로써 쉽게 검출될 수 있다.
단일 레벨 셀(single-level cell: SLC) 플래시 메모리에서, 각 메모리 셀은 1비트의 데이터만을 저장한다. 리드아웃 시에, 예를 들어, Vref 보다 낮은 Vt를 가지는 그러한 셀은 "1"비트를 저장하는 것으로 간주될 수 있으며, Vref 보다 높은 Vt를 가지는 셀은 "0"비트를 저장하는 것으로 간주될 수 있다. 메모리 어레이에서의 잡음 및 기타 변화로 인해, 특정 로직 레벨에서 비트를 저장하는 메모리 셀 모두가 동일한 Vt를 정확히 갖지는 않을 것이다. 대신에, 정해진 로직 레벨과 연관된 실제 Vt 값은 메모리 셀의 그룹에 걸쳐 예를 들어 가우시안 분포와 같은 분포를 따르는 경향이 있을 것이다. 따라서, 각 메모리 셀로부터 저장된 비트를 리딩하기 위해, 기준 전압 Vref는 두 개의 상이한 Vt 분포의 수단들 사이의 대략 중간에 위치될 수 있다. 위에서 주목하였던 바와 같이, Vref가 메모리 셀 트랜지스터의 제어 게이트에 인가되는 경우, Vref 보다 낮은 Vt 값을 갖는 트랜지스터는 각 해당 셀에 "1" 비트의 저장을 나타내면서 턴 온 될 것이나, Vref 보다 높은 Vt 값을 갖는 트랜지스터는 각 해당 셀에 "0" 비트의 저장을 나타내면서 턴 오프 될 것이다.
다중 레벨 셀(multi level cell: MLC) 플래시 메모리에서, 각 메모리 셀은, 가령, 2 레벨 메모리 셀의 경우 2비트의 데이터, 3 레벨 메모리 셀의 경우 3 비트의 데이터 등과 같이, 다중 비트의 데이터를 저장할 수 있다. 따라서, 예를 들어, 2 비트의 데이터를 저장하는 2 레벨 메모리 셀의 경우, 4 개의 상이한 Vt 분포가 셀에 저장될 수 있는 2 비트에 관한 4 개의 상이한 가능 조합을 특징짓는다. 그러한 각 Vt 분포는 상이한 Vt 레벨과 연관된다. 가능한 비트 조합은 일반적으로 그레이 코드를 사용하여 Vt 레벨로 매핑되는데, 이로써 하나의 Vt 레벨로부터 자신의 이웃 Vt 레벨로의 변화는 단지 1 비트의 위치 변화로 이어진다.
이러한 다중 레벨 셀로부터 저장된 데이터를 리드아웃하는 것은 복수의 기준 전압들을 사용하는 것을 수반한다. 예를 들어, 2 레벨 메모리 셀의 경우, 4 개의 상이한 Vt 레벨 사이에 배열된 3 개의 상이한 기준 전압이 사용된다. 정해진 셀 내 저장된 데이터를 결정하는 것은 또한 소프트 리드 동작들의 사용을 수반할 수 있으며, 여기서 각 소프트 리드 동작은 상이한 기준 전압을 사용하는 복수의 하드 리드 동작들을 포함한다.
하지만, 종래의 소프트 리드 동작들은 과도한 수의 하드 리드 동작들을 요구할 수 있다. 그 결과, 소프트 리드 레이턴시가 증가하고, 이로 인해 메모리 액세스 시간 성능을 저하시킨다. 따라서, 종래 실시에서, 중대한 성능 패널티는 전반적으로 소프트 리드 동작들의 성능과 연관된다.
본 발명의 실시예들은, 예를 들어, MLC 메모리 디바이스를 제공하며, 여기서 메모리 어레이의 비 상위 페이지에 관한 소프트 리드 동작들은 대응 상위 페이지 하드 리드 동작들을 사용하여 가속된다. 그러한 상위 페이지 하드 리드 동작들은 메모리 어레이 공급자에 의해 수립되고 통상적으로 소프트 리드 동작들을 위해 달리 이용되지는 않고 미리 결정된 커맨드를 이용하여 수행될 수 있다. 가속된 소프트 리드 동작들은 더 적은 하드 리드 동작들을 사용하여 각각 수행될 수 있고, 따라서 실질적으로 감소한 레이턴시를 갖는다. 이는 종래 소프트 리드 동작들과 전형적으로 연관된 성능 패널티를 최소화한다.
본원에서 사용되는 용어 "다중 레벨 셀" 또는 MLC는 2 비트의 데이터를 저장하는 메모리 셀 뿐만 아니라 더 일반적으로 3 비트 데이터를 저장하는 3 레벨 메모리 셀, 4 비트 데이터를 저장하는 4 레벨 메모리 셀 등을 포함하여 2 비트 이상의 데이터를 저장하는 임의의 메모리 데이터를 포함하기 위해 넓게 이해되도록 의도된 것임을 주목해야 한다.
또한, "상위 페이지"라는 용어는 예를 들어, 소프트 리드 동작의 대상인 다른 페이지 "위에" 있는 것으로 고려되는 임의의 페이지를 포함하도록, 상대적 용어로서 넓게 이해되도록 의도된다. 따라서, 예를 들어, 메모리 어레이의 상위, 중간 및 하위 페이지를 형성하는데 사용되는 3 레벨 메모리 셀의 경우, 중간 페이지는 하위 페이지에 대한 상대적인 상위 페이지로 고려될 수 있고, 상위 페이지는 중간 페이지 또는 하위 페이지에 대한 상대적인 상위 페이지로 고려될 것이다. 따라서, 소프트 리드를 요구하는 페이지가 하위 페이지라면, 가속된 소프트 리드 동작은 중간 페이지 또는 상위 페이지 중 하나에 대한 하드 리드 동작들을 이용할 수 있다.
일 실시예에서, 메모리 디바이스는 다중 레벨 메모리 셀을 포함하는 메모리 어레이, 및 메모리 어레이에 연결된 제어 회로를 포함한다. 제어 회로는 메모리 어레이의 적어도 일부에서 가속된 소프트 리드 동작들을 수행하도록 구성된다. 메모리 어레이의 비 상위 페이지에 관한 가속된 소프트 리드 동작들 중 정해진 하나는 메모리 어레이의 대응 상위 페이지에 관한 적어도 하나의 하드 리드 동작을 포함한다.
예시의 방법으로, 정해진 가속된 소프트 리드 동작은 비 상위 페이지에 관한 하드 리드 동작 및 대응 상위 페이지에 관한 하나 이상의 하드 리드 동작들을 포함하는 복수의 하드 리드 동작들의 시퀀스를 포함할 수 있다.
비 상위 페이지는 특정 행 또는 다중 레벨 메모리 셀의 다른 지정된 그룹에 대한 비트 세트의 제 1 부분을 포함할 수 있고, 상위 페이지는 그 그룹에 대한 비트 세트의 제 2 부분을 포함할 수 있다. 예를 들어, 비 상위 페이지는 특정 행 또는 다중 레벨 메모리 셀의 다른 지정된 그룹에 대한 최하위 비트(least significant bits)를 포함할 수 있고, 상위 페이지는 그 그룹에 대한 최상위 비트(most significant bits)를 포함할 수 있으며, 또는 이 반대일 수 있다. 다른 유형의 대응이 상위, 중간 또는 하위 페이지와 다중 레벨 메모리 셀의 지정된 그룹에 대한 비트 세트의 각 부분 사이에 존재할 수 있다.
하나 이상의 실시예들은, 본원에서 개시된 것과 같이 구성된 제어기 또는 다른 제어 회로의 사용을 통해, 더 짧은 소프트 리드 레이턴시를 나타내는 MLC 메모리 디바이스를 제공할 수 있고, 따라서 종래 디바이스 대비 개선된 전체 동작 성능을 제공할 수 있다.
본 발명의 실시예들에 따른 제어기 또는 기타 제어 회로를 포함하는 MLC 메모리 디바이스는, 예를 들어, 패키징된 집적 회로와 같은 독립형 메모리 디바이스로서 또는 마이크로프로세서나 기타 프로세싱 디바이스 내 내장 메모리로서 구현될 수 있다.
도 1은 본 발명의 일 실시예에 따라 가속된 소프트 리드 기능을 제공하도록 구성된 연관된 제어기 및 다중 레벨 셀 메모리 어레이를 포함하는 반도체 메모리 디바이스의 블록도이다.
도 2는 도 1 메모리 디바이스의 2 레벨 메모리 셀 실시예에서 임계 전압의 함수로서 셀의 수를 도시한 표(plot)이다.
도 3은 도 2 실시예에서 가속을 갖지 않는 하위 페이지 소프트 리드를 도시한다.
도 4는 도 2 실시예에서 가속을 갖는 하위 페이지 소프트 리드를 도시한다.
도 5는 도 1 메모리 디바이스의 3 레벨 메모리 셀 구현에서 임계 전압의 함수로서 셀의 수를 도시한 표이다.
도 6은 도 5 실시예에서 가속을 갖는 중간 페이지 소프트 리드를 도시한다.
도 7은 도 5 실시예에서 가속을 갖는 하위 페이지 소프트 리드를 도시한다.
도 8은 도 1의 메모리 디바이스를 포함하는 프로세싱 디바이스의 블록도이다.
도 9는 내장 메모리로서 도 1의 메모리 디바이스를 포함하는 프로세서 집적 회로의 블록도이다.
본 발명의 실시예들은 가속된 소프트 리드 기능을 제공하도록 구성되는 연관된 제어기 및 예시의 반도체 메모리 디바이스와 함께 본원에서 도시될 것이다. 하지만, 본 발명의 실시예들은 리드 성능(read performance)의 개선을 바라는 다중 레벨 셀을 가진 임의의 반도체 메모리에 더 전반적으로 적용가능하고, 개시된 실시예들과 함께 구체적으로 도시되고 설명된 것 외에 다른 회로를 사용하여 구현될 수 있다는 것이 이해되어야 한다. 예를 들어, 본원에서 주로 비휘발성 메모리의 맥락에서 설명되었으나, 하나 이상의 실시예들에 관한 특정 양태들은 휘발성 메모리에의 사용을 위해 구성될 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 디바이스(100)의 블록도를 도시한다. 메모리 디바이스(100)는 복수의 다중 레벨 셀을 포함하는 메모리 어레이(104)를 포함하는 다중 레벨 셀(multi-level cell: MLC) 플래시 메모리를 포함한다. 메모리 디바이스(100)는 MLC 플래시 셀에 연결된 제어기(100)를 더 포함한다. 위에서 주목된 바와 같이, 본원에서 사용되는 다중 레벨 셀 또는 MLC는 2 비트 이상의 데이터를 저장하는 메모리 셀 뿐만 아니라 더 일반적으로 3 비트의 데이터를 저장하는 3 레벨 메모리, 4 비트의 데이터를 저장하는 4 레벨 메모리 등을 포함하는 2 비트 이상의 데이터를 저장하는 임의의 메모리 셀을 포괄하도록 의도된다.
메모리 어레이(104)의 다중 레벨 셀은 행 및 열에 일반적으로 배열되며, 정해진 행의 각 셀은 공통 워드라인(wordline)에 연결되고, 정해진 열의 각 셀은 공통 비트라인(bitline)에 연결된다. 따라서 메모리 어레이는 워드라인이 비트라인과 교차하는 각 점에서 메모리 셀을 포함하는 것처럼 보일 수 있을 것이다. 메모리 어레이의 메모리 셀은 예시적으로 N 열과 M 행에 배열될 수 있다. 일반적으로 정해진 구현에서 N 및 M에 대하여 선택된 값은 메모리 디바이스가 이용되는 애플리케이션의 데이터 저장 요구조건에 따라 달라진다. 일부 실시예에서, N 과 M 중 하나는 메모리 셀의 단일 열 또는 단일 행을 포함하는 어레이를 야기하는 1 값을 가질 수 있다.
메모리 어레이(104)의 메모리 셀 중 특정한 셀들은, 각 행 디코더 및 열 디코더 요소로의 적절한 행 및 열 어드레스의 인가에 의해, 특정 셀들에 데이터를 라이팅하거나 특정 셀들로부터 데이터를 리딩하도록 활성화될 수 있다. 메모리 어레이(104)의 리딩 및 라이팅과 연관된 다른 요소들은 감지 증폭기(sense amplifiers)와 입력 및 출력 데이터 버퍼를 포함할 수 있다. 감지 증폭기는, 예를 들어, 메모리 어레이(104)의 각 열들에 연결된 차동 감지 증폭기를 포함하고 있으나, 다른 유형의 감지 회로가 사용될 수도 있다. 이러한 및 다른 메모리 디바이스 요소들의 동작은 본 기술 분야에서 잘 이해되므로 본원에서 상세히 설명되지 않을 것이다.
도 1 실시예에서 MLC 플래시 메모리(102)의 일부로서 도시되었으나, 메모리 어레이(104)는 본 발명의 다른 실시예들에 있는 다른 유형의 메모리를 사용하여 구현될 수 있다. 또한, 제어기(106)는 도 1의 MLC 플래시 메모리(102)로부터 분리되어 있는 것으로 도시되었으나, 그 대신 다른 실시예들에서는 MLC 플래시 메모리(102)에 적어도 부분적으로 통합될 수 있다.
본원에서 사용되는 용어 "메모리 어레이"는 넓게 이해되도록 의도되며, 다중 레벨 셀 뿐만 아니라 행 및 열 디코더, 감지 회로, 입력 및 출력 데이터 버퍼와 같은 하나 이상의 연관된 요소 또는 제어기(106)의 하나 이상의 요소를 포함하는 다른 메모리 디바이스 요소를 임의의 조합으로 포함할 수 있다는 것을 유념해야 한다. 또한, 메모리 어레이(104) 내 워드라인 및 비트라인은 차동 라인(differential lines)의 각 쌍으로서 구현될 수 있다. 또한, 개개의 리드 및 라이트 워드 라인 또는 비트라인이 사용될 수 있으며, 주어진 그러한 리드 또는 라이트 워드라인 또는 비트라인은 차동 라인의 대응하는 쌍을 포함할 수 있다.
본 실시예에서의 메모리 어레이(104)는 적어도 하나의 상위 페이지(upper page) 및 적어도 하나의 비 상위 페이지(non upper page)를 포함한다. 전술한 바와 같이, 본원에서 사용되는 용어 "상위 페이지"는, 예를 들어, 소프트 리드 동작의 대상인 또 다른 페이지 "위에"로 고려되는 임의의 페이지를 포함하도록, 상대적 용어로서 넓게 이해되어야 하며, 이렇게 하여 메모리 어레이의 상위, 중간 및 하위 페이지를 형성하도록 사용된 3 레벨 메모리 셀의 경우에서, 중간 페이지는 하위 페이지에 대한 상위 페이지로 고려될 수 있고, 상위 페이지는 중간 페이지와 하위 페이지 양자에 대한 상위 페이지인 것으로 고려될 수 있다. 마찬가지로, 용어 "비 상위 페이지"는, 예를 들어, 3 레벨 메모리 셀의 경우의 중간 페이지 또는 하위 페이지와 같이 상위 페이지 "아래" 인 것으로 고려되는 임의의 페이지를 포함하도록 상대적 용어로서 넓게 이해되는 것으로 의도된다.
제어기(106)는, 본원에서 메모리 어레이에 연결된 "제어 회로"로서 더 전반적으로 언급되는 것의 예시로서 보여질 수 있다. 그러한 제어 회로는 아래에서 더 상세히 설명되는 바와 같이, 메모리 어레이의 적어도 일부에서 가속된 소프트 리드 동작들을 수행하도록 구성된다.
본 실시예의 제어기(106)에 의해 수행되고 메모리 어레이(104)의 비 상위 페이지에 관한 가속된 소프트 리드 동작들 중 적어도 정해진 하나는 메모리 어레이(104)의 대응 상위 페이지에 관한 적어도 하나의 하드 리드 동작을 포함한다. 정해진 가속된 소프트 리드 동작은 비 상위 페이지에 관한 하드 리드 동작 및 대응 상위 페이지에 관한 하나 이상의 하드 리드 동작들을 포함하는 다수의 하드 리드 동작들의 시퀀스를 포함할 수 있다. 대응 상위 페이지에 관한 정해진 하드 리드 동작은 일반적으로 그것과 연관된 복수의 전압 기준 값들을 가질 것이다.
소프트 정보 생성기(112)에 의해 메모리 어레이(104)에서 실행된 다수의 하드 리드 동작들은 도면에서 R1, R2, ... Rn으로 표시된 화살표들에 의해 표시된다.
메모리 어레이(104) 내 비 상위 페이지는 다중 레벨 메모리 셀의 특정 행 또는 다른 지정 그룹에 대한 비트 세트의 제 1 부분을 포함할 수 있고 상위 페이지는 그 그룹에 대한 비트 세트의 제 2 부분을 포함할 수 있다. 예를 들어, 비 상위 페이지는 다중 레벨 메모리 셀의 특정 행 또는 다른 지정 그룹에 대한 최하위 비트를 포함할 수 있고, 상위 페이지는 그 그룹에 대한 최상위 비트를 포함할 수 있고, 또는 이 반대일 수 있다. 다른 유형의 대응(correspondence)은 상위, 중간 또는 하위 페이지와 다중 레벨 메모리 셀의 지정된 그룹에 대한 비트 세트의 각 부분들 사이에 존재할 수 있다.
이 실시예에서 제어기(106)는, 정해진 가속된 소프트 리드 동작의 일부로서 수행될 하드 리드 동작들의 시퀀스를 지정하도록 구성된 페이지 소프트 리드 가속기(110), 가속된 소프트 리드 동작에 대한 소프트 정보를 획득하도록 하드 리드 동작들의 지정된 시퀀스를 수행하도록 구성된 소프트 정보 생성기(112), 및 소프트 정보 생성기(112)에 연결되고 가속된 소프트 리드 동작에 대하여 획득된 소프트 정보에 기초하여 리드 출력 결정을 생성하도록 구성된 소프트 판정 에러 정정 코드(error correction code: ECC) 디코더(114)를 포함한다. 다른 실시예에서 다른 유형의 소프트 디시젼 디코더가 사용될 수 있다.
메모리 디바이스(100)에 관한 이 실시예는 대응 상위 페이지 하드 리드 동작들을 사용하여 메모리 어레이(104)의 비 상위 페이지에 관한 소프트 리드 동작들을 가속하도록 구성되는 제어기(104)의 사용을 통해 종래 실시의 하나 이상의 문제점을 회피하도록 구성된다. 그러한 상위 페이지 하드 리드 동작들은 메모리 어레이(104)의 판매자에 의해 수립되고 보통 소프트 리드 동작들을 위해 달리 이용되지 않는 미리 정해진 커맨드를 이용하여 수행될 수 있다. 가속된 소프트 리드 동작들은 각각 더 적은 하드 리드 동작들을 사용하여 수행될 수 있으며, 실질적으로 감소한 레이턴시를 갖는다. 이는 종래의 소프트 리드 동작과 전형적으로 연관된 성능 패널티를 최소화하는 경향이 있다.
도 1에 도시된 메모리 디바이스(100)는 그러한 메모리 디바이스의 종래 구현에서 흔히 발견되는 유형의 하나 이상의 요소들을 포함하면서 구체적으로 도시된 것들을 대체하거나 이들에 추가되는 다른 요소들을 포함할 수 있다. 본 기술 분야의 당업자들에 의해 잘 이해되는 이러한 및 다른 종래 요소들은 본원에서 상세히 설명되지 않는다. 또한 도 1에 도시된 요소들의 특정 배열은 단지 예증의 예시로 나타낸 것임이 이해되어야 한다. 본 기술분야의 당업자들은 본 발명의 실시예들을 구현하는데 매우 다양한 다른 메모리 디바이스 구성이 사용될 수 있음을 인식할 것이다.
메모리 디바이스(100)의 동작은, 메모리 어레이(104)가 2 레벨 메모리 셀을 사용하여 구현되는 일 실시예와 특히 관련되는 도 2 내지 4, 및 메모리 어레이(104)가 3 레벨 메모리 셀을 사용하여 구현되는 일 실시예와 특히 관련되는 도 5 내지 7을 참조하여 이제 더 상세히 설명될 것이다.
도 2를 참조하면, 도표는 도 1의 메모리 디바이스(100)의 2 레벨 메모리 셀 내의 임계 전압(Vt)의 함수로서 셀의 수에 관하여 보여준다. 각각의 2 레벨 메모리 셀은 2 데이터 비트의 4 개의 상이한 가능한 조합, 즉, 11, 01, 00 및 10 중 하나를 저장한다. 본원에서 이전에 나타낸 바와 같이, 2 레벨 메모리 셀의 경우, 4 개의 상이한 Vt 분포는, 상이한 Vt 레벨과 연관되는 그러한 각 Vt 분포와 함께, 셀 내 저장될 수 있는 2 비트에 관한 4 개의 상이한 가능한 조합을 특징짓는다. 가능한 비트 조합은 일반적으로 그레이 코드를 사용하여 Vt 레벨에 매핑되며, 이로써 하나의 Vt 레벨로부터 자신의 이웃하는 Vt 레벨로의 변화는 단지 1 비트 위치의 변화로 이어진다.
그러한 다중 레벨 셀로부터 저장된 데이터를 리딩 아웃(reading out)하는 것은 복수의 기준 전압을 사용하는 것을 수반한다. 예를 들어, 도 2에 도시된 2 레벨 메모리 셀 경우, 각 비트 조합 11, 01, 00 및 10에 대응하는 4 개의 다른 Vt 레벨 사이에서 배열된 3 개의 서로 다른 기준 전압 Vref_A, Vref_B, Vref_C가 사용된다.
도 2 실시예에서, 다른 페이징 배열(a variety of different paging arrangements)의 변형이 사용될 수 있다. 예를 들어, 메모리 어레이(104)의 정해진 워드라인 내 모든 2 레벨 셀로부터의 최상위 비트들(the most significant bits: MSBs)은 MSB 페이지로 지칭되는 하나의 페이지에 편성될 수 있고, 메모리 어레이(104)의 정해진 워드라인 내 모든 2 레벨 셀로부터의 최하위 비트들(the least significant bits: LSBs)은 LSB 페이지로서 지칭되는 또 다른 페이지에 편성될 수 있다. 그러한 배열에서, LSB 페이지 비트를 리드하기 위해 Vref_B가 이용되고, MSB 페이지 비트를 리드하기 위해 복수의 기준 전압 Vref_A 및 Vref_C가 이용된다. 이 경우에서 LSB 및 MSB 리드아웃 모두는 하드 결정 비트이다.
도 2에서 사용된 그레이 매핑은 단지 예시이며, 다른 유형의 매핑이 사용될 수 있음을 유념해야 한다. 예를 들어, 다른 그레이 매핑은 도면에서 4 개의 가능한 비트 조합의 LSB와 MSB를 스와핑함으로써 달성될 수 있다. 따라서, 2 레벨 셀 경우에서의 용어 "하위 페이지"는 하나의 기준 전압만을 이용하여 리드될 수 있는 LSB 또는 MSB를 지칭할 수 있고, 용어 "상위 페이지"는 복수의 기준 전압을 이용하여 리드될 수 LSB 또는 MSB를 지칭할 수 있다. 전술된 바와 같이, 다른 실시예들에서 많은 다른 페이징 배열이 가능하다.
소프트 리드 동작들은 개선된 리드아웃 신뢰성을 제공하기 위해 MLC 메모리에서 사용된다. 정해진 소프트 리드 동작은 전형적으로 상이한 기준 전압을 사용하는 복수의 하드 리드 동작들을 포함한다.
도 3은 가속을 갖지 않은 하위 페이지 소프트 리드 동작의 예시를 도시한다. 이 예시에서의 하위 페이지 소프트 리드 동작은 상이한 기준 전압을 이용하여 각각 수행되는 3 개의 상이한 하드 리드 동작들을 사용한다. 전체 Vt 범위는 A, B, C 및 D로 표시된 4 개 영역으로 나눠진다. 제 1 하드 리드는 초기 Vref_B 값을 이용하고, 제 2 및 제 3 하드 리드는 Vref_B의 각 조정된 값들을 이용하여 수행되는 것으로 관찰될 수 있으며, 도면에 표시된 바와 같이, 하나는 제 1 하드 리드 내에서 사용된 초기 값보다 작고, 하나는 초기 값보다 크다. 결과로 초래된 하드 결정 출력에 기초하여, 아래 표 1에 요약된 바와 같이, 2 레벨 셀에 저장된 하위 페이지 데이터는 쉽게 결정될 수 있다.
Figure pat00001
위의 예시와 같이 복수의 하드 리드로부터 생성된 소프트 정보는 위에서 유의한 바와 같이 리드아웃 신뢰성을 개선하기 위해 제어기(106)의 소프트 판정 ECC 디코더(114)에 의해 사용된다.
전술된 바와 같이, 도 3의 예시는 소프트 리드 가속을 이용하지 않는 배열이고, 따라서 제어기(106)의 페이지 소프트 리드 가속기(110)의 사용을 포함하지 않는다.
도 4를 참조하면, 가속을 갖는 하위 페이지 소프트 리드 동작의 예시가 도시된다. 이 예시에서, 하위 페이지 소프트 리드 동작은 특히 하위 페이지에 관한 제 1 하드 리드 동작, 및 상위 페이지에 관한 제 2 하드 리드 동작을 포함한다. 제 1 하드 리드 동작은, 도 3 예시에서와 같이 기준 전압 Vref_B를 사용하여, 이 예시에서 예시적으로 LSB인 하위 페이지 비트들을 리드하는데 사용된다. 하지만, 도 3 예시의 제 2 및 제 3 하드 리드 동작들은, 도 4에서는 예시적으로 MSB를 포함하는 상위 페이지에 관한 단일의 하드 리드 동작으로 대체된다. 도 4에서 상위 페이지에 관한 단일의 하드 리드 동작은 도면에 표시된 바와 같이, Vref_A와 Vre_B의 조정된 값들을 사용하여 수행된다. 전형적으로, MLC 메모리는 본 발명의 실시예들에서 이용될 수 있는 기준 전압 조정 기능과 함께 구성된다.
아래 표 2는 도 4의 가속된 소프트 리드 동작의 성능에 의해 생성되는 소프트 정보를 요약한다. 도 4 예시에서 생성된 소프트 정보의 양은 도 3의 3개의 하위 페이지 하드 리드를 사용하여 생성된 것과 같다는 것을 확인할 수 있다.
Figure pat00002
도 4의 2 레벨 셀 예시에서 도시된 소프트 리드 가속은 소프트 리드 레이턴시에서 상당한 감소를 제공하고 따라서 종래 디바이스 대비 메모리 디바이스(100) 대비 개선된 전체 동작 성능을 제공한다. 하나 이상의 실시예들에서의 소프트 리드 레이턴시는 리드 시간(tR) 및 전송 시간(tXFR)을 포함함으로서 특징지어질 수 있으며, 여기서 리드 시간(tR)은 MLC 플래시 메모리(102)가 전체 페이지를 리드하고 내부 페이지 버퍼 내에 이를 저장하는데 걸리는 시간이고, 전송 시간(tXFR)은 소프트 판정 ECC 디코딩을 위해 MLC 플래시 메모리(102)가 리드 페이지의 적어도 일부를 제어기(106)에 전송하는데 걸리는 시간이다. 도 4 예시에서, 상위 페이지 하드 리드는 2 개의 상이한 기준 전압을 이용하기 때문에, 상위 페이지 하드 리드를 위한 tR은 하위 페이지 하드 리드를 위한 tR보다 크지만, 일반적으로 tR(상위)<2*tR(하위)이다.
도 4에 도시된 가속된 소프트 리드는, 아래 표 3에 도시된 바와 같이, 리드 시간(tR) 및 전송 시간(tXFR) 모두에서 레이턴시를 감소시킨다. 이 표는 본 발명의 다른 실시예들에서 이용될 수 있는 캐시된 리드 또는 파이프라인 방식(pipelining)을 고려하지 않음에 유의한다.
Figure pat00003
tR(상위)<2*tR(하위)를 가정하면, 이 하위 페이지 소프트 리드 예시에 대하여 가속을 갖는 레이턴시는 가속을 갖지 않은 레이턴시보다 항상 낮다. 유사한 개선은 가속된 소프트 리드 동작의 다른 유형으로 달성된다.
도 5는 도 1 메모리 디바이스(100)의 3 레벨 메모리 셀에서 임계 전압 Vt의 함수로서 셀의 수의 도시를 보여준다. 각 3 레벨 메모리 셀은 3개의 데이터 비트에 관한 8개의 상이한 가능한 조합, 즉, 111, 011, 001, 101, 100, 000, 010, 110 중 하나를 저장한다. 3 레벨 메모리 셀의 경우에서, 8 개 상이한 Vt 분포는, 셀에 저장될 수 있는 3 비트의 8 개의 상이한 가능한 조합들을 상이한 Vt 레벨과 연관되는 그러한 각 Vt 분포와 특징짓는다. 가능한 비트 조합은 일반적으로 그레이 코드를 사용하여 Vt 레벨에 매핑되고, 이로써 Vt 레벨로부터 자신과 이웃한 Vt 레벨로의 변화는 단지 1 비트 위치의 변화로 이어진다. 그러한 그레이 코드 매핑의 일 예시는 도면의 왼쪽으로부터 오른쪽으로의 비트 조합의 순서로 도시된다.
그러한 3 레벨 셀로부터 저장된 데이터를 리드아웃하는 것은, 각 비트 조합 111, 011, 001, 101, 100, 000, 010, 110에 대응하는 8 개의 상이한 Vt 레벨들 사이에 배열된 7 개의 상이한 기준 전압 Vref_A, Vref_B, Vref_C, Vref_D, Vref_E, Vref_F 및 Vref_G를 사용하는 것을 수반한다.
도 6을 참조하면, 가속을 갖는 중간 페이지 소프트 리드 동작의 예시가 도 5의 3 레벨 셀 실시예에 대하여 도시된다. 이러한 예시에서, 중간 페이지 소프트 리드 동작은 특히 중간 페이지에 관한 제 1 하드 리드 동작, 및 상위 페이지에 관한 제 2 하드 리드 동작을 포함한다.
도 7은 도 5의 3 레벨 셀 실시예에 대하여 가속을 갖는 하위 페이지 소프트 리드 동작의 예시를 도시한다. 이 예시에서, 하위 페이지 소프트 리드 동작은 특히 하위 페이지에 관한 제 1 하드 리드 동작, 및 상위 페이지에 관한 제 2 하드 리드 동작을 포함한다. 이 예시에서의 "상위 페이지"는 실제 상위 페이지 또는 중간 페이지를 포함할 수 있다. 본원의 이러한 및 다른 예시들에서, 상위 페이지에 관한 제 2 하드 리드 동작은 제 2 , 제 3, 제 4 또는 더 많은 하드 리드 동작들을 사용하여 확장될 수 있다.
도 6 및 도 7의 예시들 각각은 5 개의 하위 페이지 하드 리드로서 소프트 정보의 동일한 양을 획득한다.
페이지 소프트 리드 가속기(110)는 도 4, 6, 및 7에 도시된 가속된 소프트 리드 동작들을 수행하기 위해 메모리 어레이(104)에 복수의 하드 리드 R1, R2, ... Rn을 생성하도록 소프트 정보 생성기(112)와 함께 동작한다. 이전에 나타낸 바와 같이, 이는 상위 또는 비 상위 페이지에 관한 특정 하드 리드를 수행할 때 하나 이상의 기준 전압 값의 조정을 수반할 수 있다. 제어기(106)의 각 모듈(110, 112, 및 114)의 적어도 일부는 메모리 내에 저장되고 프로세서에 의해 실행되는 소프트웨어의 형식으로 구현될 수 있다. 따라서 본원에서 사용된 바와 같은 용어 "제어 회로"는 프로세싱 디바이스 또는 그러한 메모리 및 프로세서 요소를 포함하는 그러한 디바이스의 일부를 포함하는 것으로 이해되어야 한다. 이와 관련하여 사용되는 메모리 요소 또는 요소들은 하나 이상의 실시예들에서 메모리 디바이스(100)의 특정 기능을 구현하기 위해 실행 프로그램 코드를 저장하는 프로세서 판독가능한 저장 매체의 예시로서 고려될 수 있다.
도 1에 도시된 특정 제어기 구성 및 도 4, 6 및 7에 도시된 연관된 가속된 소프트 리드 동작은 단지 예증의 예시로 나타낸 것이며, 다른 실시예들은 다른 유형 및 배열의 제어 회로와 가속된 소프트 리드 동작을 사용할 수 있다는 것을 유념해야 한다. 따라서 본원에서 사용된 용어 "제어 회로"는 넓게 이해되어야 하는 것으로 의도되며, 임의의 특정 실시예와 함께 도시되고 설명된 특정 배열에 한정되는 것으로서 여겨져서는 안 된다.
본 발명의 일 실시예에 따라 구성된 정해진 메모리 디바이스는 독립형 메모리 디바이스, 예를 들어, 고 레벨 회로 보드 또는 다른 시스템에 통합되기에 적합한 패키징된 직접 회로 메모리 디바이스로서 구현될 수 있다. 내장 메모리 디바이스와 같은 다른 유형의 구현들이 가능하며, 메모리는 예를 들어 프로세서에 내장될 수 있거나 메모리 디바이스에 연결된 추가 회로를 포함하는 다른 유형의 집적 회로 디바이스에 내장될 수 있다. 더 구체적으로, 본원에서 설명된 것과 같은 메모리는, 예를 들어, 마이크로프로세서, 디지털 신호 프로세서(digital signal processor: DSP), 주문형 직접 회로(application-specific integrated circuit: ASIC), 필드 프로그래머블 게이트 어레이(field-programmable gate array: FPGA), 또는 다른 유형의 프로세서나 집적 회로 디바이스 내에서 구현되는 내장 메모리를 포함할 수 있다.
도 8은 도 1의 메모리 디바이스(100)를 포함하는 프로세싱 디바이스(800)의 일 실시예를 도시한다. 이 실시예에서, 메모리 디바이스(100)는 프로세서(802)에 연결된다. 프로세싱 디바이스는 프로세서(802)에 연결된 인터페이스 회로(804)를 더 포함한다. 프로세싱 디바이스(800)는, 예를 들어, 컴퓨터, 서버 또는 휴대폰과 같은 휴대용 통신 디바이스를 포함할 수 있다. 인터페이스 회로(804)는 디바이스(800)으로 하여금 네트워크를 통해 통신할 수 있도록 허용하기 위해 하나 이상의 송수신기를 포함할 수 있다.
대안적으로, 프로세싱 디바이스(800)는 중앙 처리 유닛(CPU)에 대응하는 프로세서(802)를 가진 마이크로프로세서, DSP 또는 ASIC와, 및 마이크로프로세서, DSP 또는 ASIC의 내장 메모리의 적어도 일부를 제공하는 메모리 디바이스(100)를 포함할 수 있다. 도 9는 내장 메모리(100')로서 도 1의 메모리 디바이스를 포함하는 프로세서 집적 회로(900)와 함께 이러한 유형의 장치의 일 예시를 도시한다. 이 예시에서의 내장 메모리(100')는 CPU(902)에 연결된다. 내장 메모리는, 예를 들어, MLC 플래시 메모리를 포함할 수 있다. 많은 대안적인 내장 메모리 실시예들이 가능하다.
위에서 나타낸 바와 같이, 본 발명의 실시예들은 집적 회로의 형태로 구현될 수 있다. 그러한 집적 회로를 제조하는데 있어서, 동일한 다이는 일반적으로 반도체 웨이퍼의 표면 위에 반복되는 패턴으로 형성된다. 각 다이는 본원에서 설명된 바와 같이 메모리 어레이 및 연관된 제어 회로를 가진 메모리 디바이스를 포함하고, 다른 구조 또는 회로를 포함할 수도 있다. 각 다이는 웨이퍼로부터 컷팅되거나 다이싱되고, 그 이후 집적 회로로서 패키징된다. 본 기술 분야의 당업자는 집적 회로를 생산하기 위해 웨이퍼를 다이싱하고 다이를 패키징하는 방법을 알 것이다. 그렇게 제조된 집적 회로는 본 발명의 실시예로 간주된다.
다시 말해, 본 발명에 관하여 전술된 실시예들은 단지 예증으로 의도된다는 것이 강조되어야 한다. 예를 들어, 다른 실시예들은 다른 유형 및 다른 배열의 메모리 어레이, 다중 레벨 셀, 제어 회로, 메모리 페이지 구성, 소프트 리드 동작, 기준 전압 신호, 및 설명된 기능을 구현하기 위한 다른 요소들을 사용할 수 있다. 당업자라면, 다음의 특허청구범위의 범주 내에 있는 이러한 및 많은 다른 대안적인 실시예들을 명백하게 이해할 것이다.

Claims (1)

  1. 메모리 디바이스로서,
    복수의 다중 레벨 메모리 셀을 포함하는 메모리 어레이; 및
    상기 메모리 어레이에 연결되고 상기 메모리 어레이의 적어도 일부에서 가속된 소프트 리드 동작들(accelerated soft read operations)을 수행하도록 구성된 제어 회로
    를 포함하고,
    상기 메모리 어레이의 비 상위 페이지(a non-upper page)에 관한 상기 가속된 소프트 리드 동작들 중 하나의 정해진 가속된 소프트 리드 동작은 하위 페이지 소프트 리드 동작(a lower page soft read operation)을 포함하며, 상기 하위 페이지 소프트 리드 동작은 다수의 하드 리드 동작들의 시퀀스를 포함하고, 상기 다수의 하드 리드 동작들의 시퀀스는 상기 메모리 어레이의 상기 비 상위 페이지에 관한 제1 하드 리드 동작 및 상기 메모리 어레이의 대응 상위 페이지에 관한 적어도 하나의 제2 하드 리드 동작을 포함하고,
    상기 메모리 어레이의 상기 비 상위 페이지에 관한 상기 정해진 가속된 소프트 리드 동작에 대한 리드 출력 판정은 상기 메모리 어레이의 상기 대응 상위 페이지에 관한 상기 제2 하드 리드 동작으로부터 적어도 부분적으로 획득된 상위 페이지 소프트 정보에 기초하고,
    상기 상위 페이지 소프트 정보는 상기 메모리 어레이의 상기 비 상위 페이지에 관한 상기 제1 하드 리드 동작으로부터 획득된 결과의 강도(strength)를 나타내는 정보를 포함하고,
    상기 메모리 어레이의 상기 대응 상위 페이지에 관한 상기 제2 하드 리드 동작은 상기 메모리 어레이의 상기 상위 페이지의 하드 리드를 포함하는,
    메모리 디바이스.
KR1020210020059A 2012-10-15 2021-02-15 다중 레벨 셀 비휘발성 메모리를 위한 가속된 소프트 리드 KR20210020964A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/651,975 2012-10-15
US13/651,975 US10468096B2 (en) 2012-10-15 2012-10-15 Accelerated soft read for multi-level cell nonvolatile memories

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020130088953A Division KR20140048033A (ko) 2012-10-15 2013-07-26 다중 레벨 셀 비휘발성 메모리를 위한 가속된 소프트 리드

Publications (1)

Publication Number Publication Date
KR20210020964A true KR20210020964A (ko) 2021-02-24

Family

ID=49301317

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020130088953A KR20140048033A (ko) 2012-10-15 2013-07-26 다중 레벨 셀 비휘발성 메모리를 위한 가속된 소프트 리드
KR1020210020059A KR20210020964A (ko) 2012-10-15 2021-02-15 다중 레벨 셀 비휘발성 메모리를 위한 가속된 소프트 리드

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020130088953A KR20140048033A (ko) 2012-10-15 2013-07-26 다중 레벨 셀 비휘발성 메모리를 위한 가속된 소프트 리드

Country Status (6)

Country Link
US (1) US10468096B2 (ko)
EP (1) EP2720229A1 (ko)
JP (1) JP2014081991A (ko)
KR (2) KR20140048033A (ko)
CN (1) CN103730162B (ko)
TW (1) TWI610306B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102083491B1 (ko) * 2012-12-05 2020-03-02 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 이의 동작 방법
US20140281842A1 (en) * 2013-03-14 2014-09-18 Fusion-Io, Inc. Non-Volatile Cells Having a Non-Power-of-Two Number of States
US9460783B2 (en) 2014-06-03 2016-10-04 Micron Technology, Inc. Determining soft data
KR20160046467A (ko) * 2014-10-21 2016-04-29 에스케이하이닉스 주식회사 컨트롤러, 반도체 메모리 시스템, 데이터 저장 시스템 및 그것의 동작 방법
US9659637B2 (en) 2015-08-11 2017-05-23 Western Digital Technologies, Inc. Correlating physical page addresses for soft decision decoding
US9530491B1 (en) * 2015-11-16 2016-12-27 Sandisk Technologies Llc System and method for direct write to MLC memory
KR20170058066A (ko) * 2015-11-18 2017-05-26 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10338821B2 (en) 2016-10-04 2019-07-02 Smart Modular Technologies, Inc. Memory controller for high latency memory devices
US9811269B1 (en) * 2016-12-30 2017-11-07 Intel Corporation Achieving consistent read times in multi-level non-volatile memory
US10460814B2 (en) * 2017-12-12 2019-10-29 Western Digital Technologies, Inc. Non-volatile memory and method for power efficient read or verify using lockout control
JP2019168813A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006071686A2 (en) 2004-12-29 2006-07-06 Atmel Corporation Method and system for reducing soft-writing in a multi-level flash memory
ITMI20042538A1 (it) 2004-12-29 2005-03-29 Atmel Corp Metodo e sistema per la riduzione del soft-writing in una memoria flash a livelli multipli
US7502254B2 (en) 2006-04-11 2009-03-10 Sandisk Il Ltd Method for generating soft bits in flash memories
KR101202537B1 (ko) 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
US7593259B2 (en) 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US7966550B2 (en) 2007-03-31 2011-06-21 Sandisk Technologies Inc. Soft bit data transmission for error correction control in non-volatile memory
US8068360B2 (en) * 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
JP4818381B2 (ja) 2009-03-02 2011-11-16 株式会社東芝 半導体メモリ装置
US8451664B2 (en) * 2010-05-12 2013-05-28 Micron Technology, Inc. Determining and using soft data in memory devices and systems
US8964464B2 (en) * 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
JP2012181761A (ja) 2011-03-02 2012-09-20 Toshiba Corp 半導体メモリ装置および復号方法

Also Published As

Publication number Publication date
JP2014081991A (ja) 2014-05-08
US20140104943A1 (en) 2014-04-17
CN103730162B (zh) 2018-11-02
TW201415472A (zh) 2014-04-16
KR20140048033A (ko) 2014-04-23
EP2720229A1 (en) 2014-04-16
CN103730162A (zh) 2014-04-16
US10468096B2 (en) 2019-11-05
TWI610306B (zh) 2018-01-01

Similar Documents

Publication Publication Date Title
KR20210020964A (ko) 다중 레벨 셀 비휘발성 메모리를 위한 가속된 소프트 리드
US11763883B2 (en) Nonvolatile memory and writing method
US8582360B2 (en) Read method for nonvolatile memory device, and data storage system using the same
JP5413697B2 (ja) メモリ装置におけるしきい値電圧の変化に対応するための方法、装置、およびシステム
US8255643B2 (en) Memory system and data processing method thereof
US7660160B2 (en) Flash memory device and method of operating the same
US9007839B2 (en) Nonvolatile memory device performing read operation with variable read voltage
US10037809B2 (en) Memory devices for reading memory cells of different memory planes
US8213228B1 (en) Flash memory read performance
US9665426B2 (en) Semiconductor device and reading method
TW201019328A (en) Methods and apparatus for soft data generation for memory devices based on performance factor adjustment
US20100103735A1 (en) Memory device and program method thereof
US20170032826A1 (en) Memory system with uniform decoder and operating method of same
US9122590B1 (en) Flash memory read performance
KR20110028228A (ko) 다중레벨 플래시 메모리의 에러정정
KR100764750B1 (ko) 유연한 어드레스 맵핑 스킴을 갖는 플래시 메모리 장치
KR20220006467A (ko) 기계 학습에 기반한 오류 정정을 수행하는 메모리 장치 및 이의 동작 방법
US10210042B2 (en) Memory system
KR20140113100A (ko) 레퍼런스 셀을 포함하는 불휘발성 메모리 장치 및 그것의 데이터 관리 방법 및
Dong et al. Techniques for embracing intra-cell unbalanced bit error characteristics in MLC NAND flash memory
US10055288B2 (en) Controller device and operation method for non-volatile memory with 3-dimensional architecture
US20160071597A1 (en) Storage device, memory controller and memory control method
US8429335B2 (en) Memory device and operation method to selectively invert data
JP2023044545A (ja) 情報処理装置及びメモリシステム
JP2012164072A (ja) メモリコントローラ

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
X601 Decision of rejection after re-examination
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2022101001478; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20220818

Effective date: 20240229

J121 Written withdrawal of request for trial