JP2023044545A - 情報処理装置及びメモリシステム - Google Patents

Abstract

【課題】ハードウェア構成を複雑化することなく、データ同士の比較を迅速かつ精度よく行う。【解決手段】情報処理装置は、第１配線に接続されるとともに、複数の第２配線に接続されるストリングを複数備える。前記ストリングは、一端が前記第１配線に接続され、それぞれのゲートが異なる前記第２配線に接続され、カスコード接続される複数のトランジスタを有する。前記複数のトランジスタのうち第１トランジスタ及び第２トランジスタはそれぞれ、互いに補数の関係にある第１データ及び第２データに応じた第１閾値及び第２閾値に設定される。前記複数の第２配線のうち２本の第２配線は、前記第１トランジスタ及び前記第２トランジスタのゲートに接続されている。前記２本の第２配線は、互いに補数の関係にある第３データ及び第４データに応じた電位レベルに設定される。【選択図】図１

Description

本発明の一実施形態は、情報処理装置及びメモリシステムに関する。

ビッグデータを処理するには、複数ビットからなるデータ同士が一致するか否かを高速に判別する技術が必要になる。このような技術をソフトウェアで行うのは速度的に限界があるため、汎用的なハードウェアを使用してビッグデータを処理する研究開発が進められている。

また、例えば、画像データ同士の比較では、画像データが完全に一致している場合だけでなく、類似しているか否かを迅速かつ精度よく判別する要求がある。

特許６２５８４３６号公報

そこで、本発明の一実施形態では、ハードウェア構成を複雑化することなく、データ同士の比較を迅速かつ精度よく行うことが可能な情報処理装置及びメモリシステムを提供するものである。

上記の課題を解決するために、本発明の一実施形態によれば、第１配線に接続されるとともに、複数の第２配線に接続されるストリングを複数備え、
前記ストリングは、一端が前記第１配線に接続され、それぞれのゲートが異なる前記第２配線に接続され、カスコード接続される複数のトランジスタを有し、
前記複数のトランジスタは第１トランジスタ及び第２トランジスタを含み、前記第１トランジスタは、第１データに応じた第１閾値に設定され、前記第２トランジスタは、前記第１データに対して補数の関係にある第２データに応じた第２閾値に設定され、
前記複数の第２配線のうち２本の第２配線は、前記第１トランジスタ及び前記第２トランジスタのゲートに接続されており、
前記２本の第２配線のうち一方は、第３データに応じた電位レベルに設定され、他方は、前記第３データに対して補数の関係にある第４データに応じた電位レベルに設定される、情報処理装置が提供される。

第１の実施形態に係る情報処理装置及びメモリシステムが備える複数のストリングを示す回路図。 各ストリング内の第１トランジスタと第２トランジスタを抜き出した図。 キーＫの対応するビットと、第１トランジスタの第１閾値と、第２トランジスタの第２閾値との対応関係を示す図。 クエリのビット情報と電位レベルとの対応関係を示す図。 第１トランジスタと第２トランジスタのゲート電圧とドレイン電流との関係を示す図。 クエリとキーの各ビットの全組合せを示す図。 クエリとキーの具体的な一例を示す図。 クエリとキーの各ビットが多値データである例を示す図。 クエリとキーの各ビットが３ビットの多値データである場合のストリング１内の第１トランジスタと第２トランジスタを示す図。 第１トランジスタと第２トランジスタの閾値とゲート電圧との関係を示す図。 第１の実施形態におけるクエリとキーの各ビットの多値データの対応関係を示す図。 第２の実施形態に係るストリング内の第１トランジスタと第２トランジスタを示す図。 第２の実施形態におけるクエリとキーの各ビットの多値データの対応関係を示す図。 クエリとキーの電位レベルを説明する図。 第１トランジスタ及び第２トランジスタの閾値とゲート電圧との関係を示す図。 第３の実施形態に係る情報処理装置の概略構成を示すブロック図。

以下、図面を参照して、情報処理装置及びメモリシステムの実施形態について説明する。以下では、情報処理装置及びメモリシステムの主要な構成部分を中心に説明するが、情報処理装置及びメモリシステムには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

（第１の実施形態）
図１は第１の実施形態に係る情報処理装置及びメモリシステムが備える複数のストリング１を示す回路図である。図１に示す複数のストリング１は、例えば半導体メモリ内のメモリセルアレイの少なくとも一部である。ここで、半導体メモリとは、例えば、ＮＡＮＤフラッシュメモリ、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＭ（Phase-Change Memory）などの不揮発性メモリである。あるいは、上述した半導体メモリは、ＤＲＡＭ（Dynamic RAM）やＳＲＡＭ（Static RAM）等の揮発性メモリであってもよい。本明細書では、主に、ＮＡＮＤフラッシュメモリのストリング１を用いる例を説明する。

図１に示す各ストリング１は、カスコード接続された複数のトランジスタを有する。各トランジスタは、例えばＮＭＯＳトランジスタである。複数のストリング１の各一端は、同一のビット線（第１配線）ＢＬに接続されている。各ストリング１内の複数のトランジスタのゲートには、それぞれ異なるワード線ＷＬが接続されている。複数のトランジスタは、それぞれのゲートに接続されるワード線ＷＬを所定の電位レベルに設定した状態で、ビット線ＢＬを介して供給されるデータを記憶する。例えば、ＮＡＮＤフラッシュメモリのストリング１の場合、ストリング１内の各トランジスタはフローティングゲート又は電荷蓄積膜にデータに応じた電荷を記憶する。トランジスタにデータを記憶することにより、トランジスタの閾値が変化する。トランジスタの閾値が変化すると、トランジスタがオンする電位レベルが変化する。

各ストリング１内の複数のトランジスタのうち第１トランジスタＱ１及び第２トランジスタＱ２は、複数ビットからなるキーＫを記憶するために用いられる。本実施形態では、キーＫの各ビットが多値データであることを想定しているが、まずは、キーＫの各ビットが２値（０又は１）の例を説明する。キーＫの各ビットの値は、別々のストリング１内の第１トランジスタＱ１及び第２トランジスタＱ２に記憶される。各ストリング１内の第１トランジスタＱ１は、キーＫの対応するビットの値を記憶し、第１トランジスタＱ１にカスコード接続される第２トランジスタＱ２は、キーＫの対応するビットの値と補数の関係にある値を記憶する。補数の関係にある値とは、ビット反転したデータである。例えば、第１トランジスタＱ１が０を記憶する場合は、第２トランジスタＱ２は１を記憶する。本明細書では、複数ビットからなるキーＫを第１データと呼び、キーＫの補数データを第２データと呼ぶ。

本明細書において、第１トランジスタＱ１が０を記憶するとは、第１トランジスタＱ１の閾値を０に設定することを意味している。実際には、第１トランジスタＱ１の閾値は０に対応する電位レベルに設定されるが、本明細書では、簡略化のために、閾値を０に設定するものとして説明する。

ストリング１内の複数のトランジスタのうち、第１トランジスタＱ１及び第２トランジスタＱ２のゲートに繋がる２本のワード線ＷＬ１、ＷＬ２には、それぞれ第３データ及び第４データが供給される。第３データ及び第４データはそれぞれ複数ビットからなり、第４データは、第３データの補数の関係にあるデータである。すなわち、第３データの各ビットを反転したデータが第４データである。第３データと第４データの各ビットは、３値以上の電位レベルを持つ多値データを想定しているが、まずは、第３データと第４データの各ビットが２値（０又は１）の例を説明する。

本実施形態に係る情報処理装置は、外部から入力されるクエリＱが、複数のストリング１に記憶されたキーＫに一致するか否かを調べて、その結果を出力することができる。

クエリＱとキーＫは、それぞれ複数ビットからなり、ビットごとに比較される。本明細書では、キーＫを第１データと呼び、クエリＱを第３データと呼ぶことがある。また、第１データと補数の関係にあるデータを第２データと呼び、第３データと補数の関係にあるデータを第４データと呼ぶ。

本実施形態では、各ストリング１内の第１トランジスタＱ１にキーＫを記憶し、第２トランジスタＱ２にキーＫの補数データを記憶する。各ストリング１は、キーＫの別々のビットを記憶する。各ストリング１内の第１トランジスタＱ１と第２トランジスタＱ２の各ゲートに接続されるワード線ＷＬからクエリＱの各ビットを順に入力し、対応するストリング１内の第１トランジスタＱ１及び第２トランジスタＱ２で、クエリＱとキーＫの対応するビット同士を比較する。例えば、クエリＱを表す第３データとキーＫを表す第１データがともに４ビットのデータである場合、第１データと第３データの最下位ビット同士は左端のストリング１で比較し、最下位から２ビット目は左から２番目のストリング１で比較し、最上位から２ビット目は左から３番目のストリング１で比較し、最上位ビットは左から４番目のストリング１で比較する。

複数のストリング１内の第１トランジスタＱ１のゲートに接続されるワード線ＷＬ１は共通でもよいし、別々でもよい。同様に、複数のストリング１内の第２トランジスタＱ２のゲートに接続されるワード線ＷＬ２は共通でもよいし、別々でもよい。すべてのストリング１内の第１トランジスタＱ１のゲートに接続されるワード線ＷＬ１が共通で、かつすべてのストリング１内の第２トランジスタＱ２のゲートに接続されるワード線ＷＬ２が共通の場合には、クエリＱの各ビットの値は、タイミングをずらして共通のワード線ＷＬ１、ＷＬ２に供給される。一方、各ストリング１内の第１トランジスタＱ１のゲートに接続されるワード線ＷＬ１が別個に設けられ、かつ各ストリング１内の第２トランジスタＱ２のゲートに接続されるワード線ＷＬ２が別個に設けられる場合は、クエリＱの全ビットを同タイミングで対応する複数のワード線ＷＬ１、ＷＬ２に供給することができる。

図２は各ストリング１内の第１トランジスタＱ１と第２トランジスタＱ２を抜き出した図である。図２に示すように、第１トランジスタＱ１に記憶されるキーＫ（第１データ）の対応するビットと、第２トランジスタＱ２に記憶されるキー／Ｋ（第２データ）の対応するビットは、互いに補数の関係にある。例えば、キーＫの対応するビットが０の場合、キー／Ｋの対応するビットは１である。このように、第１トランジスタＱ１と第２トランジスタＱ２には、互いに補数の関係にある第１データ及び第２データの対応するビット同士が書き込まれることから、第１トランジスタＱ１の閾値と第２トランジスタＱ２の閾値は互いに異なる値になる。本明細書では、第１トランジスタＱ１の閾値を第１閾値と呼び、第２トランジスタＱ２の閾値を第２閾値と呼ぶ。

図３は、キーＫ（第１データ）の対応するビットと、第１トランジスタＱ１の第１閾値と、第２トランジスタＱ２の第２閾値との対応関係を示す図である。図３の例では、キーＫは１ビットの２値データである。図３に示すように、キーＫの対応するビットが０の場合、第１トランジスタＱ１の第１閾値はＶth_low、第２トランジスタＱ２の第２閾値はＶth_highである。キーＫの対応するビットが１の場合、第１トランジスタＱ１の第１閾値はＶth_high、第２トランジスタＱ２の第２閾値はＶth_lowである。Ｖth_highは、Ｖth_lowよりも高い電位レベルである。なお、キーＫの対応するビットがＸの場合は、第１トランジスタＱ１の第１閾値、第２トランジスタＱ２の第２閾値のいずれもＶth_lowである。Ｘはドントケア又は不定の場合に対応する。データＸは必須ではなく、本実施形態に係る情報処理装置の動作には関係ないため、本明細書では説明を省略する。

このように、キーＫ（第１データ）の対応するビットが１の場合、０の場合よりも第１トランジスタＱ１の第１閾値が大きくなる。同様に、キー／Ｋ（第２データ）の対応するビットが１の場合、０の場合よりも第２トランジスタＱ２の第２閾値が大きくなる。

図４は第１トランジスタＱ１と第２トランジスタＱ２のゲートにワード線ＷＬ１、ＷＬ２を介して供給されるクエリＱ（第３データ）のビット情報と電位レベルとの対応関係を示す図である。クエリＱは複数ビットで構成され、すべてのストリング１内の第１トランジスタＱ１のゲートに接続されるワード線ＷＬ１が共通で、かつすべてのストリング１内の第２トランジスタＱ２のゲートに接続されるワード線ＷＬ２が共通の場合には、各ビットが順に１ビットずつ第１トランジスタＱ１のゲートに供給される。第２トランジスタＱ２のゲートには、第３データの補数の関係にある第４データの各ビットが順に１ビットずつ供給される。

図４に示すように、クエリＱのビットが０のときは、第１トランジスタＱ１のゲートには電圧レベルＶreadの電圧（第１データ）が供給され、第２トランジスタＱ２のゲートには電圧レベルＶpassの電圧（第２データ）が供給される。クエリＱのビットが１のときは、第１トランジスタＱ１のゲートには電圧レベルＶpassの電圧（第１データ）が供給され、第２トランジスタＱ２のゲートには電圧レベルＶreadの電圧（第２データ）が供給される。図４に示すように、Ｖpass＞Ｖreadである。このように、第１トランジスタＱ１と第２トランジスタＱ２のゲートに接続されるワード線ＷＬ１、ＷＬ２は、ＶpassかＶreadの電位レベルになる。なお、クエリＱの対応するビットがＸの場合は、第１トランジスタＱ１と第２トランジスタＱ２のゲートに接続されるワード線ＷＬ１、ＷＬ２のいずれもＶpassの電位レベルになる。Ｘはドントケア又は不定の場合に対応する。データＸは必須ではなく、本実施形態に係る情報処理装置の動作には関係ないため、本明細書では説明を省略する。

図５は第１トランジスタＱ１と第２トランジスタＱ２のゲート電圧Ｖgとドレイン電流Ｉdとの関係を示す図である。図示のように、Ｖth_low＜Ｖread＜Ｖth_high＜Ｖpassの関係にある。よって、第１トランジスタＱ１の閾値がＶth_lowの場合には、第１トランジスタＱ１のゲート電圧がＶread、Ｖpassのいずれであっても、第１トランジスタＱ１はオンする。同様に、第２トランジスタＱ２の閾値がＶth_lowの場合には、第２トランジスタＱ２のゲートがＶread、Ｖpassのいずれであっても、第２トランジスタＱ２はオンする。

また、第１トランジスタＱ１の閾値がＶth_highの場合には、第１トランジスタＱ１のゲート電圧がＶpassであれば第１トランジスタＱ１はオンし、第１トランジスタＱ１のゲート電圧がＶreadであれば第１トランジスタＱ１はオフする。同様に、第２トランジスタＱ２の閾値がＶth_highの場合には、第２トランジスタＱ２のゲート電圧がＶpassであれば第２トランジスタＱ２はオンし、第２トランジスタＱ２のゲート電圧がＶreadであれば第２トランジスタＱ２はオフする。

図２に示すように、第１トランジスタＱ１と第２トランジスタＱ２は、同一のストリング１内でカスコード接続されているため、第１トランジスタＱ１と第２トランジスタＱ２がともにオンするときのみ、ビット線ＢＬから対応するストリング１に電流が流れて、ビット線ＢＬの電位が引き下げられる。第１トランジスタＱ１と第２トランジスタＱ２の一方がオンでも、他方がオフであれば、対応するストリング１には電流が流れない。また、第１トランジスタＱ１と第２トランジスタＱ２がともにオフの場合にも、対応するストリング１には電流が流れない。

このように、第１トランジスタＱ１と第２トランジスタＱ２がともにオンするときのみ、ビット線ＢＬから対応するストリング１に電流が流れるが、第１トランジスタＱ１と第２トランジスタＱ２がともにオンするのは、クエリＱとキーＫの対応するビットの値が一致する場合である。すなわち、キーＫを表す第１データとクエリＱを表す第３データの対応するビット同士が一致する場合に第１トランジスタＱ１はオンし、第１データと補数の関係にある第２データと、第３データと補数の関係にある第４データとの対応するビット同士が一致する場合に第２トランジスタＱ２はオンする。

図６はクエリＱとキーＫの各ビットの全組合せを示す図である。図６は、クエリＱとキーＫの各ビットが２値データの例を示している。なお、図６には、クエリＱとキーＫのビット値が０と１だけでなく、Ｘ（ドントケア又は不定）の場合も示している。データＸは必須ではなく、本実施形態に係る情報処理装置の動作には関係ないため、本明細書では説明を省略する。

図６には、第１トランジスタＱ１のオン又はオフの情報と、第２トランジスタＱ２のオン又はオフの情報と、ストリング１内に電流が流れる場合（オン）、又は流れない場合（オフ）の情報とが記載されている。図６の各欄の上段には第１トランジスタのオン又はオフと、第２トランジスタのオン又はオフがスラッシュ”／”の両側に記載されている。各欄の下段にはストリング１内に電流が流れるか否かの情報がオン（電流が流れる）又はオフ（電流が流れない）で記載されている。

例えば、クエリＱとキーＫの対応ビットが共にゼロの場合は、第１トランジスタＱ１がオンで、かつ第２トランジスタＱ２がオンするため、対応するストリング１に電流が流れる（オン）。一方、クエリＱが１で、キーＫが０の場合は、第１トランジスタＱ１がオンで、かつ第２トランジスタＱ２がオフするため、対応するストリング１に電流が流れない（オフ）。

図６からもわかるように、第１トランジスタＱ１と第２トランジスタＱ２がともにオンするときのみ、対応するストリング１に電流が流れる。第１トランジスタＱ１と第２トランジスタＱ２がともにオンするのは、クエリＱとキーＫの対応するビット同士がともに１の場合か、ともに０の場合である。

図７はクエリＱとキーＫの具体的な一例を示す図である。図７の例では、クエリＱとキーＫはともに４ビットデータであり、各ビットは２値を有する。図７では、クエリＱとキーＫをビットごとに比較し、一致するビット数を数値で表している。クエリＱが１１１０の場合、キーＫが０１００であれば、一致するビット数は２である。キーＫが１１００であれば、一致するビット数は３である。キーＫが１１１０であれば、一致するビット数は４である。キーＫが０１１１であれば、一致するビット数は２である。

このように、複数のストリング１内の各第１トランジスタＱ１は、キーＫを表す第１データとクエリＱを表す第３データの対応するビット同士の比較結果に応じてオン又はオフし、複数のストリング１内の各第２トランジスタＱ２は、第１データの補数である第２データと第３データの補数である第４データの対応するビット同士の比較結果に応じてオン又はオフする。

第１トランジスタＱ１及び第２トランジスタＱ２がともにオンするときに、ビット線ＢＬの電位が引き下げられる。ビット線ＢＬは、第１トランジスタＱ１及び第２トランジスタＱ２がともにオンするストリング１の数が多いほど、より大きく電位が引き下げられる。

複数のストリング１のうち、第１トランジスタＱ１及び第２トランジスタＱ２がともにオンするストリング１の数に応じて、ビット線ＢＬの電位が変化する。ストリング１内の第１トランジスタＱ１及び第２トランジスタＱ２がともにオンするときに、ビット線ＢＬからストリング１に電流が流れる。

第１トランジスタＱ１と第２トランジスタＱ２は、互いに補数の関係にあるキーＫを記憶するため、第１トランジスタＱ１の第１閾値の電位レベルが大きくなるほど、第２トランジスタＱ２の第２閾値の電位レベルは小さくなるように設定され、第１トランジスタＱ１の第１閾値の電位レベルが小さくなるほど、第２トランジスタＱ２の第２閾値の電位レベルは大きくなるように設定される。

図３～図７では、クエリＱとキーＫの各ビットが２値データである例を示したが、各ビットの２値データ同士を比較するだけでは、単純なバイナリデータ同士の比較しかできない。最近の不揮発性メモリでは、メモリセル内に３値以上の多値データを記憶できるようにして、不揮発性メモリの記憶容量を増やしている。このような多値データを記憶可能な不揮発性メモリを利用することで、クエリＱとキーＫの各ビットが多値データであっても、クエリＱとキーＫの比較を行うことができ、本実施形態に係る情報処理装置の適用範囲が広がる。

図８はクエリＱとキーＫの各ビットが多値データである例を示す図である。図８の例では、クエリＱとキーＫは４ビットで構成され、各ビットが多値データであり、クエリＱの４ビットがｑ０，ｑ１，ｑ２，ｑ３である例を示している。キーＫがｋ００，ｋ１０，ｋ２０，ｋ３０、又はｋ０１，ｋ１１，ｋ２１，ｋ３１、又はｋ０２，ｋ１２，ｋ２２，ｋ３２、又はｋ０３，ｋ１３，ｋ２３，ｋ３３とすると、クエリＱとキーＫのビットごとの比較は、以下の式（１）で表される。

式（１）では、クエリＱとキーＫをビットごとに否定排他的論理和（ＥｘＮＯＲ）を計算して、ビットごとに足し合わせた値/ＭＤiを計算する。クエリＱとキーＫの各ビットが多値データの場合は、多値データごとに否定排他的論理和を演算する。

図９はクエリＱとキーＫの各ビットが３ビットの多値データである場合のストリング１内の第１トランジスタＱ１と第２トランジスタＱ２を示す図である。この場合、クエリＱとキーＫの各ビットは３ビットからなる８通りの電位レベルを取りうる。第１トランジスタＱ１に記憶されるキーＫ（第１トランジスタＱ１の第１閾値）と、第２トランジスタＱ２に記憶されるキー／Ｋ（第２トランジスタＱ２の第２閾値）は、互いに補数の関係にあり、第１トランジスタＱ１の第１閾値をＫとすると、第２トランジスタＱ２の第２閾値は７－Ｋとなる。

同様に、第１トランジスタＱ１のゲートに入力されるクエリＱと第２トランジスタＱ２のゲートに入力されるクエリ／Ｑは、互いに補数の関係にあるため、第１トランジスタＱ１のゲートに入力されるクエリＱをＱとすると、第２トランジスタＱ２のゲートに入力されるクエリ／Ｑは７－Ｑで表される。

図１０は、第１トランジスタＱ１と第２トランジスタＱ２の閾値とゲート電圧との関係を示す図である。各ストリング１内の第１トランジスタＱ１の第１閾値は、ビット線ＢＬを介して入力されるキーＫの対応するビットの多値データに応じた値である。

トランジスタごとに閾値の電圧レベルに若干のばらつきがあるため、図１０に示すように、第１トランジスタＱ１の第１閾値の電位レベルは所定の範囲内で変動する。この変動範囲は閾値分布と呼ばれる。第１トランジスタＱ１のゲートに供給されるクエリＱの電位レベルが、この閾値分布よりも大きい場合に第１トランジスタＱ１はオンし、閾値分布よりも小さい場合にオフする。第２トランジスタＱ２も同様である。

図９及び図１０より、第１トランジスタＱ１及び第２トランジスタＱ２は以下の式（２）と式（３）を両方とも満たすときのみ、ともにオンする。
Ｑ≧Ｋ …（２）
７－Ｑ≧７－Ｋ …（３）

式（３）を変形すると、式（４）が得られる。
Ｑ≦Ｋ …（４）

式（２）と式（４）の両方を満たす条件は、式（５）で表される。
Ｑ＝Ｋ …（５）

このように、各ストリング１内の第１トランジスタＱ１及び第２トランジスタＱ２をともにオンさせるには、クエリＱとキーＫの対応するビット同士の多値データが一致するときだけである。

図１１は第１の実施形態におけるクエリＱとキーＫの各ビットの多値データの対応関係を示す図である。図１１のように、クエリＱの各ビットは８つの多値データ０～７を有し、キーＫ（第１閾値）も８つの多値データ０～７を有する。図１１には、図６と同様に、第１トランジスタＱ１のオン又はオフの情報と、第２トランジスタＱ２のオン又はオフの情報と、ストリング１内に電流が流れる場合（オン）、又は流れない場合（オフ）の情報とが記載されている。

図１１からわかるように、クエリＱとキーＫの対応するビット同士の多値データが一致するときだけ、ストリング１内に電流が流れる。複数のストリング１は同一のビット線ＢＬに接続されており、各ストリング１に電流が流れると、それに応じてビット線ＢＬにも電流が流れてビット線ＢＬの電位が引き下げられる。複数のストリング１のうち、電流が流れるストリング１の数が増えるほど、ビット線ＢＬにより電流が流れて、ビット線ＢＬの電位がより引き下げられる。よって、ビット線ＢＬの電位又はビット線ＢＬを流れる電流をモニタすることで、クエリＱとキーＫの一致したビットの数を迅速かつ精度よく検出することができる。

複数のストリング１内の第１トランジスタＱ１と第２トランジスタＱ２にキーＫを表す第１データと第２データを記憶する際、すなわち第１トランジスタＱ１に第１閾値を設定するとともに、第２トランジスタＱ２に第２閾値を設定する際には、キーＫを表す第１データ及び第２データの各ビットの多値データに基づいて、ビット線ＢＬの電位を連続的又は段階的に切り替えて、電位レベルの順に、該当する第１トランジスタＱ１の第１閾値及び第２トランジスタＱ２の第２閾値を設定するのが望ましい。これにより、複数のストリング１内の第１トランジスタＱ１と第２トランジスタＱ２の閾値設定を効率的に行うことができる。

複数のストリング１内の第１トランジスタＱ１と第２トランジスタＱ２に第１データと第２データを記憶した後に、クエリＱとキーＫの比較が行われる。すべてのストリング１内の第１トランジスタＱ１のゲートに接続されるワード線ＷＬ１が共通で、かつすべてのストリング１内の第２トランジスタＱ２のゲートに接続されるワード線ＷＬ２が共通の場合には、第１トランジスタＱ１と第２トランジスタＱ２のゲートに繋がる２本のワード線ＷＬ１、ＷＬ２の電位レベルを、第３データ及び第４データの各ビットの多値データに応じて順に変化させる。これにより、複数のストリング１のそれぞれは、第１データ及び第３データの対応するビット同士が一致し、かつ第２データ及び第４データの対応するビット同士が一致するときに電流を流す。

より詳細には、第１トランジスタＱ１は、ゲートに入力される第３データの対応するビットに応じた電位レベルが第１閾値の電位レベル以上の場合にオンし、第３データの対応するビットに応じた電位レベルが第１閾値の電位レベル未満の場合にオフする。

第２トランジスタＱ２は、ゲートに入力される第４データの対応するビットに応じた電位レベルが第２閾値の電位レベル以上の場合にオンし、第４データの対応するビットに応じた電位レベルが第２閾値の電位レベル未満の場合にオフする。

ストリング１は、ストリング１内の第１トランジスタＱ１及び第２トランジスタＱ２がともにオンするときのみ、第１配線の電位を引き下げる。第１データ及び第３データの対応するビット同士の一致度合が高いほど、ビット線ＢＬの電位がより大きく引き下げられる。

このように、第１の実施形態では、複数のストリング１のそれぞれにおける第１トランジスタＱ１と第２トランジスタＱ２を用いて、クエリＱとキーＫの各ビットが一致するか否かを判別できる。第２トランジスタＱ２には、キーＫの補数の関係にあるデータを記憶し、第２トランジスタＱ２のゲートには、クエリＱの補数の関係にあるデータを入力することで、クエリＱとキーＫの対応するビット同士が一致するときのみ、第１トランジスタＱ１と第２トランジスタＱ２をともにオンさせることができる。第１トランジスタＱ１と第２トランジスタＱ２がともにオンしたときのみ、対応するストリング１に電流が流れるため、複数のストリング１が接続されたビット線ＢＬの電位又は電流を検出することで、複数ビットからなるクエリＱとキーＫのうち、何ビットが一致したかを簡易かつ迅速に検出できる。

（第２の実施形態）
第１の実施形態では、クエリＱとキーＫの各ビットが一致するか否かを検出していたが、各ビットが多値データの場合、クエリＱとキーＫの各ビットが一致するか否かでなく、類似しているか否かを検出したい要求がある。そこで、第２の実施形態に係る情報処理装置は、クエリＱがキーＫと同じか、あるいはクエリＱとキーＫの各ビットの多値データが１だけずれている場合に、ビット線ＢＬの電位を引き下げるものである。

第２の実施形態に係る情報処理装置は、図１と同様の複数のストリング１を備えている。複数のストリング１のそれぞれは、第１トランジスタＱ１と第２トランジスタＱ２を有する。第１トランジスタＱ１と第２トランジスタＱ２がオンする条件が第１の実施形態（図９）とは異なっている。

図１２は第２の実施形態に係るストリング１内の第１トランジスタＱ１と第２トランジスタＱ２を示す図である。第１トランジスタＱ１と第２トランジスタＱ２に記憶されるデータ（第１データ及び第２データの対応するビットの多値データ）は、図９と同様であり、データを記憶することにより、第１トランジスタＱ１の閾値は第１閾値になり、第２トランジスタＱ２の閾値は第２閾値になる。

第１トランジスタＱ１のゲートには、クエリＱ（第３データ）の対応するビットの多値データに応じた電圧レベルの信号が入力される。第２トランジスタＱ２のゲートには、クエリＱと補数の関係にある第４データの対応するビットの多値データに応じた電圧レベルの信号が入力される。

第１トランジスタＱ１は、クエリＱとキーＫの対応するビット同士が一致する場合だけでなく、クエリＱの対応するビットの多値データがキーＫの対応するビットの多値データより１小さい場合もオンする。第２トランジスタＱ２は、クエリＱとキーＫの対応するビットの多値データの補数の関係にある多値データ同士が一致する場合だけでなく、クエリ／Ｑの多値データがキー／Ｋより１小さい場合もオンする。

この場合、クエリＱの対応するビットの多値データをＱ、キーＫの対応するビットの多値データをＫとすると、以下の式（６）と式（７）の２つの条件を満たす必要がある。
Ｑ＋１≧Ｋ …（６）
７－（Ｑ－１）≧７－Ｋ …（７）

式（７）を変形すると、式（８）が得られる。
Ｑ－１≦Ｋ …（８）

式（６）と式（８）の両方を満たす条件は、式（９）で表される。
Ｑ－１≦Ｋ≦Ｑ＋１ …（９）

このように、クエリＱとキーＫの各ビットが一致するか、又はクエリＱの各ビットがキーＫの各ビットよりも１だけ小さくなるのは、キーＫとクエリＱの各ビットの多値データが式（９）を満たす場合である。

図１３は第２の実施形態におけるクエリＱとキーＫの各ビットの多値データの対応関係を示す図である。図１３を図１１と比較すればわかるように、図１３では、第１トランジスタＱ１と第２トランジスタＱ２がともにオンする組合せが図１１よりも増えている。具体的には、クエリＱとキーＫの対応するビット同士の多値データが一致している場合と、多値データが１だけずれている場合に、第１トランジスタＱ１と第２トランジスタＱ２がともにオンする。

ストリング１内の第１トランジスタＱ１のドレイン－ソース間に流れる電流は、第１トランジスタＱ１のゲート電圧と第１閾値との電位差に応じて変化する。電位差が大きいほど、ドレイン－ソース間の電流が増える。同様に、第２トランジスタＱ２のゲート電圧と第２閾値との電位差に応じて、第２トランジスタＱ２のドレイン－ソース間の電流が変化し、電位差が大きいほど、第２トランジスタＱ２のドレイン－ソース間の電流が増える。

図１４はクエリＱとキーＫの電位レベルを説明する図である。図１４には、第１トランジスタＱ１の第１閾値の閾値分布と、第２トランジスタＱ２の第２閾値の閾値分布と、第１トランジスタＱ１のゲートに入力されるクエリＱ（第３データ）の各ビットの電位レベルと、第２トランジスタＱ２のゲートに入力されるクエリＱの補数（第４データ）の各ビットの電位レベルとが図示されている。

クエリＱとキーＫの対応ビット同士の多値データが一致する場合の第１トランジスタＱ１のゲート電圧（Ｑ＝Ｋ）と第１閾値Ｋとの電位差Ｖ１は、第２トランジスタＱ２のゲート電圧（７－Ｑ＝７－Ｋ）と第２閾値（７－Ｋ）との電位差Ｖ２と等しくなる。

クエリＱとキーＫの対応ビット同士の多値データが１だけずれている場合、第１トランジスタＱ１と第２トランジスタＱ２の一方のゲート電圧と閾値との電位差はより大きくなり、かつ他方のゲート電圧と閾値との電位差はより小さくなる。具体的には、第１トランジスタＱ１のゲート電圧（Ｑ’＝Ｋ－１）がゲート電圧（Ｑ＝Ｋ）よりも１だけ小さい場合、第１トランジスタＱ１のゲート電圧と第１閾値との電位差Ｖ３はより小さくなる。このとき、第２トランジスタＱ２のゲート電圧（７－Ｑ’＝７－（Ｋ－１））はゲート電圧（Ｑ＝７－Ｋ）よりも１だけ大きくなり、ゲート電圧と第２閾値との電位差Ｖ４はより大きくなる。逆に、第１トランジスタＱ１のゲート電圧（Ｑ”＝Ｋ＋１）がゲート電圧（Ｑ＝Ｋ）よりも１だけ大きい場合、第１トランジスタＱ１のゲート電圧と第１閾値との電位差Ｖ５はより大きくなる。このとき、第２トランジスタＱ２のゲート電圧（７－Ｑ”＝７－（Ｋ＋１））はゲート電圧（Ｑ＝７－Ｋ）よりも１だけ小さくなり、ゲート電圧と第２閾値との電位差Ｖ６はより小さくなる。

一般に、トランジスタのゲート電圧と閾値との電位差が大きいほど、トランジスタのドレイン－ソース間の電流は大きくなる。ストリング１内の第１トランジスタＱ１と第２トランジスタＱ２はカスコード接続されているため、ストリング１を流れる電流は、ゲート電圧と閾値との電位差が小さい方のトランジスタのドレイン－ソース間の電流になる。

図１４に示すように、クエリＱとキーＫの対応するビットの多値データが１だけずれている場合には、第１トランジスタＱ１と第２トランジスタＱ２の一方のゲート電圧と閾値との電位差はより大きくなるが、他方のゲート電圧と閾値との電位差はより小さくなる。よって、ストリング１を流れる電流は、ゲート電圧と閾値との電位差がより小さい方のトランジスタのドレイン－ソース間の電流になる。

このように、クエリＱとキーＫの対応ビット同士の多値データが１だけずれている場合にも、第１トランジスタＱ１と第２トランジスタＱ２をオンさせるようにすると、第１トランジスタＱ１と第２トランジスタＱ２で、ドレイン－ソース間に流せる電流の量が異なってしまう。第１トランジスタＱ１と第２トランジスタＱ２はカスコード接続されているため、小さい電流しか流せないトランジスタのゲート電圧と閾値電圧の電位差によって、ストリング１に流れる電流が決まってしまう。

上述したように、第２の実施形態に係る情報処理装置では、複数のストリング１のそれぞれは、第１データ及び第３データの対応するビット同士が一致又は類似し、かつ第２データ及び第４データの対応するビット同士が一致又は類似するときに電流を流す。

より詳細には、第１トランジスタＱ１において、ゲートに入力される第３データの対応するビットに応じた電位レベルが、第１閾値の電位レベルから所定の電位差の範囲内の第１電位レベル以上の場合に、第１トランジスタＱ１がオンする。第３データの対応するビットに応じた電位レベルが第１電位レベル未満の場合に、第１トランジスタＱ１がオフする。所定の電位差とは、例えば多値データが１だけずれる分の電位差である。

また、第２トランジスタＱ２において、ゲートに入力される第４データの対応するビットに応じた電位レベルが、第２閾値の電位レベルから所定の電位差の範囲内の第２電位レベル以上の場合に、第２トランジスタＱ２がオンする。第４データの対応するビットに応じた電位レベルが第２電位レベル未満の場合に、第２トランジスタＱ２がオフする。

ストリング１は、ストリング１内の第１トランジスタＱ１及び第２トランジスタＱ２がともにオンするときのみ、第１配線の電位を引き下げる。ストリング１は、第１トランジスタＱ１及び第２トランジスタＱ２がともにオンする場合に、第１閾値と第１電位レベルとの電位差、及び第２閾値と第２電位レベルとの電位差のうち小さい方のトランジスタのドレイン－ソース間の電流を流す。第１データ及び第３データの対応するビット同士の一致度合が高いほど、ビット線ＢＬの電位がより大きく引き下げられる。

図１２及び図１３では、クエリＱとキーＫの対応ビット同士の多値データが１だけずれている場合を説明したが、２以上ずれている場合に第１トランジスタＱ１と第２トランジスタＱ２がオンするようにしてもよい。この場合、第１トランジスタＱ１と第２トランジスタＱ２のゲートの電位レベルを、クエリＱの多値データに応じて調整すればよい。

上述したように、ストリング１内の第１トランジスタＱ１と第２トランジスタＱ２はカスコード接続されているため、第１トランジスタＱ１と第２トランジスタＱ２のうち、ゲート電圧と閾値との電位差が小さい方によって、ストリング１を流れる電流が制限される。よって、上述した電位差のばらつきをできるだけなくすのが望ましい。

図１５は第１トランジスタＱ１及び第２トランジスタＱ２の閾値とゲート電圧との関係を示す図である。図１５には、第１トランジスタＱ１と第２トランジスタＱ２のそれぞれについて、キーＫに対応する３つの閾値分布と、クエリＱに対応する３つのゲート電圧とが図示されている。

クエリＱとキーＫの対応ビット同士の多値データの差分が等しいときに、第１トランジスタＱ１と第２トランジスタＱ２のゲート電圧と閾値の電位差が等しくなるようにすることで、ストリング１に流れる電流のばらつきを抑制できる。このため、第１トランジスタＱ１と第２トランジスタＱ２のゲートに接続されるワード線ＷＬの電位レベルと、第１トランジスタＱ１の第１閾値及び第２トランジスタＱ２の第２閾値は、図１５に示すように、線形に配置するのが望ましい。この場合、クエリＱとキーＫの多値データの差分の変化に対するストリング１を流れる電流の変化は、第１トランジスタＱ１と第２トランジスタＱ２をサブスレッショルド領域で動作させる場合には、指数関数的に変化する。クエリＱとキーＫの多値データの差分が１ビット増えるたびに、ストリング１を流れる電流は１／α（αは１より大きい実数）倍に減少する。

このように、第２の実施形態では、クエリＱとキーＫが一致する場合だけでなく、所定の範囲内のずれがある場合にも、第１トランジスタＱ１と第２トランジスタＱ２をオンさせるようにし、ずれの大きさに応じてストリング１を流れる電流が変化するようにしたため、クエリＱとキーＫの一致度合又は類似度合を簡易かつ精度よく検出することができる。

（第３の実施形態）
第３の実施形態に係る情報処理装置は、上述した第１及び第２の実施形態に係る情報処理装置のブロック構成を具体化したものである。

図１６は第３の実施形態に係る情報処理装置１０の概略構成を示すブロック図である。図１６の情報処理装置１０は、メモリセルアレイ１１と、ロウ選択回路１２と、センスアンプ／カラム選択回路１３と、コントローラ１４と、データ入出力バッファ１５と、補数生成器１６と、マルチプレクサ１７とを備えている。

メモリセルアレイ１１は、図１と同様に、同一のビット線ＢＬに接続される複数のストリング１を有する。なお、メモリセルアレイ１１には、複数のビット線ＢＬが配置されていてもよい。この場合、ビット線ＢＬごとに、図１と同様の複数のストリング１が設けられている。各ストリング１は、図１と同様に、第１トランジスタＱ１と第２トランジスタＱ２を有し、第１トランジスタＱ１と第２トランジスタＱ２の各ゲートには、クエリＱに応じた電位レベルに設定されるワード線ＷＬが接続されている。

図１に示すように、各ストリング１には、第１トランジスタＱ１と第２トランジスタＱ２以外にも、複数のトランジスタがカスコード接続されている。これら複数のトランジスタは、ストリング１の電流を読み出す際には、オン状態に設定される。

ロウ選択回路１２は、コントローラ１４からの指示に従って、外部から供給されるクエリＱに応じて、第１トランジスタＱ１と第２トランジスタＱ２の各ゲートに接続されるワード線ＷＬの電位レベルを設定する。

データ入出力バッファ１５は、外部からのキーＫを取得して、コントローラ１４からの指示に従って、取得したキーＫを補数生成器１６とマルチプレクサ１７に供給する。補数生成器１６は、データ入出力バッファ１５からのキーＫをビットごとに反転して、キーＫの補数データを生成する。マルチプレクサ１７は、コントローラ１４からの指示に従って、データ入出力バッファ１５からのキーＫと、補数生成器１６で生成されたキーＫの補数データのいずれかを選択して、センスアンプ／カラム選択回路１３に供給する。なお、アドレス（クエリ）が入力されるロウ選択回路１２側にも同様に補数生成器とマルチプレクサを備えてもよい。マルチプレクサは、コントローラ１４からの指示に従って、入力されるクエリＱと、補数生成器１６で生成されたクエリＱの補数データのいずれかを選択して、ロウ選択回路１２を介してワード線ＷＬに供給することができる。

センスアンプ／カラム選択回路１３は、マルチプレクサ１７から出力されたキーＫ又は補数データをビット線ＢＬに供給する。

図１６に示すメモリセルアレイ１１と、ロウ選択回路１２と、センスアンプ／カラム選択回路１３と、コントローラ１４と、データ入出力バッファ１５と、補数生成器１６と、マルチプレクサ１７とは、メモリシステム２０としても利用可能である。

図１６の情報処理装置１０は、検出器１８を備えていてもよい。検出器１８は、ビット線ＢＬに流れる電流とビット線ＢＬの電圧の少なくとも一方を検出する。検出器１８は、ビット線ＢＬに流れる電流とビット線ＢＬの電圧の少なくとも一方をアナログ－デジタル変換したデジタル信号を外部に出力してもよい。

図１６の情報処理装置１０は、メモリセルアレイ１１を通常のメモリとして使用するモードと、メモリセルアレイ１１にキーＫを記憶してクエリＱとの比較を行うモードとを択一的に選択できるようにしてもよい。

また、メモリセルアレイ１１は、キーＫを記憶してクエリＱとの比較を行うメモリセル領域と、通常のメモリとして使用するメモリセル領域とを含んでいてもよい。

このように、第３の実施形態では、通常のメモリとほぼ同等の構成である半導体メモリを用いて、第１又は第２の実施形態に係る情報処理装置１０と同様の処理動作を行うことができるため、設計が容易であり、短い設計時間と既存の半導体プロセスを用いて情報処理装置１０を作製できる。

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１０ 情報処理装置、１１ メモリセルアレイ、１２ ロウ選択回路、１３ カラム選択回路、１４ コントローラ、１５ データ入出力バッファ、１６ 補数生成器、１７ マルチプレクサ、１８ 検出器、２０ メモリシステム

Claims (19)

1. 第１配線に接続されるとともに、複数の第２配線に接続されるストリングを複数備え、
   前記ストリングは、一端が前記第１配線に接続され、それぞれのゲートが異なる前記第２配線に接続され、カスコード接続される複数のトランジスタを有し、
   前記複数のトランジスタは第１トランジスタ及び第２トランジスタを含み、前記第１トランジスタは、第１データに応じた第１閾値に設定され、前記第２トランジスタは、前記第１データに対して補数の関係にある第２データに応じた第２閾値に設定され、
   前記複数の第２配線のうち２本の第２配線は、前記第１トランジスタ及び前記第２トランジスタのゲートに接続されており、
   前記２本の第２配線のうち一方は、第３データに応じた電位レベルに設定され、他方は、前記第３データに対して補数の関係にある第４データに応じた電位レベルに設定される、情報処理装置。
2. 前記複数のストリング内の前記第１トランジスタは、前記第１データと前記第３データの対応するビット同士の比較結果に応じてオン又はオフし、
   前記複数のストリング内の前記第２トランジスタは、前記第２データと前記第４データの対応するビット同士の比較結果に応じてオン又はオフする、請求項１に記載の情報処理装置。
3. 前記第１トランジスタ及び前記第２トランジスタがともにオンするときに、前記第１配線の電位が引き下げられる、請求項１又は２に記載の情報処理装置。
4. 前記第１配線は、前記第１トランジスタ及び前記第２トランジスタがともにオンする前記ストリングの数が多いほど、より大きく電位が引き下げられる、請求項３に記載の情報処理装置。
5. 前記複数のストリングのうち、前記第１トランジスタ及び前記第２トランジスタがともにオンする前記ストリングの数に応じて、前記第１配線の電位が変化する、請求項３又は４に記載の情報処理装置。
6. 前記ストリング内の前記第１トランジスタ及び前記第２トランジスタがともにオンするときに、前記第１配線から前記ストリングに電流が流れる、請求項１乃至５のいずれか一項に記載の情報処理装置。
7. 前記第１閾値及び前記第２閾値の電位レベルは、３値以上の多値に応じて設定され、前記２本の第２配線は、３値以上の多値の電位レベルを有する、請求項１乃至６のいずれか一項に記載の情報処理装置。
8. 前記第１トランジスタの前記第１閾値の電位レベルが大きくなるほど、前記第２トランジスタの前記第２閾値の電位レベルは小さくなるように設定され、
   前記第１トランジスタの前記第１閾値の電位レベルが小さくなるほど、前記第２トランジスタの前記第２閾値の電位レベルは大きくなるように設定される、請求項７に記載の情報処理装置。
9. 前記複数のストリングのそれぞれが有する前記第１トランジスタの前記第１閾値及び前記第２トランジスタの前記第２閾値を設定する際には、前記第１データ及び前記第２データの各ビットの多値データに基づいて、前記第１配線の電位を連続的又は段階的に切り替えて、電位レベルの順に、該当する前記第１トランジスタの前記第１閾値及び前記第２トランジスタの前記第２閾値を設定する、請求項７又は８に記載の情報処理装置。
10. 前記複数のストリングのそれぞれが有する前記第１トランジスタの前記第１閾値及び前記第２トランジスタの前記第２閾値の設定が終わった後、前記２本の第２配線の電位レベルは、前記第３データ及び前記第４データの各ビットの多値データに応じて順に変化し、
    前記複数のストリングのそれぞれは、前記第１データ及び前記第３データの対応するビット同士が一致し、かつ前記第２データ及び前記第４データの対応するビット同士が一致するときに電流を流す、請求項８又は９に記載の情報処理装置。
11. 前記複数のストリングのそれぞれは、前記第１データ及び前記第３データの対応するビット同士が一致又は類似し、かつ前記第２データ及び前記第４データの対応するビット同士が一致又は類似するときに電流を流す、請求項８乃至１０のいずれか一項に記載の情報処理装置。
12. 前記第１トランジスタは、ゲートに入力される前記第３データの対応するビットに応じた電位レベルが前記第１閾値の電位レベル以上の場合にオンし、前記第３データの対応するビットに応じた電位レベルが前記第１閾値の電位レベル未満の場合にオフし、
    前記第２トランジスタは、ゲートに入力される前記第４データの対応するビットに応じた電位レベルが前記第２閾値の電位レベル以上の場合にオンし、前記第４データの対応するビットに応じた電位レベルが前記第２閾値の電位レベル未満の場合にオフし、
    前記ストリングは、前記ストリング内の前記第１トランジスタ及び前記第２トランジスタがともにオンするときに、前記第１配線の電位を引き下げる、請求項１０に記載の情報処理装置。
13. 前記第１トランジスタのゲートに入力される前記第３データの対応するビットに応じた電位レベルが、前記第１閾値の電位レベルから所定の電位差の範囲内の第１電位レベル以上の場合に、前記第１トランジスタはオンし、前記第３データの対応するビットに応じた電位レベルが、前記第１電位レベル未満の場合に、前記第１トランジスタはオフし、
    前記第２トランジスタのゲートに入力される前記第４データの対応するビットに応じた電位レベルが、前記第２閾値の電位レベルから所定の電位差の範囲内の第２電位レベル以上の場合に、前記第２トランジスタはオンし、前記第４データの対応するビットに応じた電位レベルが、前記第２電位レベル未満の場合に、前記第２トランジスタはオフし、
    前記ストリングは、前記ストリング内の前記第１トランジスタ及び前記第２トランジスタがともにオンするときに、前記第１配線の電位を引き下げる、請求項１１に記載の情報処理装置。
14. 前記ストリングは、前記第１トランジスタ及び前記第２トランジスタがともにオンする場合に、前記第１閾値と前記第１電位レベルとの電位差、及び前記第２閾値と前記第２電位レベルとの電位差のうち小さい方のトランジスタのドレイン－ソース間の電流を流す、請求項１３に記載の情報処理装置。
15. 前記第１データ及び前記第３データの対応するビット同士の一致度合が高いほど、前記第１配線の電位がより大きく引き下げられる、請求項１１、１３又は１４に記載の情報処理装置。
16. 前記第１配線に流れる電流及び前記第１配線の電圧の少なくとも一方を検出する検出器を備える、請求項１乃至１５のいずれか一項に記載の情報処理装置。
17. 前記第１配線はビット線であり、
    前記第２配線はワード線であり、
    前記複数のストリングを有する不揮発性メモリを備える、請求項１乃至１６のいずれか一項に記載の情報処理装置。
18. 前記不揮発性メモリは、ＮＡＮＤフラッシュメモリであり、
    前記第１データ及び前記第２データの対応するビットに応じた電荷は、前記第１トランジスタ及び前記第２トランジスタの電荷蓄積領域に蓄積される、請求項１７に記載の情報処理装置。
19. 不揮発性メモリと、
    前記不揮発性メモリに対するデータの書込及び読み出しを制御するコントローラと、を備え、
    前記不揮発性メモリは、
    第１配線に接続されるとともに、複数の第２配線に接続されるストリングを複数備え、
    前記ストリングは、一端が前記第１配線に接続され、それぞれのゲートが異なる前記第２配線に接続され、カスコード接続される複数のトランジスタを有し、
    前記複数のトランジスタは第１トランジスタ及び第２トランジスタを含み、前記第１トランジスタは、第１データに応じた第１閾値に設定され、前記第２トランジスタは、前記第１データに対して補数の関係にある第２データに応じた第２閾値に設定され、
    前記複数の第２配線のうち２本の第２配線は、前記第１トランジスタ及び前記第２トランジスタのゲートに接続されており、
    前記２本の第２配線のうち一方は、第３データに応じた電位レベルに設定され、他方は、前記第３データに対して補数の関係にある第４データに応じた電位レベルに設定される、メモリシステム。

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