JP2023044545A - 情報処理装置及びメモリシステム - Google Patents
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Abstract
【課題】ハードウェア構成を複雑化することなく、データ同士の比較を迅速かつ精度よく行う。【解決手段】情報処理装置は、第1配線に接続されるとともに、複数の第2配線に接続されるストリングを複数備える。前記ストリングは、一端が前記第1配線に接続され、それぞれのゲートが異なる前記第2配線に接続され、カスコード接続される複数のトランジスタを有する。前記複数のトランジスタのうち第1トランジスタ及び第2トランジスタはそれぞれ、互いに補数の関係にある第1データ及び第2データに応じた第1閾値及び第2閾値に設定される。前記複数の第2配線のうち2本の第2配線は、前記第1トランジスタ及び前記第2トランジスタのゲートに接続されている。前記2本の第2配線は、互いに補数の関係にある第3データ及び第4データに応じた電位レベルに設定される。【選択図】図1
Description
本発明の一実施形態は、情報処理装置及びメモリシステムに関する。
ビッグデータを処理するには、複数ビットからなるデータ同士が一致するか否かを高速に判別する技術が必要になる。このような技術をソフトウェアで行うのは速度的に限界があるため、汎用的なハードウェアを使用してビッグデータを処理する研究開発が進められている。
また、例えば、画像データ同士の比較では、画像データが完全に一致している場合だけでなく、類似しているか否かを迅速かつ精度よく判別する要求がある。
そこで、本発明の一実施形態では、ハードウェア構成を複雑化することなく、データ同士の比較を迅速かつ精度よく行うことが可能な情報処理装置及びメモリシステムを提供するものである。
上記の課題を解決するために、本発明の一実施形態によれば、第1配線に接続されるとともに、複数の第2配線に接続されるストリングを複数備え、
前記ストリングは、一端が前記第1配線に接続され、それぞれのゲートが異なる前記第2配線に接続され、カスコード接続される複数のトランジスタを有し、
前記複数のトランジスタは第1トランジスタ及び第2トランジスタを含み、前記第1トランジスタは、第1データに応じた第1閾値に設定され、前記第2トランジスタは、前記第1データに対して補数の関係にある第2データに応じた第2閾値に設定され、
前記複数の第2配線のうち2本の第2配線は、前記第1トランジスタ及び前記第2トランジスタのゲートに接続されており、
前記2本の第2配線のうち一方は、第3データに応じた電位レベルに設定され、他方は、前記第3データに対して補数の関係にある第4データに応じた電位レベルに設定される、情報処理装置が提供される。
前記ストリングは、一端が前記第1配線に接続され、それぞれのゲートが異なる前記第2配線に接続され、カスコード接続される複数のトランジスタを有し、
前記複数のトランジスタは第1トランジスタ及び第2トランジスタを含み、前記第1トランジスタは、第1データに応じた第1閾値に設定され、前記第2トランジスタは、前記第1データに対して補数の関係にある第2データに応じた第2閾値に設定され、
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前記2本の第2配線のうち一方は、第3データに応じた電位レベルに設定され、他方は、前記第3データに対して補数の関係にある第4データに応じた電位レベルに設定される、情報処理装置が提供される。
以下、図面を参照して、情報処理装置及びメモリシステムの実施形態について説明する。以下では、情報処理装置及びメモリシステムの主要な構成部分を中心に説明するが、情報処理装置及びメモリシステムには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
(第1の実施形態)
図1は第1の実施形態に係る情報処理装置及びメモリシステムが備える複数のストリング1を示す回路図である。図1に示す複数のストリング1は、例えば半導体メモリ内のメモリセルアレイの少なくとも一部である。ここで、半導体メモリとは、例えば、NANDフラッシュメモリ、ReRAM(Resistive Random Access Memory)、PCM(Phase-Change Memory)などの不揮発性メモリである。あるいは、上述した半導体メモリは、DRAM(Dynamic RAM)やSRAM(Static RAM)等の揮発性メモリであってもよい。本明細書では、主に、NANDフラッシュメモリのストリング1を用いる例を説明する。
図1は第1の実施形態に係る情報処理装置及びメモリシステムが備える複数のストリング1を示す回路図である。図1に示す複数のストリング1は、例えば半導体メモリ内のメモリセルアレイの少なくとも一部である。ここで、半導体メモリとは、例えば、NANDフラッシュメモリ、ReRAM(Resistive Random Access Memory)、PCM(Phase-Change Memory)などの不揮発性メモリである。あるいは、上述した半導体メモリは、DRAM(Dynamic RAM)やSRAM(Static RAM)等の揮発性メモリであってもよい。本明細書では、主に、NANDフラッシュメモリのストリング1を用いる例を説明する。
図1に示す各ストリング1は、カスコード接続された複数のトランジスタを有する。各トランジスタは、例えばNMOSトランジスタである。複数のストリング1の各一端は、同一のビット線(第1配線)BLに接続されている。各ストリング1内の複数のトランジスタのゲートには、それぞれ異なるワード線WLが接続されている。複数のトランジスタは、それぞれのゲートに接続されるワード線WLを所定の電位レベルに設定した状態で、ビット線BLを介して供給されるデータを記憶する。例えば、NANDフラッシュメモリのストリング1の場合、ストリング1内の各トランジスタはフローティングゲート又は電荷蓄積膜にデータに応じた電荷を記憶する。トランジスタにデータを記憶することにより、トランジスタの閾値が変化する。トランジスタの閾値が変化すると、トランジスタがオンする電位レベルが変化する。
各ストリング1内の複数のトランジスタのうち第1トランジスタQ1及び第2トランジスタQ2は、複数ビットからなるキーKを記憶するために用いられる。本実施形態では、キーKの各ビットが多値データであることを想定しているが、まずは、キーKの各ビットが2値(0又は1)の例を説明する。キーKの各ビットの値は、別々のストリング1内の第1トランジスタQ1及び第2トランジスタQ2に記憶される。各ストリング1内の第1トランジスタQ1は、キーKの対応するビットの値を記憶し、第1トランジスタQ1にカスコード接続される第2トランジスタQ2は、キーKの対応するビットの値と補数の関係にある値を記憶する。補数の関係にある値とは、ビット反転したデータである。例えば、第1トランジスタQ1が0を記憶する場合は、第2トランジスタQ2は1を記憶する。本明細書では、複数ビットからなるキーKを第1データと呼び、キーKの補数データを第2データと呼ぶ。
本明細書において、第1トランジスタQ1が0を記憶するとは、第1トランジスタQ1の閾値を0に設定することを意味している。実際には、第1トランジスタQ1の閾値は0に対応する電位レベルに設定されるが、本明細書では、簡略化のために、閾値を0に設定するものとして説明する。
ストリング1内の複数のトランジスタのうち、第1トランジスタQ1及び第2トランジスタQ2のゲートに繋がる2本のワード線WL1、WL2には、それぞれ第3データ及び第4データが供給される。第3データ及び第4データはそれぞれ複数ビットからなり、第4データは、第3データの補数の関係にあるデータである。すなわち、第3データの各ビットを反転したデータが第4データである。第3データと第4データの各ビットは、3値以上の電位レベルを持つ多値データを想定しているが、まずは、第3データと第4データの各ビットが2値(0又は1)の例を説明する。
本実施形態に係る情報処理装置は、外部から入力されるクエリQが、複数のストリング1に記憶されたキーKに一致するか否かを調べて、その結果を出力することができる。
クエリQとキーKは、それぞれ複数ビットからなり、ビットごとに比較される。本明細書では、キーKを第1データと呼び、クエリQを第3データと呼ぶことがある。また、第1データと補数の関係にあるデータを第2データと呼び、第3データと補数の関係にあるデータを第4データと呼ぶ。
本実施形態では、各ストリング1内の第1トランジスタQ1にキーKを記憶し、第2トランジスタQ2にキーKの補数データを記憶する。各ストリング1は、キーKの別々のビットを記憶する。各ストリング1内の第1トランジスタQ1と第2トランジスタQ2の各ゲートに接続されるワード線WLからクエリQの各ビットを順に入力し、対応するストリング1内の第1トランジスタQ1及び第2トランジスタQ2で、クエリQとキーKの対応するビット同士を比較する。例えば、クエリQを表す第3データとキーKを表す第1データがともに4ビットのデータである場合、第1データと第3データの最下位ビット同士は左端のストリング1で比較し、最下位から2ビット目は左から2番目のストリング1で比較し、最上位から2ビット目は左から3番目のストリング1で比較し、最上位ビットは左から4番目のストリング1で比較する。
複数のストリング1内の第1トランジスタQ1のゲートに接続されるワード線WL1は共通でもよいし、別々でもよい。同様に、複数のストリング1内の第2トランジスタQ2のゲートに接続されるワード線WL2は共通でもよいし、別々でもよい。すべてのストリング1内の第1トランジスタQ1のゲートに接続されるワード線WL1が共通で、かつすべてのストリング1内の第2トランジスタQ2のゲートに接続されるワード線WL2が共通の場合には、クエリQの各ビットの値は、タイミングをずらして共通のワード線WL1、WL2に供給される。一方、各ストリング1内の第1トランジスタQ1のゲートに接続されるワード線WL1が別個に設けられ、かつ各ストリング1内の第2トランジスタQ2のゲートに接続されるワード線WL2が別個に設けられる場合は、クエリQの全ビットを同タイミングで対応する複数のワード線WL1、WL2に供給することができる。
図2は各ストリング1内の第1トランジスタQ1と第2トランジスタQ2を抜き出した図である。図2に示すように、第1トランジスタQ1に記憶されるキーK(第1データ)の対応するビットと、第2トランジスタQ2に記憶されるキー/K(第2データ)の対応するビットは、互いに補数の関係にある。例えば、キーKの対応するビットが0の場合、キー/Kの対応するビットは1である。このように、第1トランジスタQ1と第2トランジスタQ2には、互いに補数の関係にある第1データ及び第2データの対応するビット同士が書き込まれることから、第1トランジスタQ1の閾値と第2トランジスタQ2の閾値は互いに異なる値になる。本明細書では、第1トランジスタQ1の閾値を第1閾値と呼び、第2トランジスタQ2の閾値を第2閾値と呼ぶ。
図3は、キーK(第1データ)の対応するビットと、第1トランジスタQ1の第1閾値と、第2トランジスタQ2の第2閾値との対応関係を示す図である。図3の例では、キーKは1ビットの2値データである。図3に示すように、キーKの対応するビットが0の場合、第1トランジスタQ1の第1閾値はVth_low、第2トランジスタQ2の第2閾値はVth_highである。キーKの対応するビットが1の場合、第1トランジスタQ1の第1閾値はVth_high、第2トランジスタQ2の第2閾値はVth_lowである。Vth_highは、Vth_lowよりも高い電位レベルである。なお、キーKの対応するビットがXの場合は、第1トランジスタQ1の第1閾値、第2トランジスタQ2の第2閾値のいずれもVth_lowである。Xはドントケア又は不定の場合に対応する。データXは必須ではなく、本実施形態に係る情報処理装置の動作には関係ないため、本明細書では説明を省略する。
このように、キーK(第1データ)の対応するビットが1の場合、0の場合よりも第1トランジスタQ1の第1閾値が大きくなる。同様に、キー/K(第2データ)の対応するビットが1の場合、0の場合よりも第2トランジスタQ2の第2閾値が大きくなる。
図4は第1トランジスタQ1と第2トランジスタQ2のゲートにワード線WL1、WL2を介して供給されるクエリQ(第3データ)のビット情報と電位レベルとの対応関係を示す図である。クエリQは複数ビットで構成され、すべてのストリング1内の第1トランジスタQ1のゲートに接続されるワード線WL1が共通で、かつすべてのストリング1内の第2トランジスタQ2のゲートに接続されるワード線WL2が共通の場合には、各ビットが順に1ビットずつ第1トランジスタQ1のゲートに供給される。第2トランジスタQ2のゲートには、第3データの補数の関係にある第4データの各ビットが順に1ビットずつ供給される。
図4に示すように、クエリQのビットが0のときは、第1トランジスタQ1のゲートには電圧レベルVreadの電圧(第1データ)が供給され、第2トランジスタQ2のゲートには電圧レベルVpassの電圧(第2データ)が供給される。クエリQのビットが1のときは、第1トランジスタQ1のゲートには電圧レベルVpassの電圧(第1データ)が供給され、第2トランジスタQ2のゲートには電圧レベルVreadの電圧(第2データ)が供給される。図4に示すように、Vpass>Vreadである。このように、第1トランジスタQ1と第2トランジスタQ2のゲートに接続されるワード線WL1、WL2は、VpassかVreadの電位レベルになる。なお、クエリQの対応するビットがXの場合は、第1トランジスタQ1と第2トランジスタQ2のゲートに接続されるワード線WL1、WL2のいずれもVpassの電位レベルになる。Xはドントケア又は不定の場合に対応する。データXは必須ではなく、本実施形態に係る情報処理装置の動作には関係ないため、本明細書では説明を省略する。
図5は第1トランジスタQ1と第2トランジスタQ2のゲート電圧Vgとドレイン電流Idとの関係を示す図である。図示のように、Vth_low<Vread<Vth_high<Vpassの関係にある。よって、第1トランジスタQ1の閾値がVth_lowの場合には、第1トランジスタQ1のゲート電圧がVread、Vpassのいずれであっても、第1トランジスタQ1はオンする。同様に、第2トランジスタQ2の閾値がVth_lowの場合には、第2トランジスタQ2のゲートがVread、Vpassのいずれであっても、第2トランジスタQ2はオンする。
また、第1トランジスタQ1の閾値がVth_highの場合には、第1トランジスタQ1のゲート電圧がVpassであれば第1トランジスタQ1はオンし、第1トランジスタQ1のゲート電圧がVreadであれば第1トランジスタQ1はオフする。同様に、第2トランジスタQ2の閾値がVth_highの場合には、第2トランジスタQ2のゲート電圧がVpassであれば第2トランジスタQ2はオンし、第2トランジスタQ2のゲート電圧がVreadであれば第2トランジスタQ2はオフする。
図2に示すように、第1トランジスタQ1と第2トランジスタQ2は、同一のストリング1内でカスコード接続されているため、第1トランジスタQ1と第2トランジスタQ2がともにオンするときのみ、ビット線BLから対応するストリング1に電流が流れて、ビット線BLの電位が引き下げられる。第1トランジスタQ1と第2トランジスタQ2の一方がオンでも、他方がオフであれば、対応するストリング1には電流が流れない。また、第1トランジスタQ1と第2トランジスタQ2がともにオフの場合にも、対応するストリング1には電流が流れない。
このように、第1トランジスタQ1と第2トランジスタQ2がともにオンするときのみ、ビット線BLから対応するストリング1に電流が流れるが、第1トランジスタQ1と第2トランジスタQ2がともにオンするのは、クエリQとキーKの対応するビットの値が一致する場合である。すなわち、キーKを表す第1データとクエリQを表す第3データの対応するビット同士が一致する場合に第1トランジスタQ1はオンし、第1データと補数の関係にある第2データと、第3データと補数の関係にある第4データとの対応するビット同士が一致する場合に第2トランジスタQ2はオンする。
図6はクエリQとキーKの各ビットの全組合せを示す図である。図6は、クエリQとキーKの各ビットが2値データの例を示している。なお、図6には、クエリQとキーKのビット値が0と1だけでなく、X(ドントケア又は不定)の場合も示している。データXは必須ではなく、本実施形態に係る情報処理装置の動作には関係ないため、本明細書では説明を省略する。
図6には、第1トランジスタQ1のオン又はオフの情報と、第2トランジスタQ2のオン又はオフの情報と、ストリング1内に電流が流れる場合(オン)、又は流れない場合(オフ)の情報とが記載されている。図6の各欄の上段には第1トランジスタのオン又はオフと、第2トランジスタのオン又はオフがスラッシュ”/”の両側に記載されている。各欄の下段にはストリング1内に電流が流れるか否かの情報がオン(電流が流れる)又はオフ(電流が流れない)で記載されている。
例えば、クエリQとキーKの対応ビットが共にゼロの場合は、第1トランジスタQ1がオンで、かつ第2トランジスタQ2がオンするため、対応するストリング1に電流が流れる(オン)。一方、クエリQが1で、キーKが0の場合は、第1トランジスタQ1がオンで、かつ第2トランジスタQ2がオフするため、対応するストリング1に電流が流れない(オフ)。
図6からもわかるように、第1トランジスタQ1と第2トランジスタQ2がともにオンするときのみ、対応するストリング1に電流が流れる。第1トランジスタQ1と第2トランジスタQ2がともにオンするのは、クエリQとキーKの対応するビット同士がともに1の場合か、ともに0の場合である。
図7はクエリQとキーKの具体的な一例を示す図である。図7の例では、クエリQとキーKはともに4ビットデータであり、各ビットは2値を有する。図7では、クエリQとキーKをビットごとに比較し、一致するビット数を数値で表している。クエリQが1110の場合、キーKが0100であれば、一致するビット数は2である。キーKが1100であれば、一致するビット数は3である。キーKが1110であれば、一致するビット数は4である。キーKが0111であれば、一致するビット数は2である。
このように、複数のストリング1内の各第1トランジスタQ1は、キーKを表す第1データとクエリQを表す第3データの対応するビット同士の比較結果に応じてオン又はオフし、複数のストリング1内の各第2トランジスタQ2は、第1データの補数である第2データと第3データの補数である第4データの対応するビット同士の比較結果に応じてオン又はオフする。
第1トランジスタQ1及び第2トランジスタQ2がともにオンするときに、ビット線BLの電位が引き下げられる。ビット線BLは、第1トランジスタQ1及び第2トランジスタQ2がともにオンするストリング1の数が多いほど、より大きく電位が引き下げられる。
複数のストリング1のうち、第1トランジスタQ1及び第2トランジスタQ2がともにオンするストリング1の数に応じて、ビット線BLの電位が変化する。ストリング1内の第1トランジスタQ1及び第2トランジスタQ2がともにオンするときに、ビット線BLからストリング1に電流が流れる。
第1トランジスタQ1と第2トランジスタQ2は、互いに補数の関係にあるキーKを記憶するため、第1トランジスタQ1の第1閾値の電位レベルが大きくなるほど、第2トランジスタQ2の第2閾値の電位レベルは小さくなるように設定され、第1トランジスタQ1の第1閾値の電位レベルが小さくなるほど、第2トランジスタQ2の第2閾値の電位レベルは大きくなるように設定される。
図3~図7では、クエリQとキーKの各ビットが2値データである例を示したが、各ビットの2値データ同士を比較するだけでは、単純なバイナリデータ同士の比較しかできない。最近の不揮発性メモリでは、メモリセル内に3値以上の多値データを記憶できるようにして、不揮発性メモリの記憶容量を増やしている。このような多値データを記憶可能な不揮発性メモリを利用することで、クエリQとキーKの各ビットが多値データであっても、クエリQとキーKの比較を行うことができ、本実施形態に係る情報処理装置の適用範囲が広がる。
図8はクエリQとキーKの各ビットが多値データである例を示す図である。図8の例では、クエリQとキーKは4ビットで構成され、各ビットが多値データであり、クエリQの4ビットがq0,q1,q2,q3である例を示している。キーKがk00,k10,k20,k30、又はk01,k11,k21,k31、又はk02,k12,k22,k32、又はk03,k13,k23,k33とすると、クエリQとキーKのビットごとの比較は、以下の式(1)で表される。
式(1)では、クエリQとキーKをビットごとに否定排他的論理和(ExNOR)を計算して、ビットごとに足し合わせた値/MDiを計算する。クエリQとキーKの各ビットが多値データの場合は、多値データごとに否定排他的論理和を演算する。
図9はクエリQとキーKの各ビットが3ビットの多値データである場合のストリング1内の第1トランジスタQ1と第2トランジスタQ2を示す図である。この場合、クエリQとキーKの各ビットは3ビットからなる8通りの電位レベルを取りうる。第1トランジスタQ1に記憶されるキーK(第1トランジスタQ1の第1閾値)と、第2トランジスタQ2に記憶されるキー/K(第2トランジスタQ2の第2閾値)は、互いに補数の関係にあり、第1トランジスタQ1の第1閾値をKとすると、第2トランジスタQ2の第2閾値は7-Kとなる。
同様に、第1トランジスタQ1のゲートに入力されるクエリQと第2トランジスタQ2のゲートに入力されるクエリ/Qは、互いに補数の関係にあるため、第1トランジスタQ1のゲートに入力されるクエリQをQとすると、第2トランジスタQ2のゲートに入力されるクエリ/Qは7-Qで表される。
図10は、第1トランジスタQ1と第2トランジスタQ2の閾値とゲート電圧との関係を示す図である。各ストリング1内の第1トランジスタQ1の第1閾値は、ビット線BLを介して入力されるキーKの対応するビットの多値データに応じた値である。
トランジスタごとに閾値の電圧レベルに若干のばらつきがあるため、図10に示すように、第1トランジスタQ1の第1閾値の電位レベルは所定の範囲内で変動する。この変動範囲は閾値分布と呼ばれる。第1トランジスタQ1のゲートに供給されるクエリQの電位レベルが、この閾値分布よりも大きい場合に第1トランジスタQ1はオンし、閾値分布よりも小さい場合にオフする。第2トランジスタQ2も同様である。
図9及び図10より、第1トランジスタQ1及び第2トランジスタQ2は以下の式(2)と式(3)を両方とも満たすときのみ、ともにオンする。
Q≧K …(2)
7-Q≧7-K …(3)
Q≧K …(2)
7-Q≧7-K …(3)
式(3)を変形すると、式(4)が得られる。
Q≦K …(4)
Q≦K …(4)
式(2)と式(4)の両方を満たす条件は、式(5)で表される。
Q=K …(5)
Q=K …(5)
このように、各ストリング1内の第1トランジスタQ1及び第2トランジスタQ2をともにオンさせるには、クエリQとキーKの対応するビット同士の多値データが一致するときだけである。
図11は第1の実施形態におけるクエリQとキーKの各ビットの多値データの対応関係を示す図である。図11のように、クエリQの各ビットは8つの多値データ0~7を有し、キーK(第1閾値)も8つの多値データ0~7を有する。図11には、図6と同様に、第1トランジスタQ1のオン又はオフの情報と、第2トランジスタQ2のオン又はオフの情報と、ストリング1内に電流が流れる場合(オン)、又は流れない場合(オフ)の情報とが記載されている。
図11からわかるように、クエリQとキーKの対応するビット同士の多値データが一致するときだけ、ストリング1内に電流が流れる。複数のストリング1は同一のビット線BLに接続されており、各ストリング1に電流が流れると、それに応じてビット線BLにも電流が流れてビット線BLの電位が引き下げられる。複数のストリング1のうち、電流が流れるストリング1の数が増えるほど、ビット線BLにより電流が流れて、ビット線BLの電位がより引き下げられる。よって、ビット線BLの電位又はビット線BLを流れる電流をモニタすることで、クエリQとキーKの一致したビットの数を迅速かつ精度よく検出することができる。
複数のストリング1内の第1トランジスタQ1と第2トランジスタQ2にキーKを表す第1データと第2データを記憶する際、すなわち第1トランジスタQ1に第1閾値を設定するとともに、第2トランジスタQ2に第2閾値を設定する際には、キーKを表す第1データ及び第2データの各ビットの多値データに基づいて、ビット線BLの電位を連続的又は段階的に切り替えて、電位レベルの順に、該当する第1トランジスタQ1の第1閾値及び第2トランジスタQ2の第2閾値を設定するのが望ましい。これにより、複数のストリング1内の第1トランジスタQ1と第2トランジスタQ2の閾値設定を効率的に行うことができる。
複数のストリング1内の第1トランジスタQ1と第2トランジスタQ2に第1データと第2データを記憶した後に、クエリQとキーKの比較が行われる。すべてのストリング1内の第1トランジスタQ1のゲートに接続されるワード線WL1が共通で、かつすべてのストリング1内の第2トランジスタQ2のゲートに接続されるワード線WL2が共通の場合には、第1トランジスタQ1と第2トランジスタQ2のゲートに繋がる2本のワード線WL1、WL2の電位レベルを、第3データ及び第4データの各ビットの多値データに応じて順に変化させる。これにより、複数のストリング1のそれぞれは、第1データ及び第3データの対応するビット同士が一致し、かつ第2データ及び第4データの対応するビット同士が一致するときに電流を流す。
より詳細には、第1トランジスタQ1は、ゲートに入力される第3データの対応するビットに応じた電位レベルが第1閾値の電位レベル以上の場合にオンし、第3データの対応するビットに応じた電位レベルが第1閾値の電位レベル未満の場合にオフする。
第2トランジスタQ2は、ゲートに入力される第4データの対応するビットに応じた電位レベルが第2閾値の電位レベル以上の場合にオンし、第4データの対応するビットに応じた電位レベルが第2閾値の電位レベル未満の場合にオフする。
ストリング1は、ストリング1内の第1トランジスタQ1及び第2トランジスタQ2がともにオンするときのみ、第1配線の電位を引き下げる。第1データ及び第3データの対応するビット同士の一致度合が高いほど、ビット線BLの電位がより大きく引き下げられる。
このように、第1の実施形態では、複数のストリング1のそれぞれにおける第1トランジスタQ1と第2トランジスタQ2を用いて、クエリQとキーKの各ビットが一致するか否かを判別できる。第2トランジスタQ2には、キーKの補数の関係にあるデータを記憶し、第2トランジスタQ2のゲートには、クエリQの補数の関係にあるデータを入力することで、クエリQとキーKの対応するビット同士が一致するときのみ、第1トランジスタQ1と第2トランジスタQ2をともにオンさせることができる。第1トランジスタQ1と第2トランジスタQ2がともにオンしたときのみ、対応するストリング1に電流が流れるため、複数のストリング1が接続されたビット線BLの電位又は電流を検出することで、複数ビットからなるクエリQとキーKのうち、何ビットが一致したかを簡易かつ迅速に検出できる。
(第2の実施形態)
第1の実施形態では、クエリQとキーKの各ビットが一致するか否かを検出していたが、各ビットが多値データの場合、クエリQとキーKの各ビットが一致するか否かでなく、類似しているか否かを検出したい要求がある。そこで、第2の実施形態に係る情報処理装置は、クエリQがキーKと同じか、あるいはクエリQとキーKの各ビットの多値データが1だけずれている場合に、ビット線BLの電位を引き下げるものである。
第1の実施形態では、クエリQとキーKの各ビットが一致するか否かを検出していたが、各ビットが多値データの場合、クエリQとキーKの各ビットが一致するか否かでなく、類似しているか否かを検出したい要求がある。そこで、第2の実施形態に係る情報処理装置は、クエリQがキーKと同じか、あるいはクエリQとキーKの各ビットの多値データが1だけずれている場合に、ビット線BLの電位を引き下げるものである。
第2の実施形態に係る情報処理装置は、図1と同様の複数のストリング1を備えている。複数のストリング1のそれぞれは、第1トランジスタQ1と第2トランジスタQ2を有する。第1トランジスタQ1と第2トランジスタQ2がオンする条件が第1の実施形態(図9)とは異なっている。
図12は第2の実施形態に係るストリング1内の第1トランジスタQ1と第2トランジスタQ2を示す図である。第1トランジスタQ1と第2トランジスタQ2に記憶されるデータ(第1データ及び第2データの対応するビットの多値データ)は、図9と同様であり、データを記憶することにより、第1トランジスタQ1の閾値は第1閾値になり、第2トランジスタQ2の閾値は第2閾値になる。
第1トランジスタQ1のゲートには、クエリQ(第3データ)の対応するビットの多値データに応じた電圧レベルの信号が入力される。第2トランジスタQ2のゲートには、クエリQと補数の関係にある第4データの対応するビットの多値データに応じた電圧レベルの信号が入力される。
第1トランジスタQ1は、クエリQとキーKの対応するビット同士が一致する場合だけでなく、クエリQの対応するビットの多値データがキーKの対応するビットの多値データより1小さい場合もオンする。第2トランジスタQ2は、クエリQとキーKの対応するビットの多値データの補数の関係にある多値データ同士が一致する場合だけでなく、クエリ/Qの多値データがキー/Kより1小さい場合もオンする。
この場合、クエリQの対応するビットの多値データをQ、キーKの対応するビットの多値データをKとすると、以下の式(6)と式(7)の2つの条件を満たす必要がある。
Q+1≧K …(6)
7-(Q-1)≧7-K …(7)
Q+1≧K …(6)
7-(Q-1)≧7-K …(7)
式(7)を変形すると、式(8)が得られる。
Q-1≦K …(8)
Q-1≦K …(8)
式(6)と式(8)の両方を満たす条件は、式(9)で表される。
Q-1≦K≦Q+1 …(9)
Q-1≦K≦Q+1 …(9)
このように、クエリQとキーKの各ビットが一致するか、又はクエリQの各ビットがキーKの各ビットよりも1だけ小さくなるのは、キーKとクエリQの各ビットの多値データが式(9)を満たす場合である。
図13は第2の実施形態におけるクエリQとキーKの各ビットの多値データの対応関係を示す図である。図13を図11と比較すればわかるように、図13では、第1トランジスタQ1と第2トランジスタQ2がともにオンする組合せが図11よりも増えている。具体的には、クエリQとキーKの対応するビット同士の多値データが一致している場合と、多値データが1だけずれている場合に、第1トランジスタQ1と第2トランジスタQ2がともにオンする。
ストリング1内の第1トランジスタQ1のドレイン-ソース間に流れる電流は、第1トランジスタQ1のゲート電圧と第1閾値との電位差に応じて変化する。電位差が大きいほど、ドレイン-ソース間の電流が増える。同様に、第2トランジスタQ2のゲート電圧と第2閾値との電位差に応じて、第2トランジスタQ2のドレイン-ソース間の電流が変化し、電位差が大きいほど、第2トランジスタQ2のドレイン-ソース間の電流が増える。
図14はクエリQとキーKの電位レベルを説明する図である。図14には、第1トランジスタQ1の第1閾値の閾値分布と、第2トランジスタQ2の第2閾値の閾値分布と、第1トランジスタQ1のゲートに入力されるクエリQ(第3データ)の各ビットの電位レベルと、第2トランジスタQ2のゲートに入力されるクエリQの補数(第4データ)の各ビットの電位レベルとが図示されている。
クエリQとキーKの対応ビット同士の多値データが一致する場合の第1トランジスタQ1のゲート電圧(Q=K)と第1閾値Kとの電位差V1は、第2トランジスタQ2のゲート電圧(7-Q=7-K)と第2閾値(7-K)との電位差V2と等しくなる。
クエリQとキーKの対応ビット同士の多値データが1だけずれている場合、第1トランジスタQ1と第2トランジスタQ2の一方のゲート電圧と閾値との電位差はより大きくなり、かつ他方のゲート電圧と閾値との電位差はより小さくなる。具体的には、第1トランジスタQ1のゲート電圧(Q’=K-1)がゲート電圧(Q=K)よりも1だけ小さい場合、第1トランジスタQ1のゲート電圧と第1閾値との電位差V3はより小さくなる。このとき、第2トランジスタQ2のゲート電圧(7-Q’=7-(K-1))はゲート電圧(Q=7-K)よりも1だけ大きくなり、ゲート電圧と第2閾値との電位差V4はより大きくなる。逆に、第1トランジスタQ1のゲート電圧(Q”=K+1)がゲート電圧(Q=K)よりも1だけ大きい場合、第1トランジスタQ1のゲート電圧と第1閾値との電位差V5はより大きくなる。このとき、第2トランジスタQ2のゲート電圧(7-Q”=7-(K+1))はゲート電圧(Q=7-K)よりも1だけ小さくなり、ゲート電圧と第2閾値との電位差V6はより小さくなる。
一般に、トランジスタのゲート電圧と閾値との電位差が大きいほど、トランジスタのドレイン-ソース間の電流は大きくなる。ストリング1内の第1トランジスタQ1と第2トランジスタQ2はカスコード接続されているため、ストリング1を流れる電流は、ゲート電圧と閾値との電位差が小さい方のトランジスタのドレイン-ソース間の電流になる。
図14に示すように、クエリQとキーKの対応するビットの多値データが1だけずれている場合には、第1トランジスタQ1と第2トランジスタQ2の一方のゲート電圧と閾値との電位差はより大きくなるが、他方のゲート電圧と閾値との電位差はより小さくなる。よって、ストリング1を流れる電流は、ゲート電圧と閾値との電位差がより小さい方のトランジスタのドレイン-ソース間の電流になる。
このように、クエリQとキーKの対応ビット同士の多値データが1だけずれている場合にも、第1トランジスタQ1と第2トランジスタQ2をオンさせるようにすると、第1トランジスタQ1と第2トランジスタQ2で、ドレイン-ソース間に流せる電流の量が異なってしまう。第1トランジスタQ1と第2トランジスタQ2はカスコード接続されているため、小さい電流しか流せないトランジスタのゲート電圧と閾値電圧の電位差によって、ストリング1に流れる電流が決まってしまう。
上述したように、第2の実施形態に係る情報処理装置では、複数のストリング1のそれぞれは、第1データ及び第3データの対応するビット同士が一致又は類似し、かつ第2データ及び第4データの対応するビット同士が一致又は類似するときに電流を流す。
より詳細には、第1トランジスタQ1において、ゲートに入力される第3データの対応するビットに応じた電位レベルが、第1閾値の電位レベルから所定の電位差の範囲内の第1電位レベル以上の場合に、第1トランジスタQ1がオンする。第3データの対応するビットに応じた電位レベルが第1電位レベル未満の場合に、第1トランジスタQ1がオフする。所定の電位差とは、例えば多値データが1だけずれる分の電位差である。
また、第2トランジスタQ2において、ゲートに入力される第4データの対応するビットに応じた電位レベルが、第2閾値の電位レベルから所定の電位差の範囲内の第2電位レベル以上の場合に、第2トランジスタQ2がオンする。第4データの対応するビットに応じた電位レベルが第2電位レベル未満の場合に、第2トランジスタQ2がオフする。
ストリング1は、ストリング1内の第1トランジスタQ1及び第2トランジスタQ2がともにオンするときのみ、第1配線の電位を引き下げる。ストリング1は、第1トランジスタQ1及び第2トランジスタQ2がともにオンする場合に、第1閾値と第1電位レベルとの電位差、及び第2閾値と第2電位レベルとの電位差のうち小さい方のトランジスタのドレイン-ソース間の電流を流す。第1データ及び第3データの対応するビット同士の一致度合が高いほど、ビット線BLの電位がより大きく引き下げられる。
図12及び図13では、クエリQとキーKの対応ビット同士の多値データが1だけずれている場合を説明したが、2以上ずれている場合に第1トランジスタQ1と第2トランジスタQ2がオンするようにしてもよい。この場合、第1トランジスタQ1と第2トランジスタQ2のゲートの電位レベルを、クエリQの多値データに応じて調整すればよい。
上述したように、ストリング1内の第1トランジスタQ1と第2トランジスタQ2はカスコード接続されているため、第1トランジスタQ1と第2トランジスタQ2のうち、ゲート電圧と閾値との電位差が小さい方によって、ストリング1を流れる電流が制限される。よって、上述した電位差のばらつきをできるだけなくすのが望ましい。
図15は第1トランジスタQ1及び第2トランジスタQ2の閾値とゲート電圧との関係を示す図である。図15には、第1トランジスタQ1と第2トランジスタQ2のそれぞれについて、キーKに対応する3つの閾値分布と、クエリQに対応する3つのゲート電圧とが図示されている。
クエリQとキーKの対応ビット同士の多値データの差分が等しいときに、第1トランジスタQ1と第2トランジスタQ2のゲート電圧と閾値の電位差が等しくなるようにすることで、ストリング1に流れる電流のばらつきを抑制できる。このため、第1トランジスタQ1と第2トランジスタQ2のゲートに接続されるワード線WLの電位レベルと、第1トランジスタQ1の第1閾値及び第2トランジスタQ2の第2閾値は、図15に示すように、線形に配置するのが望ましい。この場合、クエリQとキーKの多値データの差分の変化に対するストリング1を流れる電流の変化は、第1トランジスタQ1と第2トランジスタQ2をサブスレッショルド領域で動作させる場合には、指数関数的に変化する。クエリQとキーKの多値データの差分が1ビット増えるたびに、ストリング1を流れる電流は1/α(αは1より大きい実数)倍に減少する。
このように、第2の実施形態では、クエリQとキーKが一致する場合だけでなく、所定の範囲内のずれがある場合にも、第1トランジスタQ1と第2トランジスタQ2をオンさせるようにし、ずれの大きさに応じてストリング1を流れる電流が変化するようにしたため、クエリQとキーKの一致度合又は類似度合を簡易かつ精度よく検出することができる。
(第3の実施形態)
第3の実施形態に係る情報処理装置は、上述した第1及び第2の実施形態に係る情報処理装置のブロック構成を具体化したものである。
第3の実施形態に係る情報処理装置は、上述した第1及び第2の実施形態に係る情報処理装置のブロック構成を具体化したものである。
図16は第3の実施形態に係る情報処理装置10の概略構成を示すブロック図である。図16の情報処理装置10は、メモリセルアレイ11と、ロウ選択回路12と、センスアンプ/カラム選択回路13と、コントローラ14と、データ入出力バッファ15と、補数生成器16と、マルチプレクサ17とを備えている。
メモリセルアレイ11は、図1と同様に、同一のビット線BLに接続される複数のストリング1を有する。なお、メモリセルアレイ11には、複数のビット線BLが配置されていてもよい。この場合、ビット線BLごとに、図1と同様の複数のストリング1が設けられている。各ストリング1は、図1と同様に、第1トランジスタQ1と第2トランジスタQ2を有し、第1トランジスタQ1と第2トランジスタQ2の各ゲートには、クエリQに応じた電位レベルに設定されるワード線WLが接続されている。
図1に示すように、各ストリング1には、第1トランジスタQ1と第2トランジスタQ2以外にも、複数のトランジスタがカスコード接続されている。これら複数のトランジスタは、ストリング1の電流を読み出す際には、オン状態に設定される。
ロウ選択回路12は、コントローラ14からの指示に従って、外部から供給されるクエリQに応じて、第1トランジスタQ1と第2トランジスタQ2の各ゲートに接続されるワード線WLの電位レベルを設定する。
データ入出力バッファ15は、外部からのキーKを取得して、コントローラ14からの指示に従って、取得したキーKを補数生成器16とマルチプレクサ17に供給する。補数生成器16は、データ入出力バッファ15からのキーKをビットごとに反転して、キーKの補数データを生成する。マルチプレクサ17は、コントローラ14からの指示に従って、データ入出力バッファ15からのキーKと、補数生成器16で生成されたキーKの補数データのいずれかを選択して、センスアンプ/カラム選択回路13に供給する。なお、アドレス(クエリ)が入力されるロウ選択回路12側にも同様に補数生成器とマルチプレクサを備えてもよい。マルチプレクサは、コントローラ14からの指示に従って、入力されるクエリQと、補数生成器16で生成されたクエリQの補数データのいずれかを選択して、ロウ選択回路12を介してワード線WLに供給することができる。
センスアンプ/カラム選択回路13は、マルチプレクサ17から出力されたキーK又は補数データをビット線BLに供給する。
図16に示すメモリセルアレイ11と、ロウ選択回路12と、センスアンプ/カラム選択回路13と、コントローラ14と、データ入出力バッファ15と、補数生成器16と、マルチプレクサ17とは、メモリシステム20としても利用可能である。
図16の情報処理装置10は、検出器18を備えていてもよい。検出器18は、ビット線BLに流れる電流とビット線BLの電圧の少なくとも一方を検出する。検出器18は、ビット線BLに流れる電流とビット線BLの電圧の少なくとも一方をアナログ-デジタル変換したデジタル信号を外部に出力してもよい。
図16の情報処理装置10は、メモリセルアレイ11を通常のメモリとして使用するモードと、メモリセルアレイ11にキーKを記憶してクエリQとの比較を行うモードとを択一的に選択できるようにしてもよい。
また、メモリセルアレイ11は、キーKを記憶してクエリQとの比較を行うメモリセル領域と、通常のメモリとして使用するメモリセル領域とを含んでいてもよい。
このように、第3の実施形態では、通常のメモリとほぼ同等の構成である半導体メモリを用いて、第1又は第2の実施形態に係る情報処理装置10と同様の処理動作を行うことができるため、設計が容易であり、短い設計時間と既存の半導体プロセスを用いて情報処理装置10を作製できる。
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
10 情報処理装置、11 メモリセルアレイ、12 ロウ選択回路、13 カラム選択回路、14 コントローラ、15 データ入出力バッファ、16 補数生成器、17 マルチプレクサ、18 検出器、20 メモリシステム
Claims (19)
- 第1配線に接続されるとともに、複数の第2配線に接続されるストリングを複数備え、
前記ストリングは、一端が前記第1配線に接続され、それぞれのゲートが異なる前記第2配線に接続され、カスコード接続される複数のトランジスタを有し、
前記複数のトランジスタは第1トランジスタ及び第2トランジスタを含み、前記第1トランジスタは、第1データに応じた第1閾値に設定され、前記第2トランジスタは、前記第1データに対して補数の関係にある第2データに応じた第2閾値に設定され、
前記複数の第2配線のうち2本の第2配線は、前記第1トランジスタ及び前記第2トランジスタのゲートに接続されており、
前記2本の第2配線のうち一方は、第3データに応じた電位レベルに設定され、他方は、前記第3データに対して補数の関係にある第4データに応じた電位レベルに設定される、情報処理装置。 - 前記複数のストリング内の前記第1トランジスタは、前記第1データと前記第3データの対応するビット同士の比較結果に応じてオン又はオフし、
前記複数のストリング内の前記第2トランジスタは、前記第2データと前記第4データの対応するビット同士の比較結果に応じてオン又はオフする、請求項1に記載の情報処理装置。 - 前記第1トランジスタ及び前記第2トランジスタがともにオンするときに、前記第1配線の電位が引き下げられる、請求項1又は2に記載の情報処理装置。
- 前記第1配線は、前記第1トランジスタ及び前記第2トランジスタがともにオンする前記ストリングの数が多いほど、より大きく電位が引き下げられる、請求項3に記載の情報処理装置。
- 前記複数のストリングのうち、前記第1トランジスタ及び前記第2トランジスタがともにオンする前記ストリングの数に応じて、前記第1配線の電位が変化する、請求項3又は4に記載の情報処理装置。
- 前記ストリング内の前記第1トランジスタ及び前記第2トランジスタがともにオンするときに、前記第1配線から前記ストリングに電流が流れる、請求項1乃至5のいずれか一項に記載の情報処理装置。
- 前記第1閾値及び前記第2閾値の電位レベルは、3値以上の多値に応じて設定され、前記2本の第2配線は、3値以上の多値の電位レベルを有する、請求項1乃至6のいずれか一項に記載の情報処理装置。
- 前記第1トランジスタの前記第1閾値の電位レベルが大きくなるほど、前記第2トランジスタの前記第2閾値の電位レベルは小さくなるように設定され、
前記第1トランジスタの前記第1閾値の電位レベルが小さくなるほど、前記第2トランジスタの前記第2閾値の電位レベルは大きくなるように設定される、請求項7に記載の情報処理装置。 - 前記複数のストリングのそれぞれが有する前記第1トランジスタの前記第1閾値及び前記第2トランジスタの前記第2閾値を設定する際には、前記第1データ及び前記第2データの各ビットの多値データに基づいて、前記第1配線の電位を連続的又は段階的に切り替えて、電位レベルの順に、該当する前記第1トランジスタの前記第1閾値及び前記第2トランジスタの前記第2閾値を設定する、請求項7又は8に記載の情報処理装置。
- 前記複数のストリングのそれぞれが有する前記第1トランジスタの前記第1閾値及び前記第2トランジスタの前記第2閾値の設定が終わった後、前記2本の第2配線の電位レベルは、前記第3データ及び前記第4データの各ビットの多値データに応じて順に変化し、
前記複数のストリングのそれぞれは、前記第1データ及び前記第3データの対応するビット同士が一致し、かつ前記第2データ及び前記第4データの対応するビット同士が一致するときに電流を流す、請求項8又は9に記載の情報処理装置。 - 前記複数のストリングのそれぞれは、前記第1データ及び前記第3データの対応するビット同士が一致又は類似し、かつ前記第2データ及び前記第4データの対応するビット同士が一致又は類似するときに電流を流す、請求項8乃至10のいずれか一項に記載の情報処理装置。
- 前記第1トランジスタは、ゲートに入力される前記第3データの対応するビットに応じた電位レベルが前記第1閾値の電位レベル以上の場合にオンし、前記第3データの対応するビットに応じた電位レベルが前記第1閾値の電位レベル未満の場合にオフし、
前記第2トランジスタは、ゲートに入力される前記第4データの対応するビットに応じた電位レベルが前記第2閾値の電位レベル以上の場合にオンし、前記第4データの対応するビットに応じた電位レベルが前記第2閾値の電位レベル未満の場合にオフし、
前記ストリングは、前記ストリング内の前記第1トランジスタ及び前記第2トランジスタがともにオンするときに、前記第1配線の電位を引き下げる、請求項10に記載の情報処理装置。 - 前記第1トランジスタのゲートに入力される前記第3データの対応するビットに応じた電位レベルが、前記第1閾値の電位レベルから所定の電位差の範囲内の第1電位レベル以上の場合に、前記第1トランジスタはオンし、前記第3データの対応するビットに応じた電位レベルが、前記第1電位レベル未満の場合に、前記第1トランジスタはオフし、
前記第2トランジスタのゲートに入力される前記第4データの対応するビットに応じた電位レベルが、前記第2閾値の電位レベルから所定の電位差の範囲内の第2電位レベル以上の場合に、前記第2トランジスタはオンし、前記第4データの対応するビットに応じた電位レベルが、前記第2電位レベル未満の場合に、前記第2トランジスタはオフし、
前記ストリングは、前記ストリング内の前記第1トランジスタ及び前記第2トランジスタがともにオンするときに、前記第1配線の電位を引き下げる、請求項11に記載の情報処理装置。 - 前記ストリングは、前記第1トランジスタ及び前記第2トランジスタがともにオンする場合に、前記第1閾値と前記第1電位レベルとの電位差、及び前記第2閾値と前記第2電位レベルとの電位差のうち小さい方のトランジスタのドレイン-ソース間の電流を流す、請求項13に記載の情報処理装置。
- 前記第1データ及び前記第3データの対応するビット同士の一致度合が高いほど、前記第1配線の電位がより大きく引き下げられる、請求項11、13又は14に記載の情報処理装置。
- 前記第1配線に流れる電流及び前記第1配線の電圧の少なくとも一方を検出する検出器を備える、請求項1乃至15のいずれか一項に記載の情報処理装置。
- 前記第1配線はビット線であり、
前記第2配線はワード線であり、
前記複数のストリングを有する不揮発性メモリを備える、請求項1乃至16のいずれか一項に記載の情報処理装置。 - 前記不揮発性メモリは、NANDフラッシュメモリであり、
前記第1データ及び前記第2データの対応するビットに応じた電荷は、前記第1トランジスタ及び前記第2トランジスタの電荷蓄積領域に蓄積される、請求項17に記載の情報処理装置。 - 不揮発性メモリと、
前記不揮発性メモリに対するデータの書込及び読み出しを制御するコントローラと、を備え、
前記不揮発性メモリは、
第1配線に接続されるとともに、複数の第2配線に接続されるストリングを複数備え、
前記ストリングは、一端が前記第1配線に接続され、それぞれのゲートが異なる前記第2配線に接続され、カスコード接続される複数のトランジスタを有し、
前記複数のトランジスタは第1トランジスタ及び第2トランジスタを含み、前記第1トランジスタは、第1データに応じた第1閾値に設定され、前記第2トランジスタは、前記第1データに対して補数の関係にある第2データに応じた第2閾値に設定され、
前記複数の第2配線のうち2本の第2配線は、前記第1トランジスタ及び前記第2トランジスタのゲートに接続されており、
前記2本の第2配線のうち一方は、第3データに応じた電位レベルに設定され、他方は、前記第3データに対して補数の関係にある第4データに応じた電位レベルに設定される、メモリシステム。
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