JP6297000B2 - 検索装置 - Google Patents

Description

本実施形態は、検索装置に関する。

キー・バリュー型検索を実行するメモリ装置においては、検索時間の短縮が求められる。そのため、キー・バリュー型検索を実行するメモリ装置として、高速にアクセス可能なソリッドステートドライブ（ＳＳＤ）が用いられる。ＳＳＤは、例えば、ＮＡＮＤ型フラッシュメモリなどのような不揮発性メモリを備える。ＮＡＮＤ型フラッシュメモリは、複数のブロック（物理ブロック）を備える。複数のブロックは、ワード線とビット線との交点に配置される複数のメモリセルを含む。

特開２０１２−８６５１号公報

本実施形態は、検索時間を短縮可能な検索装置を提供する。

本実施形態によれば、検索装置は、第１の比較部と、判断部と、第２の比較部と、検索部とを含む。第１の比較部は、受け付けられた第１のキーと、不揮発性メモリから読み出された第２のキーとを比較する。判断部は、第１の比較部による第１の比較結果に基づいて誤り訂正可能か判断する。訂正部は、判断部によって誤り訂正可能と判断された場合に、第２のキーに対して誤り訂正を実行する。第２の比較部は、第１のキーと、訂正部によって誤り訂正された第２のキーとを比較する。検索部は、第２の比較部による第２の比較結果が整合する場合に、不揮発性メモリにおいて第２のキーに対応付けられているデータを読み出す。

第１の実施形態に係るメモリ装置を備える情報処理システムの一例を示すブロック図。 第１の実施形態に係るメモリ装置の処理の一例を示すフローチャート。 第１の実施形態に係る読み出されたキーを格納するメモリと比較部と不揮発性メモリとの関係の一例を示す回路図。 第２の実施形態に係るメモリ装置を備える情報処理システムの一例を示すブロック図。 第２の実施形態に係る比較部と不揮発性メモリのメモリセルとの関係の一例を示す回路図。 第３の実施形態に係る情報処理システムの詳細構成の一例を示すブロック図。 第３の実施形態に係るストレージシステムの一例を示す斜視図。

以下、図面を参照して実施形態について説明する。以下の説明において、略同一の機能及び構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１の実施形態］
本実施形態においては、メモリ装置に備えられている検索装置について説明する。メモリ装置は、不揮発性メモリを備えている。

本実施形態において、不揮発性メモリはＮＡＮＤ型フラッシュメモリであり、メモリ装置は、ＳＳＤの場合について説明する。しかしながら、不揮発性メモリは、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ（Magnetoresistive Random access memory：磁気抵抗メモリ）、ＰＲＡＭ（Phase change Random access memory：相変化メモリ）、ＲｅＲＡＭ（Resistive Random access memory：抵抗変化型メモリ）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）などの不揮発性メモリでもよい。また、メモリ装置の一部又は全部は、ハードディスクドライブ（ＨＤＤ）でもよい。

本実施形態において、不揮発性メモリから読み出されたデータには誤りが含まれる場合があるとする。

本実施形態において、アクセスとは、記憶装置へデータを書き込むこと、及び、記憶装置からデータを読み出すことの双方を意味する。

図１は、本実施形態に係るＳＳＤを備える情報処理システムの一例を示すブロック図である。

情報処理システム１は、情報処理装置２とメモリ装置の一例であるＳＳＤ３とを含む。情報処理装置２は、ＳＳＤ３に対応するホスト装置でもよい。

情報処理装置２は、ＳＳＤ３にキーＫ_I（第１のキー）を送信し、ＳＳＤ３から、キーＫ_Iに対応するデータ（以下、バリューという）Ｖ_C、又は、キーＫ_Iに対応するバリューがＳＳＤ３の不揮発性メモリ９にないことを示す信号Ｓを受信する。

ＳＳＤ３は、情報処理装置２からキーＫ_Iを受信し、キーＫ_Iに対応するバリューＶ_C又は信号Ｓを情報処理装置２へ送信する。ＳＳＤ３は、情報処理装置２に内蔵されてもよく、情報処理装置２とＳＳＤ３とは、ネットワークなどを経由して通信可能に接続されてもよい。

ＳＳＤ３は、Ｉ／Ｏインタフェース４、プロセッサ５、メモリ６、誤り訂正部７、メモリコントローラ８、不揮発性メモリ９を備える。

Ｉ／Ｏインタフェース４は、例えば情報処理装置２などのような外部装置との間で、データ、情報、信号、コマンドなどの送信及び受信を行う。

プロセッサ５は、プロセッサ５内のメモリに格納されているプログラム、メモリ６に格納されているプログラム、又は、不揮発性メモリ９に格納されているプログラムを実行することにより、受信部５１、読み出し部５２、判断部５３、比較部５４、検索部５５、送信部５６として機能する。

本実施形態において、プロセッサ５を、受信部５１、読み出し部５２、判断部５３、比較部（第２の比較部）５４、検索部５５、送信部５６として機能させるためのプログラムは、例えば、ミドルウェア、ファームウェア、アプリケーションプログラム、又は、オペレーティングシステム（ＯＳ）でもよい。本実施形態において、受信部５１、読み出し部５２、判断部５３、比較部５４、検索部５５、送信部５６のうちの一部又は全部は、ハードウェアにより実装されてもよい。

メモリ６は、例えばプロセッサ５による処理対象のプログラム、データ、情報などを格納し、作業用メモリとして利用される。メモリ６は、例えばＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）などのような揮発性メモリでもよく、不揮発性メモリでもよい。

メモリコントローラ８は、不揮発性メモリ９に対するアクセスを制御する。本実施形態において、メモリコントローラ８は、メモリ８１、比較部８２を備える。メモリコントローラ８に備えられている比較部８２の一部又は全部は、ハードウェアで実装されてもよく、又は、ソフトウェアで実装されてもよい。比較部８２は、メモリコントローラ８の外に配置されてもよく、例えば不揮発性メモリ９に備えられてもよい。

不揮発性メモリ９は、候補キーであるキーＫ₁，Ｋ₂，…，Ｋ_Nと、キーＫ₁，Ｋ₂，…，Ｋ_Nのそれぞれに対応付けられているアドレスＡ₁，バリューＶ₂，…，アドレスＡ_Nと、アドレスＡ₁，…，アドレスＡ_Nによって示される位置に配置されているバリューＶ₁，…，Ｖ_Nを格納する。

本実施形態において、キーＫ₁，Ｋ_Nは、アドレスＡ₁，Ａ_Nを用いてバリューＶ₁，Ｖ_Nを参照可能である。キーＫ₂は、アドレスを用いることなく、直接的にバリューＶ₂を参照可能である。

受信部５１は、情報処理装置２からＩ／Ｏインタフェース４経由でキーＫ_Iを受信し、受信されたキーＫ_Iをメモリ６に書き込む。

本実施形態においては、キーＫ_Iは、外部の情報処理装置２からＳＳＤ３によって受信されたキーとしている。しかしながら、キーＫ_Iは、ＳＳＤ３の内部の処理によって発生されたキーであり、受信部５１は、そのＳＳＤ３の内部の処理によって発生されたキーを受け付ける受付部であってもよい。

読み出し部５２は、候補キーのうちの未確認のキーをメモリコントローラ８を用いて不揮発性メモリ９から読み出し、読み出されたキーＫ_R（第２のキー）をメモリ８１に書き込む。読み出し部５２は、例えば２分探索に基づいて候補キーから未確認のキーを読み出す。

メモリ８１は、例えば、レジスタ又はバッファであり、不揮発性メモリ９から読み出されたキーＫ_Rを格納する。

比較部（第１の比較部）８２は、メモリ６に書き込まれている受信されたキーＫ_Iと、メモリ８１における読み出されたキーＫ_Rとを読み出す。そして、比較部８２は、キーＫ_IとキーＫ_Rとを比較する。例えば、比較部８２は、キーＫ_Iの各ビットの情報とキーＫ_Rの各ビットの情報とを比較し、異なるビット数を加算することによりハミング距離を算出する。ここで、ハミング距離とは、長さの等しい２つの２元符号列（情報）において、対応する位置にある成分（情報）の対のうち、互いに異なる成分の数に相当する。

本実施形態においては、キーＫ_IとキーＫ_Rとの類似度をハミング距離で表現する場合を例として説明する。しかしながら、キーＫ_IとキーＫ_Rとの類似度は、例えばコサイン距離又はユークリッド距離などを用いるなど、各種の手法に基づいて判断されてもよい。

判断部５３は、比較部８２による比較結果（第１の比較結果）に基づいて誤り訂正可能か判断する。換言すれば、判定部５３は、比較部８２による比較結果が誤り訂正可能であることを示すか否か判断する。例えば、判定部５３は、キーＫ_IがキーＫ_Rの誤り訂正可能な範囲内か否かを、ハミング距離が誤り訂正可能な範囲内であるか否かに基づいて判断する。

ここで、訂正可能とは、キーＫ_R又はデータに生じた誤りが、誤り訂正部７で用いられる誤り訂正の誤り訂正能力の範囲内であることをいう。例えば、キーＫ_IとキーＫ_Rとのハミング距離が誤り訂正部７の訂正能力を示す値以下の場合に、判断部５３は、キーＫ_IとキーＫ_Rとのハミング距離が訂正可能な範囲内であると判断する。

比較部８２による比較結果に基づいて誤り訂正可能であると判断された場合、誤り訂正部７は、メモリ８１における読み出されたキーＫ_Rに対して誤り訂正を実行し、訂正されたキーＫ_Cをメモリ６に書き込む。誤り訂正部７で用いられる誤り訂正としては、例えば、ブロック符号に基づく誤り訂正、又は、畳み込み符号に基づく誤り訂正など、各種の方法が適用可能である。

比較部５４は、メモリ６から受信されたキーＫ_Iと訂正されたキーＫ_Cとを読み出し、キーＫ_IとキーＫ_Cとを比較し、整合するか判断する。

本実施形態において、整合とは、完全一致のみに限定されるものではない。整合とは、例えば所定の範囲内における一致（部分一致）などのように、ある程度近似していればよい。例えば、整合とは、あいまい検索によって抽出すべきと判断される場合を含むとしてもよい。ここで、あいまい検索とは、検索条件が完全に一致しない対象を一定の条件の下で抽出する検索方法である。

例えば、比較部５４は、キーＫ_Iの各ビットの情報とキーＫ_Cの各ビットの情報とを比較し、異なるビット数が所定の数以下である場合に、キーＫ_IとキーＫ_Cとが整合すると判断してもよい。例えば、比較部５４は、キーＫ_Iの各ビットの情報とキーＫ_Cの各ビットの情報とを比較し、同一のビット数が所定の数以上である場合に、キーＫ_IとキーＫ_Cとが整合すると判断してもよい。

検索部５５は、比較部５４による比較結果（第２の比較結果）が整合する場合に、メモリコントローラ８を経由して、不揮発性メモリ９において読み出されたキーＫ_Rに対応付けられているバリューを読み出す。例えば、検索部５５は、キー・バリュー型検索を実行する。

誤り訂正部７は、検索部５５によって読み出されたバリューに対して誤り訂正を実行し、訂正されたバリューＶ_Cをメモリ６に書き込む。誤り訂正部７の一部又は全部は、ハードウェアで実装されてもよく、又は、ソフトウェアで実装されてもよい。例えば、誤り訂正部７は、プロセッサ５に含まれていてもよく、メモリコントローラ８に含まれていてもよい。

送信部５６は、メモリ６からバリューＶ_Cを読み出し、バリューＶ_CをＩ／Ｏインタフェース４経由で情報処理装置２に送信する。

上記の比較部８２による比較結果に基づいて誤り訂正可能でないと判断された場合、又は、上記の比較部５４による比較結果が整合しない場合に、読み出し部５２は、不揮発性メモリ９の候補キーのうち未だ読み出されていない次のキーを読み出し、読み出された次のキーＫ_Rをメモリ８１に書き込む。

そして、比較部８２は、メモリ６における受信されたキーＫ_Iと、メモリ８１における読み出された次のキーＫ_Rとを比較する。

読み出し部５２によってキーＫ_Iに対応する全ての候補キーが不揮発性メモリ９から読み出されたが、検索部５５によって不揮発性メモリ９からバリューが読み出されなかった場合、送信部５６は、キーＫ_Iに対応するバリューが不揮発性メモリ９に書き込まれていないことを示す信号Ｓを、Ｉ／Ｏインタフェース４経由で情報処理装置２に送信する。

例えば、信号Ｓは、キーＫ_Iに対してヒットしたバリューがゼロ件であったことを示す信号などのように、キーＫ_Iに対して適当な検索結果が得られなかったことを意味する信号である。

図２は、本実施形態に係るＳＳＤ３の処理の一例を示すフローチャートである。

ステップＳ２０１において、受信部５１は、情報処理装置２から、Ｉ／Ｏインタフェース４経由で、キーＫ_Iを受信し、受信されたキーＫ_Iをメモリ６に書き込む。

ステップＳ２０２において、読み出し部５２は、不揮発性メモリ９から候補キーのうちの未確認のキーを読み出し、読み出されたキーＫ_Rをメモリ８１に書き込む。

ステップＳ２０３において、比較部８２は、メモリ６における受信されたキーＫ_Iと、メモリ８１における読み出されたキーＫ_Rとを比較する。

ステップＳ２０４において、判断部５３は、比較部８２による比較結果に基づいて誤り訂正可能であるか判断する。

比較部８２による比較結果に基づいて誤り訂正可能でないと判断された場合、処理はステップＳ２１１に移動する。

比較部８２による比較結果に基づいて誤り訂正可能であると判断された場合、ステップＳ２０５において、誤り訂正部７は、不揮発性メモリ９から読み出されメモリ８１に書き込まれたキーＫ_Rに対して誤り訂正を実行し、訂正されたキーＫ_Cをメモリ６に書き込む。

比較部５４は、ステップＳ２０６において、メモリ６における受信されたキーＫ_Iと訂正されたキーＫ_Cとを比較し、ステップＳ２０７において、キーＫ_IとキーＫ_Cとが整合するかを判断する。

キーＫ_IとキーＫ_Cとが整合しない場合、処理はステップＳ２１１に移動する。

キーＫ_IとキーＫ_Cとが整合する場合、ステップＳ２０８において、検索部５５は、メモリコントローラ８を経由して、不揮発性メモリ９において読み出されたキーＫ_Rに対応付けられているバリューを読み出す。

ステップＳ２０９において、誤り訂正部７は、検索部５５によって読み出されたバリューに対して誤り訂正を実行し、訂正されたバリューＶ_Cをメモリ６に書き込む。

ステップＳ２１０において、送信部５６は、メモリ６から訂正されたバリューＶ_Cを読み出し、バリューＶ_CをＩ／Ｏインタフェース４経由で情報処理装置２に送信し、処理は終了する。

上記のステップＳ２０４で比較部８２による比較結果に基づいて誤り訂正可能でないと判断された場合、又は、上記のステップＳ２０７でキーＫ_IとキーＫ_Cとが整合しないと判断された場合、ステップＳ２１１において、読み出し部５２は、不揮発性メモリ９に書き込まれている全ての候補キーが読み出されたか否か判断する。

全ての候補キーが読み出されていない場合、処理はステップＳ２０２に移動し、読み出し部５２は、不揮発性メモリ９から次のキーを読み出し、読み出された次のキーＫ_Rをメモリ８１に書き込む。その後、上記と同様の処理が実行される。

上記のステップＳ２１１において全ての候補キーが読み出されたと判断された場合、ステップＳ２１２において、送信部５６は、キーＫ_Iに対応するバリューが不揮発性メモリ９に書き込まれていないことを示す信号Ｓを、Ｉ／Ｏインタフェース４経由で情報処理装置２に送信する。

図３は、本実施形態に係る読み出されたキーＫ_Rを格納するメモリ８１と比較部８２と不揮発性メモリ９との関係の一例を示す回路図である。

不揮発性メモリ９は、データを格納するための複数のメモリセル１０１と、複数のメモリセル１０１から読み出されたデータに関する信号を増幅する複数の増幅器１０２とを含む。

メモリセル１０１は、不揮発性メモリ９において、情報を格納するための最小単位の回路であり、ワード線とビット線の交点に配置される。本実施形態においては、メモリセル１０１からデータが読み出される場合を例示しているが、例えば、不揮発性メモリ９がＨＤＤなどの場合には、セクタに格納されている情報が読み出される。このように、不揮発性メモリの種別に応じて、データが格納及び読み出される対象は異なる。

不揮発性メモリ９から読み出されたキーＫ_Rデータは、メモリ８１に書き込まれる。

比較部８２は、例えば、ＸＯＲ（排他的論理和）回路、又は、一致回路を含む。比較部８２は、受信されたキーＫ_Iと読み出されたメモリＫ_Rとの比較結果を出力する。

本実施形態において、複数のメモリセル１０１から読み出されたＫ_Rに関する信号は、読み出されたＫ_Rをメモリ８１に格納可能なレベルになるように、複数の増幅器１０２によって増幅される。比較部８２の第１の入力端子は、メモリ８１に格納されているＫ_Rに関する情報（例えばビットの情報）を順次入力する。比較部８２の第２の入力端子は、キーＫ_Iに関する情報（例えばビットの情報）を順次入力する。そして、比較部８２は、第１の入力端子に入力されたＫ_Rに関する情報と第２の入力端子に入力されたキーＫ_Iに関する情報とを比較し、比較結果を出力する。なお、比較部８２の第１及び第２の入力端子に入力される情報は、２値の情報に限られず、多値情報でもよい。

以上説明した本実施形態の効果について説明する。

例えば不揮発性メモリ９から読み出されたキーＫ_Rに誤りが含まれる場合があるとする。比較例では、不揮発性メモリ９からキーＫ_Rが読み出されるたびに誤り訂正が実行され、訂正されたキーＫ_Cと受信されたキーＫ_Rとが比較されるとする。この比較例では、キーＫ_Rに対して実行される誤り訂正の実行回数が多くなり、検索に時間がかかり、ＳＳＤ３の消費電力が大きくなる。

これに対して、本実施形態においては、まず、受信されたキーＫ_Iと不揮発性メモリ９から読み出されたキーＫ_Rとが比較される。次に、比較結果が誤り訂正可能な範囲の場合に、不揮発性メモリ９から読み出されたキーＫ_Rに対して誤り訂正が実行され、比較結果が誤り訂正可能な範囲でないことを示す場合に、不揮発性メモリ９から次の候補のキーＫ_Rが読み出され、同様の処理が繰り返される。

これにより、本実施形態においては、不揮発性メモリ９から読み出されたキーＫ_Rに対する誤り訂正の実行回数を減少させることができ、検索時間を短縮化することができ、キー・バリュー型検索を効率的に実行することができ、ＳＳＤ３の消費電力を低下させることができる。

本実施形態においては、検索の一例としてキー・バリュー型検索が説明されている。しかしながら、検索は、少なくとも、受け付けられたキー、情報、データ、又は、信号に関連するデータを抽出可能であればよい。例えば、複数のキーに対応するデータが抽出される場合にも本実施形態を同様に適用可能である。

［第２の実施形態］
本実施形態においては、上記第１の実施形態の変形例について説明する。本実施形態では、受信されたキーＫ_Iと読み出されたキーＫ_Rとを比較する比較部が不揮発性メモリに備えられている。

図４は、本実施形態に係るＳＳＤを備える情報処理システムの一例を示すブロック図である。

情報処理システム１Ａは、情報処理装置２とＳＳＤ３Ａとを備える。ＳＳＤ３Ａのメモリコントローラ８Ａは、上記第１の実施形態に係るメモリ８１と比較部８２とを備えなくてもよい。

不揮発性メモリ９Ａは、受信されたキーＫ_Rと読み出されたキーＫ_Rとを比較する比較部９１を備える。

図５は、本実施形態に係る比較部９１と不揮発性メモリ９Ａのメモリセル１０１との関係の一例を示す回路図である。

不揮発性メモリ９Ａは、データを格納するための複数のメモリセル１０１と、複数のメモリセル１０１から読み出されたデータに関する信号を増幅する複数の増幅器１０２とを含む。

不揮発性メモリ９Ａに組み込まれている比較部９１は、読み出されたキーＫ_Rと受信されたキーＫ_Iとを比較し、比較結果を出力する。比較部９１は、例えば、ＸＯＲ（排他的論理和）回路、又は、一致回路を含む。

本実施形態において、比較部９１は、複数の比較回路９１１を備える。複数のメモリセル１０１から読み出されたＫ_Rに関する情報は、複数の増幅器１０２によって比較回路９１１で比較可能なレベルになるように、増幅される。複数の比較回路９１１の第１の入力端子は、複数の増幅器１０２によって増幅されたＫ_Rに関する情報（例えばビットの情報）を入力する。複数の比較回路９１１の第２の入力端子は、キーＫ_Iに関する情報（例えばビットの情報）を入力する。そして、複数の比較回路９１１は、第１の入力端子に入力されたＫ_Rに関する情報と第２の入力端子に入力されたキーＫ_Iに関する情報とを比較し、比較結果を出力する。なお、複数の比較回路９１１の第１及び第２の入力端子に入力される情報は、２値の情報に限られず、多値情報でもよい。

以上説明した本実施形態においては、不揮発性メモリ９Ａに組み込まれている比較部９１を用いてキー・バリュー型検索を効率化することができ、上記第１の実施形態と同様の効果を得ることができる。本実施形態においては、メモリコントローラ８Ａの変更を少なくすることができる。

［第３の実施形態］
本実施形態においては、上記第１及び第２の実施形態で説明した情報処理システム１，１Ａの詳細構成について説明する。

図６は、本実施形態に係る情報処理システムの詳細構成の一例を示すブロック図である。

情報処理システム１Ｂは、情報処理装置２とメモリシステム３Ｂとを含む。

本実施形態に係るメモリシステム３Ｂは、キーＫ_Iに基づいてバリューＶ_Cを読み出し可能であり、さらに、論理アドレスに基づいてデータを読み出し可能であるとする。

上記第１及び第２の実施形態に係るＳＳＤ３，３Ａは、メモリシステム３Ｂに対応する。

ＳＳＤ３，３Ａのプロセッサ５は、ＣＰＵ４３Ｆ，４３Ｂに対応する。

Ｉ／Ｏインタフェース４は、ホストインタフェース４１及びホストインタフェースコントローラ４２に対応する。

メモリ６は、ＤＲＡＭ４７に対応する。

誤り訂正部７は、ＥＣＣ（誤り訂正部）４９に対応する。

メモリコントローラ８，８Ａは、ＮＡＮＤＣ（NAND Controller）５０に対応する。

不揮発性メモリ９，９Ａは、不揮発性メモリ９Ｂに対応する。

情報処理装置２は、ホスト装置として機能する。

メモリシステム３Ｂのコントローラ１１は、フロントエンド４Ｆと、バックエンド４Ｂとを備える。

フロントエンド（ホスト通信部）４Ｆは、ホストインタフェース４１、ホストインタフェースコントローラ４２、暗号化／復号化部（Advanced Encryption Standard (AES)）４４、及びＣＰＵ４３Ｆを備える。

ホストインタフェース４１は、情報処理装置２との間で、要求（書き込みコマンド、読み出しコマンド、消去コマンドなど）、ＬＢＡ（Logical Block Addressing）、データ、キーＫ_I、バリューＶ_C、信号Ｓなどを通信する。

ホストインタフェースコントローラ（制御部）４２は、ＣＰＵ４３Ｆの制御に基づいて、上記ホストインタフェース４１の通信を制御する。

暗号化／復号化部４４は、データ書き込み動作において、ホストインタフェースコントローラ４２から送信される書き込みデータ（平文）を暗号化する。暗号化／復号化部４４は、データ読み出し動作において、バックエンド４ＢのリードバッファＲＢから送信される暗号化された読み出しデータを復号化する。なお、この暗号化／復号化部４４を介さずに、書き込みデータ及び読み出しデータを送信することも、必要に応じて可能である。

ＣＰＵ４３Ｆは、フロントエンド４Ｆの上記各構成４１，４２，４４を制御し、フロントエンド４Ｆの全体の動作を制御する。

バックエンド（メモリ通信部）４Ｂは、ライトバッファＷＢ、リードバッファＲＢ、ＬＵＴ部４５、ＤＤＲＣ４６、ＤＲＡＭ４７、ＤＭＡＣ４８、ＥＣＣ４９、ランダマイザＲＺ、ＮＡＮＤＣ５０、及びＣＰＵ４３Ｂを備える。

ライトバッファ（ライトデータ転送部）ＷＢは、情報処理装置２から送信された書き込みデータを一時的に格納する。具体的には、ライトバッファＷＢは、当該書き込みデータが不揮発性メモリ９Ｂに適した所定のデータサイズになるまで、一時的にデータを格納する。

リードバッファ（リードデータ転送部）ＲＢは、不揮発性メモリ９Ｂから読み出された読み出しデータを一時的に格納する。具体的には、リードバッファＲＢにおいて、読み出しデータは、情報処理装置２に適した順序（情報処理装置２が指定した論理アドレスＬＢＡの順序）になるように並び替えられる。

ＬＵＴ４５は、論理アドレスＬＢＡを物理アドレスＰＢＡ（Physical Block Addressing）に変換するためのデータである。

ＤＤＲＣ４６は、ＤＲＡＭ４７におけるＤＤＲ（Double Data Rate）を制御する。

ＤＲＡＭ４７は、例えば、ＬＵＴ４５を格納する揮発性のメモリである。

ＤＭＡＣ（Direct Memory Access Controller）４８は、内部バスＩＢを介して、書き込みデータや読み出しデータなどを転送する。図６においては１つのＤＭＡＣ４８が図示されているが、コントローラ１１は、２以上のＤＭＡＣ４８を備えるとしてもよい。ＤＭＡＣ４８は、必要に応じて、コントローラ１１内の様々な位置に設定される。

ＥＣＣ４９は、ライトバッファＷＢから送信される書き込みデータにＥＣＣ（Error Correcting Code）を付加する。ＥＣＣ４９は、リードバッファＲＢに送信する際に、付加したＥＣＣを用いて、不揮発性メモリ９Ｂから読み出した読み出しデータを必要に応じて訂正する。

ランダマイザＲＺ（又はスクランブラ）は、データ書き込み動作の際に、書き込みデータが不揮発性メモリ９Ｂの特定のページ又はワード線方向などに偏らないように、書き込みデータを分散させる。このように、書き込みデータを分散させることで、書き込み回数を平準化でき、不揮発性メモリ９ＢのメモリセルＭＣのセル寿命を長期化できる。そのため、不揮発性メモリ９Ｂの信頼性を向上できる。また、データ読み出し動作の際に、不揮発性メモリ９Ｂから読み出された読み出しデータはランダマイザＲＺを通過する。

ＮＡＮＤＣ５０は、所定の速度の要求を満たすため、複数のチャンネル（ここでは、４つのチャンネルＣＨ０〜ＣＨ３）を用いて、並列に不揮発性メモリ９Ｂにアクセスする。

ＣＰＵ４３Ｂは、バックエンド４Ｂの上記各構成（４５〜５０，ＲＺ）を制御し、バックエンド４Ｂの全体の動作を制御する。

なお、図６に示したコントローラ１１の構成は例示であり、この構成に限定されることはない。

図７は、本実施形態に係るストレージシステムの一例を示す斜視図である。

ストレージシステム１００は、ＳＳＤとしてのメモリシステム３Ｂを備える。

メモリシステム３Ｂは、例えば比較的小型のモジュールである。なお、メモリシステム３Ｂの大きさ及び寸法は、種々の大きさのものに適宜変更可能である。

また、メモリシステム３Ｂは、例えば、企業（エンタープライズ）で運用されるデータセンター又はクラウドコンピューティングシステムにおいて、サーバのような情報処理装置２に装着されて使用可能である。そのため、メモリシステム３Ｂは、エンタープライズ用ＳＳＤ（ｅＳＳＤ）であってもよい。

メモリシステム３Ｂは、例えば上方に開口した複数のコネクタ（例えばスロット）１２を備える。各コネクタ１２は、例えばＳＡＳ（Serial Attached SCSI）コネクタ等である。このＳＡＳコネクタによれば、情報処理装置２と各メモリシステム３Ｂとが互いに高速通信を行うことが可能である。なお、これに限られず、各コネクタ１２は、例えば、ＰＣＩｅ（PCI Express）又はＮＶＭｅ（NVM Express）等であってもよい。

複数のメモリシステム３Ｂは、情報処理装置２のコネクタ１２にそれぞれ装着され、略垂直方向に起立した姿勢で互いに並べて支持される。このような構成によれば、複数のメモリシステム３Ｂをコンパクトに纏めて実装可能であり、メモリシステム３Ｂの小型化を図ることができる。さらに、本実施形態に係るメモリシステム３Ｂの各形状は、２．５型のＳＦＦ（Small Form Factor)である。このような形状により、メモリシステム３Ｂは、エンタープライズ用ＨＤＤ（ｅＨＤＤ）と互換形状（コンパチ形状）を図ることができ、ｅＨＤＤとの容易なシステム互換性を実現することができる。

なお、メモリシステム３Ｂは、エンタープライズ用に限られない。例えば、メモリシステム３Ｂは、ノートブック型ポータブルコンピュータ又はタブレット型端末のようなコンシューマ用の電子機器の記憶媒体としても適用可能である。

以上説明したように、本実施形態で説明した構成を持つ情報処理システム１Ｂ及びストレージシステム１００においては、大容量の記憶に、上記第１及び第２の実施形態と同様の効果を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…情報処理システム、２…情報処理装置、３…ＳＳＤ、４…Ｉ／Ｏインタフェース、５…プロセッサ、５１…受信部、５２…読み出し部、５３…判断部、５４…比較部、５５…検索部、５６…送信部、６…メモリ、７…誤り訂正部、８，８Ａ…メモリコントローラ、８１…メモリ、９，９Ａ…不揮発性メモリ、Ｋ_I，Ｋ_R，Ｋ_C，Ｋ₁〜Ｋ_N…キー、Ｖ₁〜Ｖ_N，Ｖ_C…バリュー、Ａ₁〜Ａ_N…アドレス、８２，９１…比較部、９１１…比較回路、１０１…メモリセル、１０２…増幅器。

Claims (11)

1. 受け付けられた第１のキーと、不揮発性メモリから読み出された第２のキーとを比較する第１の比較部と、
   前記第１の比較部による第１の比較結果に基づいて誤り訂正可能か判断する判断部と、
   前記判断部によって誤り訂正可能と判断された場合に、前記第２のキーに対して誤り訂正を実行する訂正部と、
   前記第１のキーと、前記訂正部によって誤り訂正された前記第２のキーとを比較する第２の比較部と、
   前記第２の比較部による第２の比較結果が整合する場合に、前記不揮発性メモリにおいて前記第２のキーに対応付けられているデータを読み出す検索部と、
   を具備する検索装置。
2. 前記第１の比較部は、前記判断部によって誤り訂正可能でないと判断された場合に、又は、前記第２の比較結果が整合しない場合に、前記第１のキーと、前記不揮発性メモリから読み出された次の第２のキーとを比較し、
   前記判断部は、前記第１のキーと前記次の第２のキーとの比較結果に基づいて誤り訂正可能か判断し、
   前記訂正部は、前記第１のキーと前記次の第２のキーとの比較結果に基づいて誤り訂正可能と判断された場合に、前記次の第２のキーに対して前記誤り訂正を実行し、
   前記第２の比較部は、前記第１のキーと、前記訂正部によって誤り訂正された前記次の第２のキーとを比較し、
   前記検索部は、前記第１のキーと前記誤り訂正された次の第２のキーとが整合する場合に、前記不揮発性メモリにおいて前記次の第２のキーに対応付けられているデータを読み出す、
   請求項１に記載の検索装置。
3. 前記第１の比較部は、前記第１のキーと前記第２のキーとに基づいてハミング距離を算出し、
   前記判断部は、前記ハミング距離が誤り訂正可能な範囲か判断する、
   請求項１又は請求項２に記載の検索装置。
4. 前記不揮発性メモリから前記第１のキーに対応する全ての候補キーが読み出されたが前記不揮発性メモリから前記第１のキーに対応するデータが読み出されなかった場合に、前記第１のキーに対応する前記データが前記不揮発性メモリにないことを示す信号を外部に送信する送信部をさらに具備する、請求項１乃至請求項３のいずれか１項に記載の検索装置。
5. 前記訂正部は、前記検索部によって読み出された前記データを誤り訂正する、請求項１乃至請求項４のいずれか１項に記載の検索装置。
   
6. 前記訂正部は、ＥＣＣ（Error Correcting Code）に基づいて前記第２のキーを誤り訂正する、請求項１乃至請求項５のいずれか１項に記載の検索装置。
7. 前記第１の比較部は、前記不揮発性メモリに対する書き込み及び読み出しを制御するメモリコントローラに備えられている、請求項１乃至請求項６のいずれか１項に記載の検索装置。
8. 前記第１の比較部は、前記不揮発性メモリに備えられる、請求項１乃至請求項７のいずれか１項に記載の検索装置。
9. 前記検索部はキー・バリュー型検索を実行する、請求項１乃至請求項８のいずれか１項に記載の検索装置。
10. 前記不揮発性メモリは、ＮＡＮＤ型フラッシュメモリである、請求項１乃至請求項９のいずれか１項に記載の検索装置。
11. 受け付けられた第１のキーが不揮発性メモリから読み出された第２のキーの誤り訂正可能な範囲内か判断する判断部と、
    前記第１のキーが前記第２のキーの誤り訂正可能な範囲内と判断された場合に、前記第２のキーに対して誤り訂正を実行する訂正部と、
    前記第１のキーと、誤り訂正された前記第２のキーとが整合する場合に、前記不揮発性メモリにおいて前記第２のキーに対応付けられているデータを読み出す検索部と、
    を具備する検索装置。

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