JP2838034B2 - 内容アドレス式メモリ - Google Patents
内容アドレス式メモリInfo
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- JP2838034B2 JP2838034B2 JP6063354A JP6335494A JP2838034B2 JP 2838034 B2 JP2838034 B2 JP 2838034B2 JP 6063354 A JP6063354 A JP 6063354A JP 6335494 A JP6335494 A JP 6335494A JP 2838034 B2 JP2838034 B2 JP 2838034B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
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Description
【０００１】
【産業上の利用分野】本発明は、複数のワードメモリそ
れぞれに複数の被検索データそれぞれを格納しておき、
検索データを入力し、格納された複数の被検索データの
中から所望の被検索データが格納されたワードメモリを
検出する内容アドレス式メモリ（Ｃｏｎｔｅｎｔ Ａｄ
ｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ、連想メモリ；Ａｓ
ｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ）に関する。
れぞれに複数の被検索データそれぞれを格納しておき、
検索データを入力し、格納された複数の被検索データの
中から所望の被検索データが格納されたワードメモリを
検出する内容アドレス式メモリ（Ｃｏｎｔｅｎｔ Ａｄ
ｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ、連想メモリ；Ａｓ
ｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】従来より、上記のような検索機能を備え
た内容アドレス式メモリが提案されている。図３は、内
容アドレス式メモリの一例を表わした回路ブロック図で
ある。この内容アドレス式メモリ１０には、Ｐビットを
１ワードとする、互いに図の横方向に並ぶＰビットのメ
モリセルからなる多数のワードメモリ１１＿１，１１＿
２，…，１１＿ｎが備えられている。またこの内容アド
レス式メモリ１０は、１ワードの検索データが入力され
ラッチされる検索データレジスタ１２および検索データ
をビット毎にマスクするマスクデータが格納されるマス
クデータレジスタ１３を備え、検索データレジスタ１２
にラッチされた検索データのうち、マスクデータレジス
タ１３に格納されたマスクデータによりマスクされてい
ない全部もしくは所定の一部のビットパターンと、各ワ
ードメモリ１１＿１，１１＿２，…，１１＿ｎに記憶さ
れた格納データのうち上記ビットパターンと対応する部
分のビットパターンとの一致不一致が比較され、各ワー
ドメモリ１１＿１，１１＿２，…，１１＿ｎそれぞれに
対応して備えられた一致線１４＿１，１４＿２，…，１
４＿ｎのうちビットパターンが一致したワードメモリ１
１＿１，１１＿２，…，１１＿ｎに対する一致線１４＿
１，１４＿２，…，１４＿ｎに論理‘１’の一致信号が
出力される。それ以外の一致線１４＿１，１４＿２，
…，１４＿ｎは論理‘０’にとどまる。
た内容アドレス式メモリが提案されている。図３は、内
容アドレス式メモリの一例を表わした回路ブロック図で
ある。この内容アドレス式メモリ１０には、Ｐビットを
１ワードとする、互いに図の横方向に並ぶＰビットのメ
モリセルからなる多数のワードメモリ１１＿１，１１＿
２，…，１１＿ｎが備えられている。またこの内容アド
レス式メモリ１０は、１ワードの検索データが入力され
ラッチされる検索データレジスタ１２および検索データ
をビット毎にマスクするマスクデータが格納されるマス
クデータレジスタ１３を備え、検索データレジスタ１２
にラッチされた検索データのうち、マスクデータレジス
タ１３に格納されたマスクデータによりマスクされてい
ない全部もしくは所定の一部のビットパターンと、各ワ
ードメモリ１１＿１，１１＿２，…，１１＿ｎに記憶さ
れた格納データのうち上記ビットパターンと対応する部
分のビットパターンとの一致不一致が比較され、各ワー
ドメモリ１１＿１，１１＿２，…，１１＿ｎそれぞれに
対応して備えられた一致線１４＿１，１４＿２，…，１
４＿ｎのうちビットパターンが一致したワードメモリ１
１＿１，１１＿２，…，１１＿ｎに対する一致線１４＿
１，１４＿２，…，１４＿ｎに論理‘１’の一致信号が
出力される。それ以外の一致線１４＿１，１４＿２，
…，１４＿ｎは論理‘０’にとどまる。
【０００３】これらの一致線１４＿１，１４＿２，…，
１４＿ｎに出力された信号は、各一致フラグレジスタ１
５＿１，１５＿２，…，１５＿ｎに格納される。ここで
は、一例として、図示のように、各一致フラグレジスタ
１５＿１，１５＿２，…，１５＿ｎにそれぞれ‘０’，
‘１’，‘１’‘０’，…，‘０’‘０’が格納された
ものとする。これらの一致フラグレジスタ１５＿１，１
５＿２，…，１５＿ｎに格納された信号はアドレスエン
コーダ１６に入力され、このアドレスエンコーダ１６か
らは、論理‘１’の信号が格納された一致フラグレジス
タ（ここでは一致フラグレジスタ１５＿２と一致フラグ
レジスタ１５＿３の２つ）のうちの優先度の最も高い一
致フラグレジスタに対応するアドレス信号が出力され
る。ここでは、添字が若いほど優先順位が高いものと
し、従ってここでは一致フラグレジスタ１５＿２に対応
するメモリアドレスが出力される。このアドレスエンコ
ーダ１６から出力されたアドレス信号ＡＤは、必要に応
じてデコーダ１７に入力される。デコーダ１７ではこの
入力されたアドレス信号ＡＤをデコーダして各ワードメ
モリ１１＿１，１１＿２，…，１１＿ｎのそれぞれに対
応して備えられたワード線１８＿１，１８＿２，…，１
８＿ｎのうちの入力されたアドレス信号ＡＤに対応する
いずれか１本のワード線（ここではワード線１８＿２）
にアクセス信号を出力する。これによりアクセス信号の
出力されたワード線１８＿２に対応するワードメモリ１
１＿２に記憶されているデータが出力レジスタ１９に読
み出される。
１４＿ｎに出力された信号は、各一致フラグレジスタ１
５＿１，１５＿２，…，１５＿ｎに格納される。ここで
は、一例として、図示のように、各一致フラグレジスタ
１５＿１，１５＿２，…，１５＿ｎにそれぞれ‘０’，
‘１’，‘１’‘０’，…，‘０’‘０’が格納された
ものとする。これらの一致フラグレジスタ１５＿１，１
５＿２，…，１５＿ｎに格納された信号はアドレスエン
コーダ１６に入力され、このアドレスエンコーダ１６か
らは、論理‘１’の信号が格納された一致フラグレジス
タ（ここでは一致フラグレジスタ１５＿２と一致フラグ
レジスタ１５＿３の２つ）のうちの優先度の最も高い一
致フラグレジスタに対応するアドレス信号が出力され
る。ここでは、添字が若いほど優先順位が高いものと
し、従ってここでは一致フラグレジスタ１５＿２に対応
するメモリアドレスが出力される。このアドレスエンコ
ーダ１６から出力されたアドレス信号ＡＤは、必要に応
じてデコーダ１７に入力される。デコーダ１７ではこの
入力されたアドレス信号ＡＤをデコーダして各ワードメ
モリ１１＿１，１１＿２，…，１１＿ｎのそれぞれに対
応して備えられたワード線１８＿１，１８＿２，…，１
８＿ｎのうちの入力されたアドレス信号ＡＤに対応する
いずれか１本のワード線（ここではワード線１８＿２）
にアクセス信号を出力する。これによりアクセス信号の
出力されたワード線１８＿２に対応するワードメモリ１
１＿２に記憶されているデータが出力レジスタ１９に読
み出される。
【０００４】図４は、図３に示す内容アドレス式メモリ
中の１つのワードメモリを表わした詳細回路図である。
このワードメモリ１１は、同一構成のＰ個のメモリセル
２１＿０，…，２１＿Ｐ−２，２１＿Ｐ−１から構成さ
れている。各メモリセル２１＿０，…，２１＿Ｐ−２，
２１＿Ｐ−１には、ＳＲＡＭ構造のメモリセル（ＳＲＡ
Ｍセル）２２＿０，…，２２＿Ｐ−２，２２＿Ｐ−１が
備えられており、各ＳＲＡＭセル２２＿０，…，２２＿
Ｐ−２，２２＿Ｐ−１には、それぞれが論理‘０’もし
くは論理‘１’を表わすビットデータｍ0 ，…，ｍ
P-2 ，ｍp-1 が格納されている。
中の１つのワードメモリを表わした詳細回路図である。
このワードメモリ１１は、同一構成のＰ個のメモリセル
２１＿０，…，２１＿Ｐ−２，２１＿Ｐ−１から構成さ
れている。各メモリセル２１＿０，…，２１＿Ｐ−２，
２１＿Ｐ−１には、ＳＲＡＭ構造のメモリセル（ＳＲＡ
Ｍセル）２２＿０，…，２２＿Ｐ−２，２２＿Ｐ−１が
備えられており、各ＳＲＡＭセル２２＿０，…，２２＿
Ｐ−２，２２＿Ｐ−１には、それぞれが論理‘０’もし
くは論理‘１’を表わすビットデータｍ0 ，…，ｍ
P-2 ，ｍp-1 が格納されている。
【０００５】ここでは各ビットデータｍ0 ，…，ｍ
P-2 ，ｍp-1 の論理を反転したデータをｍ0 ´，…，ｍ
P-2 ´，ｍp-1 ´のように記載するものとする。各ＳＲ
ＡＭセル２２＿０，…，２２＿Ｐ−２，２２＿Ｐ−１
は、共通のワード線２３および多数のワードメモリ１１
＿１，１１＿２，…，１１＿ｎ（図３参照）に跨る各ビ
ット線対２４＿０，２５＿０；…；２４＿Ｐ−２，２５
＿Ｐ−２；２４＿Ｐ−１，２５＿Ｐ−１に接続されてい
る。
P-2 ，ｍp-1 の論理を反転したデータをｍ0 ´，…，ｍ
P-2 ´，ｍp-1 ´のように記載するものとする。各ＳＲ
ＡＭセル２２＿０，…，２２＿Ｐ−２，２２＿Ｐ−１
は、共通のワード線２３および多数のワードメモリ１１
＿１，１１＿２，…，１１＿ｎ（図３参照）に跨る各ビ
ット線対２４＿０，２５＿０；…；２４＿Ｐ−２，２５
＿Ｐ−２；２４＿Ｐ−１，２５＿Ｐ−１に接続されてい
る。
【０００６】また、各メモリセル２１＿０，…２１＿Ｐ
−２，２１＿Ｐ−１には、対応するビット線対２４＿
０，２５＿０；…；２４＿Ｐ−２，２５＿Ｐ−２；２４
＿Ｐ−１，２５＿Ｐ−１の間をつなぐように互いにシリ
ーズに接続された各２つのトランジスタ２６＿０，２７
＿０；…；２６＿Ｐ−２，２７＿Ｐ−２；２６＿Ｐ−
１，２７＿Ｐ−１が配置されており、これら各２つのト
ランジスタ２６＿０，２７＿０；…；２６＿Ｐ−２，２
７＿Ｐ−２；２６＿Ｐ−１，２７＿Ｐ−のうちの各一方
のトランジスタ２６＿０，…，２６＿Ｐ−２，２６＿Ｐ
−１のゲートは各ＳＲＡＭセル２２＿０，…，２２＿Ｐ
−２，２２＿Ｐ−１の、ビットデータｍ0 ，…，ｍ
P-2 ，ｍp-1 が印加される側に接続され、各他方のトラ
ンジスタ２７＿０，…，２７＿Ｐ−２，２７＿Ｐ−１の
ゲートは各ＳＲＡＭセル２２＿０，…，２２＿Ｐ−２，
２２＿Ｐ−１の、反転データｍ0 ´，…，ｍP-2 ´，ｍ
p-1 ´が印加される側に接続されている。また一致線３
０の図４の右側にはインバータ３１が備えられており、
一致線３０はこのインバータ３１の出力側にも延びて各
一致フラグレジスタ１５＿１，１５＿２，…，１５＿ｎ
（図３参照）と接続されている。このインバータ３１の
入力と電源ＶDDとの間には２つのＰ型トランジスタ３
２，３３が備えられており、それらのうちの一方のＰ型
トランジスタ３２のゲートは制御線３４と接続され、他
方のＰ型トランジスタ３３のゲートはインバータ３１の
出力と接続されている。また、一致線３０と配線２８と
の間には、各メモリセル２１＿０，２１＿Ｐ−２，２１
＿Ｐ−１のそれぞれに対応して各トランジスタ２９＿
０，…，２９＿Ｐ−２，２９＿Ｐ−１が配置されてお
り、それら各トランジスタ２９＿０，…，２９＿Ｐ−
２，２９＿Ｐ−１のゲートは、各２つのトランジスタ２
６＿０，２７＿０，…；２６＿Ｐ−２，２７＿Ｐ−２；
２６＿Ｐ−１，２７＿Ｐ−１の中点と接続されている。
さらに配線２８とグラウンドとの間にはトランジスタ３
５が配置されており、そのトランジスタ３５のゲートは
制御線３４に接続されている。
−２，２１＿Ｐ−１には、対応するビット線対２４＿
０，２５＿０；…；２４＿Ｐ−２，２５＿Ｐ−２；２４
＿Ｐ−１，２５＿Ｐ−１の間をつなぐように互いにシリ
ーズに接続された各２つのトランジスタ２６＿０，２７
＿０；…；２６＿Ｐ−２，２７＿Ｐ−２；２６＿Ｐ−
１，２７＿Ｐ−１が配置されており、これら各２つのト
ランジスタ２６＿０，２７＿０；…；２６＿Ｐ−２，２
７＿Ｐ−２；２６＿Ｐ−１，２７＿Ｐ−のうちの各一方
のトランジスタ２６＿０，…，２６＿Ｐ−２，２６＿Ｐ
−１のゲートは各ＳＲＡＭセル２２＿０，…，２２＿Ｐ
−２，２２＿Ｐ−１の、ビットデータｍ0 ，…，ｍ
P-2 ，ｍp-1 が印加される側に接続され、各他方のトラ
ンジスタ２７＿０，…，２７＿Ｐ−２，２７＿Ｐ−１の
ゲートは各ＳＲＡＭセル２２＿０，…，２２＿Ｐ−２，
２２＿Ｐ−１の、反転データｍ0 ´，…，ｍP-2 ´，ｍ
p-1 ´が印加される側に接続されている。また一致線３
０の図４の右側にはインバータ３１が備えられており、
一致線３０はこのインバータ３１の出力側にも延びて各
一致フラグレジスタ１５＿１，１５＿２，…，１５＿ｎ
（図３参照）と接続されている。このインバータ３１の
入力と電源ＶDDとの間には２つのＰ型トランジスタ３
２，３３が備えられており、それらのうちの一方のＰ型
トランジスタ３２のゲートは制御線３４と接続され、他
方のＰ型トランジスタ３３のゲートはインバータ３１の
出力と接続されている。また、一致線３０と配線２８と
の間には、各メモリセル２１＿０，２１＿Ｐ−２，２１
＿Ｐ−１のそれぞれに対応して各トランジスタ２９＿
０，…，２９＿Ｐ−２，２９＿Ｐ−１が配置されてお
り、それら各トランジスタ２９＿０，…，２９＿Ｐ−
２，２９＿Ｐ−１のゲートは、各２つのトランジスタ２
６＿０，２７＿０，…；２６＿Ｐ−２，２７＿Ｐ−２；
２６＿Ｐ−１，２７＿Ｐ−１の中点と接続されている。
さらに配線２８とグラウンドとの間にはトランジスタ３
５が配置されており、そのトランジスタ３５のゲートは
制御線３４に接続されている。
【０００７】このような構造のワードメモリ及びその周
辺回路を備えた内容アドレス式メモリにおいて、一致検
索は以下のようにして行なわれる。先ず制御線３４が論
理‘０’となりＰ型トランジスタ３２が導通状態、Ｎ型
トランジスタ３５が遮断状態となって一致線３０がプリ
チャージされる。このようにして一致線３０が先ずプリ
チャージされた後、検索が行なわれる。
辺回路を備えた内容アドレス式メモリにおいて、一致検
索は以下のようにして行なわれる。先ず制御線３４が論
理‘０’となりＰ型トランジスタ３２が導通状態、Ｎ型
トランジスタ３５が遮断状態となって一致線３０がプリ
チャージされる。このようにして一致線３０が先ずプリ
チャージされた後、検索が行なわれる。
【０００８】ここで、メモリセル２１＿０には‘１’の
情報が記憶されているものとする。即ちこの場合、ビッ
トデータｍ0 が論理‘１’、反転データｍ0 ´が論理
‘０’の状態にある。このメモリセル２１＿０に対して
論理‘１’の検索が行なわれるものとする。即ち、ビッ
ト線２４＿０の信号ｂ0 として論理‘１’の信号、ビッ
トバー線２５＿０の信号ｂ0 ´として論理‘０’の信号
が入力される。ワード線２３は論理‘０’のままの状態
に保持されている。この場合トランジスタ２６＿０のゲ
ートには論理‘１’の電圧が印加され、ビット線２４＿
０の論理‘１’の信号がトランジスタ２９＿０のゲート
に印加され、これによりトランジスタ２９＿０が導通状
態となる。その状態で制御線３４が論理‘１’となりＰ
型トランジスタ３２が遮断状態となってプリチャージが
終了するとともにＮ型トランジスタ３５が導通状態とな
って配線２８がグラウンドに短絡される。トランジスタ
２９＿０は導通状態にあるため、一致線３０にプリチャ
ージされた電荷が配線２８を経由してグラウンドに流
れ、インバータ３１の入力側が論理‘０’、出力側が論
理‘１’となる。
情報が記憶されているものとする。即ちこの場合、ビッ
トデータｍ0 が論理‘１’、反転データｍ0 ´が論理
‘０’の状態にある。このメモリセル２１＿０に対して
論理‘１’の検索が行なわれるものとする。即ち、ビッ
ト線２４＿０の信号ｂ0 として論理‘１’の信号、ビッ
トバー線２５＿０の信号ｂ0 ´として論理‘０’の信号
が入力される。ワード線２３は論理‘０’のままの状態
に保持されている。この場合トランジスタ２６＿０のゲ
ートには論理‘１’の電圧が印加され、ビット線２４＿
０の論理‘１’の信号がトランジスタ２９＿０のゲート
に印加され、これによりトランジスタ２９＿０が導通状
態となる。その状態で制御線３４が論理‘１’となりＰ
型トランジスタ３２が遮断状態となってプリチャージが
終了するとともにＮ型トランジスタ３５が導通状態とな
って配線２８がグラウンドに短絡される。トランジスタ
２９＿０は導通状態にあるため、一致線３０にプリチャ
ージされた電荷が配線２８を経由してグラウンドに流
れ、インバータ３１の入力側が論理‘０’、出力側が論
理‘１’となる。
【０００９】また、メモリセル２１＿Ｐ−２には論理
‘０’の情報が記憶されているものとする。この場合ビ
ットデータｍP-2 が論理‘０’、その反転データｍP-2
´が論理‘１’の状態にある。このメモリセル２１＿Ｐ
−２に対してやはり論理‘１’の検索が行なわれるもの
とする。即ち、ビット線２４＿Ｐ−２の信号ｂP-2 とし
て論理‘１’、ビットバー線２５＿Ｐ−２の信号ｂP-2
´として論理‘０’の信号が入力され、制御線３４が論
理‘１’とされる。この場合、トランジスタ２７＿Ｐ−
２を経由して論理‘０’の状態にあるビットバー線２５
＿Ｐ−２の信号ｂP-2 がトランジスタ２９＿Ｐ−２のゲ
ートに印加され、したがってこのトランジスタ２９＿Ｐ
−２は非導通状態にとどまることになる。即ち不一致の
場合、一致線３０にプリチャージされていた電荷はディ
スチャージされない。
‘０’の情報が記憶されているものとする。この場合ビ
ットデータｍP-2 が論理‘０’、その反転データｍP-2
´が論理‘１’の状態にある。このメモリセル２１＿Ｐ
−２に対してやはり論理‘１’の検索が行なわれるもの
とする。即ち、ビット線２４＿Ｐ−２の信号ｂP-2 とし
て論理‘１’、ビットバー線２５＿Ｐ−２の信号ｂP-2
´として論理‘０’の信号が入力され、制御線３４が論
理‘１’とされる。この場合、トランジスタ２７＿Ｐ−
２を経由して論理‘０’の状態にあるビットバー線２５
＿Ｐ−２の信号ｂP-2 がトランジスタ２９＿Ｐ−２のゲ
ートに印加され、したがってこのトランジスタ２９＿Ｐ
−２は非導通状態にとどまることになる。即ち不一致の
場合、一致線３０にプリチャージされていた電荷はディ
スチャージされない。
【００１０】また、マスクをかけたビットについてメモ
リセル２１＿Ｐ−１を用いて説明すると、ビット線２４
＿Ｐ−１、ビットバー線２５＿Ｐ−１の双方とも論理
‘１’とされる。この場合このメモリセル２１＿Ｐ−１
に論理‘１’の情報が記憶されているか論理‘０’の情
報が記憶されているかに応じてトランジスタ２６＿Ｐ−
１もしくはトランジスタ２７＿Ｐ−１のいずれかが導通
状態となり、いずれの場合もトランジスタ２９＿Ｐ−１
は導通状態となる。すなわち、そのメモリセル２１＿Ｐ
−１については一致が検出された場合と同等となる。
リセル２１＿Ｐ−１を用いて説明すると、ビット線２４
＿Ｐ−１、ビットバー線２５＿Ｐ−１の双方とも論理
‘１’とされる。この場合このメモリセル２１＿Ｐ−１
に論理‘１’の情報が記憶されているか論理‘０’の情
報が記憶されているかに応じてトランジスタ２６＿Ｐ−
１もしくはトランジスタ２７＿Ｐ−１のいずれかが導通
状態となり、いずれの場合もトランジスタ２９＿Ｐ−１
は導通状態となる。すなわち、そのメモリセル２１＿Ｐ
−１については一致が検出された場合と同等となる。
【００１１】このように、図４に示すワードメモリで
は、ワードメモリに記憶されたビットパターンとビット
線対２４＿０，２５＿０；…；２４＿Ｐ−２，２５＿Ｐ
−２；２４＿Ｐ−１，２５＿Ｐ−１を経由して入力され
た検索データのビットパターンとが一致する（マスクの
かけられたビットについては、上述のように一致してい
るものとみなされる）場合、一致線３０にプリチャージ
された電荷がトランジスタ２９＿０，…，２９＿Ｐ−
２，２９＿Ｐ−１を経由して流れ出し、これにより一致
線３０がディスチャージされ、この一致線３０のうち図
４におけるインバータ３１の入力側の部分は論理‘０’
の状態となる。この論理‘０’がインバータ３１で反転
され、論理‘１’の一致信号がこのインバータ３１から
出力され、各一致フラグレジスタ１５＿１，１５＿２，
…，１５＿ｎ（図３参照）に入力される。
は、ワードメモリに記憶されたビットパターンとビット
線対２４＿０，２５＿０；…；２４＿Ｐ−２，２５＿Ｐ
−２；２４＿Ｐ−１，２５＿Ｐ−１を経由して入力され
た検索データのビットパターンとが一致する（マスクの
かけられたビットについては、上述のように一致してい
るものとみなされる）場合、一致線３０にプリチャージ
された電荷がトランジスタ２９＿０，…，２９＿Ｐ−
２，２９＿Ｐ−１を経由して流れ出し、これにより一致
線３０がディスチャージされ、この一致線３０のうち図
４におけるインバータ３１の入力側の部分は論理‘０’
の状態となる。この論理‘０’がインバータ３１で反転
され、論理‘１’の一致信号がこのインバータ３１から
出力され、各一致フラグレジスタ１５＿１，１５＿２，
…，１５＿ｎ（図３参照）に入力される。
【００１２】またワードメモリに記憶された被検索デー
タのビットパターンとビット線対２４＿０，２５＿０；
…；２４＿Ｐ−２，２５＿Ｐ−２；２４＿Ｐ−１，２５
＿Ｐ−１を経由して入力された検索データのビットパタ
ーンとが不一致の場合には、一致線３０はプリチャージ
による論理‘１’の状態にとどまり、この論理‘１’が
インバータ３１で反転され、論理‘０’の不一致信号が
出力される。
タのビットパターンとビット線対２４＿０，２５＿０；
…；２４＿Ｐ−２，２５＿Ｐ−２；２４＿Ｐ−１，２５
＿Ｐ−１を経由して入力された検索データのビットパタ
ーンとが不一致の場合には、一致線３０はプリチャージ
による論理‘１’の状態にとどまり、この論理‘１’が
インバータ３１で反転され、論理‘０’の不一致信号が
出力される。
【００１３】尚、図４に示す回路構成は一例に過ぎず、
種々の構造のものが知られ、あるいは考えられている。
種々の構造のものが知られ、あるいは考えられている。
【００１４】
【発明が解決しようとする課題】上記のような内容アド
レス式メモリにおいて、検索情報との完全一致のみでな
く、１ビット違い、１字違いなどの類似した情報を検索
することが要望されており、この要望を満足する内容ア
ドレス式メモリが種々提案されている（例えば特開平５
−１０１６８２号公報参照）。
レス式メモリにおいて、検索情報との完全一致のみでな
く、１ビット違い、１字違いなどの類似した情報を検索
することが要望されており、この要望を満足する内容ア
ドレス式メモリが種々提案されている（例えば特開平５
−１０１６８２号公報参照）。
【００１５】上記公報で提案された検索方式を採用する
と、完全一致、１ビット違い、２ビット違いなど、ハミ
ング距離の異なる複数の同一あるいは類似した情報を検
索することができるが、そのように構成した場合、例え
ば完全一致と１ビット違いの情報を検索した場合、完全
一致のものと１ビット違いのものとが区別されずにプラ
イオリティエンコーダにつながる。このため、例えば、
完全一致のものについて１ビット速いものよりも高い優
先度をつけて検出したい場合には、適応不可能であっ
た。
と、完全一致、１ビット違い、２ビット違いなど、ハミ
ング距離の異なる複数の同一あるいは類似した情報を検
索することができるが、そのように構成した場合、例え
ば完全一致と１ビット違いの情報を検索した場合、完全
一致のものと１ビット違いのものとが区別されずにプラ
イオリティエンコーダにつながる。このため、例えば、
完全一致のものについて１ビット速いものよりも高い優
先度をつけて検出したい場合には、適応不可能であっ
た。
【００１６】本発明は、上記事情に鑑み、ハミング距離
の異なるデータの検索を行なうとともに、それらの検出
結果の整理が図られた内容アドレス式メモリを提供する
ことを目的とする。
の異なるデータの検索を行なうとともに、それらの検出
結果の整理が図られた内容アドレス式メモリを提供する
ことを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成する本発
明の内容アドレス式メモリは、それぞれ１ワード分のデ
ータが格納される複数のワードメモリそれぞれに複数の
被検索データそれぞれを格納しておき、検索データを入
力し、格納された複数の被検索データの中から所望の被
検索データが格納されたワードメモリを検出する内容ア
ドレス式メモリにおいて、 （１）検索データと被検索データとの互いに対応する１
ビットもしくは複数ビットからなる単位情報どうしが一
致するか相違するかを一単位距離とした少なくとも２つ
のハミング距離について、各ワードメモリに、入力され
た検索データと比較し各ハミング距離だけ離れた被検索
データが格納されているか否かを各ハミング距離毎に検
出する、各ワードメモリそれぞれに対応して備えられた
検出回路 （２）検出回路により検出されたワードメモリを、ハミ
ング距離相互に付された優先順、かつ同一のハミング距
離の被検索データが格納されたワードメモリについては
所定の優先順に指定するプライオリティエンコーダ を備えたことを特徴とする。
明の内容アドレス式メモリは、それぞれ１ワード分のデ
ータが格納される複数のワードメモリそれぞれに複数の
被検索データそれぞれを格納しておき、検索データを入
力し、格納された複数の被検索データの中から所望の被
検索データが格納されたワードメモリを検出する内容ア
ドレス式メモリにおいて、 （１）検索データと被検索データとの互いに対応する１
ビットもしくは複数ビットからなる単位情報どうしが一
致するか相違するかを一単位距離とした少なくとも２つ
のハミング距離について、各ワードメモリに、入力され
た検索データと比較し各ハミング距離だけ離れた被検索
データが格納されているか否かを各ハミング距離毎に検
出する、各ワードメモリそれぞれに対応して備えられた
検出回路 （２）検出回路により検出されたワードメモリを、ハミ
ング距離相互に付された優先順、かつ同一のハミング距
離の被検索データが格納されたワードメモリについては
所定の優先順に指定するプライオリティエンコーダ を備えたことを特徴とする。
【００１８】ここで、 （３）各ワードメモリ毎に備えられた各検出回路が、複
数の単位情報について並列的に各ハミング距離を検出す
るものであることが好ましい。 具体的には、 （４）上記各検出回路が、所定の信号伝達の起点となる
信号入力端子と、それぞれが少なくとも２つのハミング
距離にそれぞれ対応する複数の信号出力端子と信号入力
端子から入力された所定の信号が、各単位情報のハミン
グ距離が零かあるいは単位距離だけ離れているかに応じ
て複数の信号出力端子それぞれの方向の向かって伝達さ
れるように、信号入力端子と複数の信号出力端子との間
に配列された複数のスイッチ素子を備えたものであるこ
とが好ましい。
数の単位情報について並列的に各ハミング距離を検出す
るものであることが好ましい。 具体的には、 （４）上記各検出回路が、所定の信号伝達の起点となる
信号入力端子と、それぞれが少なくとも２つのハミング
距離にそれぞれ対応する複数の信号出力端子と信号入力
端子から入力された所定の信号が、各単位情報のハミン
グ距離が零かあるいは単位距離だけ離れているかに応じ
て複数の信号出力端子それぞれの方向の向かって伝達さ
れるように、信号入力端子と複数の信号出力端子との間
に配列された複数のスイッチ素子を備えたものであるこ
とが好ましい。
【００１９】また、 （５）上記プライオリティエンコーダは、少なくとも２
つのハミング距離それぞれに対応して備えられた、互い
に同一のハミング距離の被検索データが格納されたワー
ドメモリを所定の優先順に指定する複数の第１のプライ
オリティエンコーダと、複数の第１のプライオリティエ
ンコーダにより指定されたワードメモリのうち、ハミン
グ距離の優先順に従ったワードメモリを指定する第２の
プライオリティエンコーダとを備えた構成を有するもの
であることが好ましい。
つのハミング距離それぞれに対応して備えられた、互い
に同一のハミング距離の被検索データが格納されたワー
ドメモリを所定の優先順に指定する複数の第１のプライ
オリティエンコーダと、複数の第１のプライオリティエ
ンコーダにより指定されたワードメモリのうち、ハミン
グ距離の優先順に従ったワードメモリを指定する第２の
プライオリティエンコーダとを備えた構成を有するもの
であることが好ましい。
【００２０】
【作用】本発明の内容アドレス式メモリは、上記（１）
の検出回路により検出された、少なくとも２つのうちの
いずれかのハミング距離の被検索データが格納されたワ
ードメモリを、ハミング距離相互に付された優先順、か
つ同一のハミング距離の被検索データが格納されたワー
ドメモリについては所定の優先順に指定するプライオリ
ティエンコーダを備えたものであるため、検出されたワ
ードメモリのうち、ハミング距離の優先順に従った、優
先順位の高いデータが格納されたワードメモリが指定さ
れる。
の検出回路により検出された、少なくとも２つのうちの
いずれかのハミング距離の被検索データが格納されたワ
ードメモリを、ハミング距離相互に付された優先順、か
つ同一のハミング距離の被検索データが格納されたワー
ドメモリについては所定の優先順に指定するプライオリ
ティエンコーダを備えたものであるため、検出されたワ
ードメモリのうち、ハミング距離の優先順に従った、優
先順位の高いデータが格納されたワードメモリが指定さ
れる。
【００２１】ここで、上記（３）あるいは具体的には上
記（４）の検出回路を備えた場合、高速検索が可能とな
り、ハミング距離の優先順の高いデータを高速に得るこ
とができる。また、上記（５）のプライオリティエンコ
ーダを備えた場合、各第１のプライオリティエンコー
ダ、第２のプライオリティエンコーダとして従来の一般
的なプライオリティエンコーダをそのまま用いることが
でき好ましい。
記（４）の検出回路を備えた場合、高速検索が可能とな
り、ハミング距離の優先順の高いデータを高速に得るこ
とができる。また、上記（５）のプライオリティエンコ
ーダを備えた場合、各第１のプライオリティエンコー
ダ、第２のプライオリティエンコーダとして従来の一般
的なプライオリティエンコーダをそのまま用いることが
でき好ましい。
【００２２】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の内容アドレス式メモリの一実施例の、１
つのワードメモリを表わした回路図である。図４に示す
従来のワードメモリの要素と対応する要素には、図４に
付した番号と同一の番号を付して示し、相違点について
説明する。
１は、本発明の内容アドレス式メモリの一実施例の、１
つのワードメモリを表わした回路図である。図４に示す
従来のワードメモリの要素と対応する要素には、図４に
付した番号と同一の番号を付して示し、相違点について
説明する。
【００２３】このワードメモリには、図示のような多数
のＮ型トランジスタ５０＿０＿１，…，５０＿０＿４；
…；５０＿Ｐ−２＿１，５０＿Ｐ−２＿２；５０＿Ｐ−
１＿１、および、多数のＰ型トランジスタ５１＿０＿
１，…，５１＿０＿３；…；５１＿Ｐ−２＿１，５１＿
Ｐ−２＿２；５１＿Ｐ−１＿１を有するトランスミッシ
ョンゲートスイッチ網４９が備えられている。
のＮ型トランジスタ５０＿０＿１，…，５０＿０＿４；
…；５０＿Ｐ−２＿１，５０＿Ｐ−２＿２；５０＿Ｐ−
１＿１、および、多数のＰ型トランジスタ５１＿０＿
１，…，５１＿０＿３；…；５１＿Ｐ−２＿１，５１＿
Ｐ−２＿２；５１＿Ｐ−１＿１を有するトランスミッシ
ョンゲートスイッチ網４９が備えられている。
【００２４】このトランスミッションゲートスイッチ網
４９の信号入力側（図の左方）は、トランジスタ５２を
介して電源ＶDDに接続されており、トランジスタ５２が
導通状態になると電源ＶDDの電圧、即ち論理‘１’の信
号がトランスミッションゲートスイッチ網４９の信号出
力側（図の右方）に伝達される。このトランスミッショ
ンゲートスイッチ網４９は、各ハミング距離Ｌ＝０，
１，２，３に応じた合計４つの出力端子を有している。
４９の信号入力側（図の左方）は、トランジスタ５２を
介して電源ＶDDに接続されており、トランジスタ５２が
導通状態になると電源ＶDDの電圧、即ち論理‘１’の信
号がトランスミッションゲートスイッチ網４９の信号出
力側（図の右方）に伝達される。このトランスミッショ
ンゲートスイッチ網４９は、各ハミング距離Ｌ＝０，
１，２，３に応じた合計４つの出力端子を有している。
【００２５】例えば、メモリセル２１＿Ｐ−１で一致が
検出されると、Ｎ型トランジスタ５０＿Ｐ−１＿１とＰ
型トランジスタ５１＿Ｐ−１＿１の双方のゲートに論理
‘１’の信号が印加され、Ｎ型トランジスタ５０＿Ｐ−
１＿１は導通状態となりＰ型トランジスタ５１＿Ｐ−１
＿１は遮断状態となる。またこれとは逆に、メモリセル
２１＿Ｐ−１で一致が検出されない（不一致であった）
場合、Ｎ型トランジスタ５０＿Ｐ−１＿１とＰ型トラン
ジスタ５１＿Ｐ−１＿１の双方のゲートに論理‘０’の
信号が印加され、Ｎ型トランジスタ５０＿Ｐ−１＿１は
遮断状態となりＰ型トランジスタ５１＿Ｐ−１＿１は導
通状態となる。
検出されると、Ｎ型トランジスタ５０＿Ｐ−１＿１とＰ
型トランジスタ５１＿Ｐ−１＿１の双方のゲートに論理
‘１’の信号が印加され、Ｎ型トランジスタ５０＿Ｐ−
１＿１は導通状態となりＰ型トランジスタ５１＿Ｐ−１
＿１は遮断状態となる。またこれとは逆に、メモリセル
２１＿Ｐ−１で一致が検出されない（不一致であった）
場合、Ｎ型トランジスタ５０＿Ｐ−１＿１とＰ型トラン
ジスタ５１＿Ｐ−１＿１の双方のゲートに論理‘０’の
信号が印加され、Ｎ型トランジスタ５０＿Ｐ−１＿１は
遮断状態となりＰ型トランジスタ５１＿Ｐ−１＿１は導
通状態となる。
【００２６】このようにして、電源ＶDDから入力された
論理‘１’の信号は、各ビットが一致すればＮ型トラン
ジスタを経由して図の横方向に進み、不一致のビットが
あるとその不一致のメモリセルではＰ型トランジスタを
経由して図の下方に一段下がる。このようにして各ハミ
ング距離Ｌ＝０，１，２，３に応じて、電源ＶDDの論理
‘１’の信号が、各バッファアンプ５３＿１，５３＿
２，５３＿３，５３＿４を経由して各出力端子に伝達さ
れる。尚、ハミング距離Ｌ＝４以上の場合は、電源ＶDD
の論理‘１’の信号は途中で遮断され、いずれの出力端
子にも伝達されない。各バッファアンプ５３＿１，５３
＿２，５３＿３，５３＿４の入力端子は高抵抗素子など
によりプルダウンされている。もしくはそれらの入力端
子は、初期状態においてディスチャージされ、低電位と
なっている。
論理‘１’の信号は、各ビットが一致すればＮ型トラン
ジスタを経由して図の横方向に進み、不一致のビットが
あるとその不一致のメモリセルではＰ型トランジスタを
経由して図の下方に一段下がる。このようにして各ハミ
ング距離Ｌ＝０，１，２，３に応じて、電源ＶDDの論理
‘１’の信号が、各バッファアンプ５３＿１，５３＿
２，５３＿３，５３＿４を経由して各出力端子に伝達さ
れる。尚、ハミング距離Ｌ＝４以上の場合は、電源ＶDD
の論理‘１’の信号は途中で遮断され、いずれの出力端
子にも伝達されない。各バッファアンプ５３＿１，５３
＿２，５３＿３，５３＿４の入力端子は高抵抗素子など
によりプルダウンされている。もしくはそれらの入力端
子は、初期状態においてディスチャージされ、低電位と
なっている。
【００２７】このように、図１に示すワードメモリには
図示のトランスミッションゲートスイッチ網４９が備え
られているため、各ハミング距離毎に互いに分離した一
致ないし類似が検出される。図２は、本発明の内容アド
レス式メモリの一実施例の、プライオリティエンコーダ
の部分を表わした回路ブロック図である。
図示のトランスミッションゲートスイッチ網４９が備え
られているため、各ハミング距離毎に互いに分離した一
致ないし類似が検出される。図２は、本発明の内容アド
レス式メモリの一実施例の、プライオリティエンコーダ
の部分を表わした回路ブロック図である。
【００２８】図１に示す各ハミング距離Ｌ＝０，１，
２，３毎の出力端子は、多数のワードメモリ１１＿１，
１１＿２，…，１１＿ｎ（図３参照）にわたって、各ハ
ミング距離Ｌ＝０，１，２，３毎の各プライオリティエ
ンコーダ１６＿１，１６＿２，１６＿３，１６＿４に接
続されている。各プライオリティエンコーダ１６＿１，
…，１６＿４および後述するプライオリティエンコーダ
１６＿５は、従来の一般的な構成のプライオリティエン
コーダをそのまま採用することができる。検索が行なわ
れると、各ハミング距離毎に最優先のワードメモリのア
ドレスがデータセレクタ１６＿６に向けて出力され、
又、各プライオリティエンコーダ１６＿１，１６＿２，
１６＿３，１６＿４から有効なアドレスが出力されたか
否かを示す信号がプライオリティエンコーダ１６＿５に
入力される。プライオリティエンコーダ１６＿５では、
ハミング距離Ｌの小さい順に高い優先度が付されてお
り、最優先のハミングコードをデータセレクタ１６＿６
に送る。データセレクタ１６＿６は、一致ないし類似
（ハミング距離Ｌ＝３以内）が検出されたワードメモリ
の中のハミング距離の最も短い、かつ同一のハミング距
離の中では最も優先度の高いワードメモリのアドレス
が、ハミング距離を表わすハミングコードが付された形
で出力される。
２，３毎の出力端子は、多数のワードメモリ１１＿１，
１１＿２，…，１１＿ｎ（図３参照）にわたって、各ハ
ミング距離Ｌ＝０，１，２，３毎の各プライオリティエ
ンコーダ１６＿１，１６＿２，１６＿３，１６＿４に接
続されている。各プライオリティエンコーダ１６＿１，
…，１６＿４および後述するプライオリティエンコーダ
１６＿５は、従来の一般的な構成のプライオリティエン
コーダをそのまま採用することができる。検索が行なわ
れると、各ハミング距離毎に最優先のワードメモリのア
ドレスがデータセレクタ１６＿６に向けて出力され、
又、各プライオリティエンコーダ１６＿１，１６＿２，
１６＿３，１６＿４から有効なアドレスが出力されたか
否かを示す信号がプライオリティエンコーダ１６＿５に
入力される。プライオリティエンコーダ１６＿５では、
ハミング距離Ｌの小さい順に高い優先度が付されてお
り、最優先のハミングコードをデータセレクタ１６＿６
に送る。データセレクタ１６＿６は、一致ないし類似
（ハミング距離Ｌ＝３以内）が検出されたワードメモリ
の中のハミング距離の最も短い、かつ同一のハミング距
離の中では最も優先度の高いワードメモリのアドレス
が、ハミング距離を表わすハミングコードが付された形
で出力される。
【００２９】このようにして、本実施例では、複数のハ
ミング距離のデータが一回で検索され、かつその中の最
優先のデータアドレスが直ちに得られ、このように高速
の一致、類似検索用の内容アドレス式メモリが構成され
ている。尚、上記実施例は、１ビット毎の不一致をもっ
て単位ハミング距離としたが、複数ビット（例えば一文
字を表わす８ビット）毎にその複数ビット中のいずれか
１ビット以上の不一致をもって単位ハミング距離として
もよい。この場合、例えばそれら複数ビット毎の一致検
索線をもち、その一致検索線の一致、不一致の信号を図
１に示すトランスミッションゲートスイッチ網に入力す
ればよい。
ミング距離のデータが一回で検索され、かつその中の最
優先のデータアドレスが直ちに得られ、このように高速
の一致、類似検索用の内容アドレス式メモリが構成され
ている。尚、上記実施例は、１ビット毎の不一致をもっ
て単位ハミング距離としたが、複数ビット（例えば一文
字を表わす８ビット）毎にその複数ビット中のいずれか
１ビット以上の不一致をもって単位ハミング距離として
もよい。この場合、例えばそれら複数ビット毎の一致検
索線をもち、その一致検索線の一致、不一致の信号を図
１に示すトランスミッションゲートスイッチ網に入力す
ればよい。
【００３０】また上記実施例は、ハミング距離Ｌ＝０，
１，２，３について検出する例であるが、検出するハミ
ング距離はこれに限定されず任意に定めることができ
る。また、上記実施例はハミング距離が短いほど優先度
が高いとしたが、ハミング距離相互の優先度は任意に定
めることができる。
１，２，３について検出する例であるが、検出するハミ
ング距離はこれに限定されず任意に定めることができ
る。また、上記実施例はハミング距離が短いほど優先度
が高いとしたが、ハミング距離相互の優先度は任意に定
めることができる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
互いに異なる少なくとも２つのハミング距離について検
索が行なわれ、検出されたワードメモリのうち最も小さ
なハミング距離を有するデータが格納されたワードメモ
リが指定される。
互いに異なる少なくとも２つのハミング距離について検
索が行なわれ、検出されたワードメモリのうち最も小さ
なハミング距離を有するデータが格納されたワードメモ
リが指定される。
【図１】本発明の内容アドレス式メモリの一実施例の、
１つのワードメモリを表わした回路図である。
１つのワードメモリを表わした回路図である。
【図２】本発明の内容アドレス式メモリの一実施例の、
プライオリティエンコーダの部分を表わした回路ブロッ
ク図である。
プライオリティエンコーダの部分を表わした回路ブロッ
ク図である。
【図３】内容アドレス式メモリの一例を表わした回路ブ
ロック図である。
ロック図である。
【図４】図３に示す内容アドレス式メモリ中の１つのワ
ードメモリを表わした詳細回路図である。
ードメモリを表わした詳細回路図である。
【符号の説明】 １１＿０，…１１＿Ｐ−２，１１＿Ｐ−１ メモリセル ４９ トランスミッションゲートスイッチ網 １６＿１，１６＿２，１６＿３，１６＿４，１６＿５
プライオリティエンコーダ １６＿６ データセレクタ
プライオリティエンコーダ １６＿６ データセレクタ
フロントページの続き (56)参考文献 特開 平５−81879（ＪＰ，Ａ) 特開 平５−189979（ＪＰ，Ａ) 特開 昭56−51092（ＪＰ，Ａ) 特開 昭56−19182（ＪＰ，Ａ) 特開 昭50−123428（ＪＰ，Ａ) 特開 平５−101682（ＪＰ，Ａ) 特開 昭63−193227（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/30 G11C 15/04 631
Claims (4)
- 【請求項１】 それぞれ１ワード分のデータが格納され
る複数のワードメモリそれぞれに複数の被検索データそ
れぞれを格納しておき、検索データを入力し、格納され
た複数の被検索データの中から所望の被検索データが格
納されたワードメモリを検出する内容アドレス式メモリ
において、 前記検索データと前記被検索データとの互いに対応する
１ビットもしくは複数ビットからなる単位情報どうしが
一致するか相違するかを一単位距離とした少なくとも２
つのハミング距離について、各ワードメモリに、入力さ
れた検索データと比較し各ハミング距離だけ離れた被検
索データが格納されているか否かを各ハミング距離毎に
検出する、各ワードメモリそれぞれに対応して備えられ
た検出回路と、 前記検出回路により検出されたワードメモリを、ハミン
グ距離相互に付された優先順、かつ同一のハミング距離
の被検索データが格納されたワードメモリについては所
定の優先順に指定するプライオリティエンコーダとを備
えたことを特徴とする内容アドレス式メモリ。 - 【請求項２】 前記各ワードメモリ毎に備えられた各検
出回路が、複数の前記単位情報について並列的に前記各
ハミング距離を検出するものであることを特徴とする請
求項１記載の内容アドレス式メモリ。 - 【請求項３】 前記各検出回路が、所定の信号伝達の起
点となる信号入力端子と、それぞれが前記少なくとも２
つのハミング距離にそれぞれ対応する複数の信号出力端
子と、前記信号入力端子から入力された所定の信号が、
各単位情報のハミング距離が零かあるいは単位距離だけ
離れているかに応じて前記複数の信号出力端子それぞれ
の方向に向かって伝達されるように、前記信号入力端子
と前記複数の信号出力端子との間に配列された複数のス
イッチ素子を備えたことを特徴とする請求項１記載の内
容アドレス式メモリ。 - 【請求項４】 前記プライオリティエンコーダが、前記
少なくとも２つのハミング距離それぞれに対応して備え
られた、互いに同一のハミング距離の被検索データが格
納されたワードメモリを所定の優先順に指定する複数の
第１のプライオリティエンコーダと、前記複数の第１の
プライオリティエンコーダにより指定されたワードメモ
リのうち、ハミング距離の優先順に従ったワードメモリ
を指定する第２のプライオリティエンコーダとを備えた
ことを特徴とする請求項１記載の内容アドレス式メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063354A JP2838034B2 (ja) | 1994-03-31 | 1994-03-31 | 内容アドレス式メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063354A JP2838034B2 (ja) | 1994-03-31 | 1994-03-31 | 内容アドレス式メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07271816A JPH07271816A (ja) | 1995-10-20 |
| JP2838034B2 true JP2838034B2 (ja) | 1998-12-16 |
Family
ID=13226835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6063354A Expired - Lifetime JP2838034B2 (ja) | 1994-03-31 | 1994-03-31 | 内容アドレス式メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2838034B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004013504A (ja) | 2002-06-06 | 2004-01-15 | Univ Hiroshima | パターン認識システム、このシステムに用いられる連想メモリ装置及びパターン認識処理方法 |
| JP6297000B2 (ja) * | 2015-01-16 | 2018-03-20 | 東芝メモリ株式会社 | 検索装置 |
-
1994
- 1994-03-31 JP JP6063354A patent/JP2838034B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07271816A (ja) | 1995-10-20 |
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