CN102376350B - 具有容忍变异字元线驱动抑制机制的随机存取存储器 - Google Patents

具有容忍变异字元线驱动抑制机制的随机存取存储器 Download PDF

Info

Publication number
CN102376350B
CN102376350B CN201110097442.9A CN201110097442A CN102376350B CN 102376350 B CN102376350 B CN 102376350B CN 201110097442 A CN201110097442 A CN 201110097442A CN 102376350 B CN102376350 B CN 102376350B
Authority
CN
China
Prior art keywords
transistor
character line
transistorized
follow
followed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110097442.9A
Other languages
English (en)
Other versions
CN102376350A (zh
Inventor
庄景德
林宜纬
陈家政
石维强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Faraday Technology Corp
Original Assignee
Faraday Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Faraday Technology Corp filed Critical Faraday Technology Corp
Publication of CN102376350A publication Critical patent/CN102376350A/zh
Application granted granted Critical
Publication of CN102376350B publication Critical patent/CN102376350B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种具有容忍变异字元线驱动抑制机制的随机存取存储器，其包括多个字元线驱动器、至少一第一追随晶体管与第二追随晶体管。各字元线驱动器有一输入端以接收一解码信号、一电源端以接受一工作电压、与一驱动端以驱动一字元线。一实施例中，第一追随晶体管有两沟道端，分别耦接字元线驱动器的驱动端与第二追随晶体管的一个沟道端。其中，第一追随晶体管的电子特性追随字元线驱动器中驱动晶体管的电子特性，第二追随晶体管的电子特性追随各存储单元中闸通晶体管的电子特性。本发明可以对读取干扰进行较佳的减抑，并加强静态噪声裕度，改善字元线使能电压的上升时间与随机存取存储器存取时序。

Description

具有容忍变异字元线驱动抑制机制的随机存取存储器
技术领域
本发明涉及一种随机存取存储器，特别涉及一种利用第一与第二追随晶体管分别追随字元线驱动器中驱动晶体管的电子特性与存储单元中闸通晶体管(pass-gate transistor)的电子特性来实现可容忍变异的字元线驱动抑制机制以增进低电压工作稳定性的随机存取存储器。
背景技术
随机存取存储器，例如静态随机存取存储器，已成为现代电子电路、装置与系统中最重要的构筑方块之一。
发明内容
先进的半导体工艺，像是低于100nm的工艺，具有充分的潜力来实现低工作电压、低功耗与低布局面积的随机存取存储器。然而，工艺、供应电压与温度的变异会对先进半导体工艺的产品造成影响。这些变异会降低随机存取存储器的稳定度。譬如说，静态随机存取存储器的读取干扰(Read-disturb)会降低读取的静态噪声裕度(RSNM，Read Static Noise Margin)，影响读取过程的稳定性。
随机存取存储器包括一个具有多行(row)的存储单元阵列；每一行上有多个存储单元，耦接于一对应字元线。各字元线的电压受控于一对应的字元线驱动器。每一存储单元中则设有一闩锁器(latch，例如由一对交错互耦的反相器形成)及至少一个闸通晶体管；闩锁器具有两个储存节点，闸通晶体管则有一控制端(如栅极)与两个沟道端(如源极与漏极)，分别耦合至对应的字元线、两储存节点的其中之一、以及一对应的位元线。
当要读取某一行与某一位元线上的某一存储单元时，该位元线会被预充电至逻辑1的高电压；经由该行的字元线，存储单元的闸通晶体管会被对应位元线驱动器使能，将对应储存节点导通至该位元线。若该储存节点储存逻辑0的低电压，存储单元中的闩锁器就会将该位元线由原先的高电压放电至逻辑0的低电压。然而，闸通晶体管和闩锁器中用于拉低电压的反相器晶体管会形成一分压电路，使逻辑0储存节点的电压升高为一读取干扰电压。若闸通晶体管在其两沟道端间的导通电阻较低(相较于存储单元闩锁器中用于拉低电压的反相器晶体管)，该储存节点上的读取干扰电压会上升超过闩锁器中另一反相器的翻转电压(trip voltage，使反相器转换输出逻辑值的输入电压临界值)，并导致该闩锁器所闩锁储存的数据被错误地翻转，也就是将该储存节点中原本储存的低电压逻辑0错误地翻转为高电压逻辑1。
前述的问题被称为读取干扰；工艺、供应电压与温度的变异会加重读取干扰的影响，因为闸通晶体管的导通特性(如用于使能闸通晶体管的字元线电压与闸通晶体管本身的导通电阻)与存储单元中各反相器的翻转电压都会随变异增加而扩大其漂移的范围，使各储存节点上由闸通晶体管导致的读取干扰电压更有可能会超过另一反相器的翻转电压。
减少读取干扰的解决方案之一是适当地降低字元线驱动器为使能闸通晶体管所提供的字元线使能电压。较低的字元线使能电压可实现一字元线驱动抑制(WLUD，Word-Line Under-Drive)机制，降低闸通晶体管的沟道导通程度，增加闸通晶体管的沟道端间导通电阻，而预充电位元线对储存节点的读取干扰也就连带降低。在为字元线驱动器实现字元线驱动抑制机制时，较佳地是能追随前述的变异来动态地调整字元线电压电平，以达成较佳的变异容忍。
因此，本发明的目的之一是提供一种随机存取存储器，其具备有容忍变异的字元线驱动抑制机制以提供一较低的字元线使能电压，并能依据/追随晶体管特性的工艺、电压与温度变异来动态地调整字元线使能电压。本发明随机存取存储器包括多个行、多个字元线驱动器、至少一第一追随晶体管与至少一第二追随晶体管。各行对应一字元线并设有多个存储单元；每一存储单元包括一个用以储存数据的闩锁器，以及至少一个闸通晶体管，耦接于闩锁器、对应字元线与一对应的位元线之间。各字元线驱动器设有一电源端、一驱动端、一输入端及一驱动晶体管；电源端接收一工作电压，驱动端耦合各字元线的其中之一，输入端接收一解码信号，而驱动晶体管则有一控制端与两沟道端，分别耦接输入端、驱动端与电源端。
各第一追随晶体管对应一字元线驱动器，其电子特性追随对应字元线驱动器中的(拉高)驱动晶体管，并具有两沟道端，其中一沟道端耦接对应字元线驱动器的驱动端。第二追随晶体管的电子特性追随存储单元中的闸通晶体管，并具有一沟道端，与第一追随晶体管的两沟道端的其中之一耦接。
本发明一实施例中，字元线驱动抑制机制由多个第一追随晶体管与多个第二追随晶体管实现。各第一追随晶体管对应一字元线驱动器，并设有一控制端与两沟道端(如一栅极、一漏极与一源极)。各第二追随晶体管对应一第一追随晶体管，也设有一控制端与两沟道端(如一栅极、一漏极与一源极)。一实施例中，各第一追随晶体管的控制端与两沟道端分别耦接一第二电压源(如一地电压源)、对应字元线、与对应第二追随晶体管的一沟道端；对应第二追随晶体管的另一沟道端与控制端则分别耦接第二电压源与对应字元线。各字元线驱动器的电源端共同耦接至一第一电压源(如一电源电压源)。
延续前述实施例，各第一追随晶体管的控制端可耦接至对应字元线驱动器的输入端，而非第二电压源。
另一实施例中，数个字元线驱动器可被群组起来以共用一共用第二追随晶体管；群组的各字元线驱动器各自对应一第一追随晶体管，此第一追随晶体管的控制端与两沟道端分别耦接对应字元线驱动器的输入端、对应字元线与共用第二追随晶体管的一沟道端。共用第二追随晶体管的控制端则可耦接至第一电压源或一电压控制器。
本发明的又一实施例中，各第一追随晶体管中有一个是电源侧第一追随晶体管，其两沟道端分别耦接第一电压源与各字元线驱动器的电源端。各第二追随晶体管中有一个是电源侧第二追随晶体管，其两沟道端分别耦接各字元线驱动器的电源端与第二电压源。如此，就能降低字元线驱动器的供应电压，以实现字元线驱动抑制机制。
以第一追随晶体管耦接字元线的电路架构可和前述实施例组合。电源侧第一与第二追随晶体管耦接各字元线驱动器的电源端；除此之外，第一与第二追随晶体管中还包括驱动侧第一追随晶体管与驱动侧第二追随晶体管。各驱动侧第一追随晶体管的控制端与两沟道端分别耦接第二电压源、对应字元线与一对应驱动侧第二追随晶体管的一沟道端；而对应第二追随晶体管的另一沟道端与控制端则分别耦接第二电压源与对应字元线。或者，各驱动侧第一追随晶体管与其对应的驱动侧第二追随晶体管的控制端可分别耦接对应字元线驱动器的输入端与一共用电压控制器。又如，各驱动侧第一追随晶体管可被群组起来共用同一个共用驱动侧第二追随晶体管；各驱动侧第一追随晶体管的两沟道端分别耦接对应字元线与共用驱动侧第二追随晶体管的一沟道端。
在本发明的又一种实施例中，各字元线驱动器对应一第一追随晶体管与一第二追随晶体管；第一追随晶体管的控制端与两沟道端分别耦接第二电压源、对应字元线与第二电压源，第二追随晶体管的控制端与两沟道端分别耦接第一电压源、对应字元线与第二电压源。或者，各字元线驱动器可对应一第一追随晶体管与两个第二追随晶体管，分别为一并联第二追随晶体管与一串联第二追随晶体管；第一追随晶体管的两沟道端分别耦接对应字元线与串联第二追随晶体管的一沟道端，并联第二追随晶体管的两沟道端则分别耦接字元线与串联第二追随晶体管的沟道端。又如，数个字元线驱动器可被群组起来以共用一共用第二追随晶体管，各字元线驱动器在此共用第二追随晶体管之外还另对应一第一追随晶体管与一并联第二追随晶体管。针对每一字元线驱动器，第一追随晶体管的两沟道端分别耦接对应字元线与共用第二追随晶体管的一沟道端，并联第二晶体管的两沟道端则分别耦接字元线与共用第二追随晶体管的沟道端。
本发明可以完整根据字元线拉高驱动晶体管与闸通晶体管的变异，以对读取干扰进行较佳的减抑，并加强静态噪声裕度，改善字元线使能电压的上升时间与随机存取存储器存取时序。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1至图10分别示意本发明的不同实施例。
上述附图中的附图标记说明如下：
10a-10j随机存取存储器
12a-12j字元线驱动电路
14存储单元阵列
16a-16j字元线驱动器
18a-18j、18e’-18g’电压调整器
22电压控制器
LT闩锁器
U(.，.)存储单元
WL(.)字元线
BL(.)、BLB(.)位元线
PG存取开关
B(.)位元线
Da(.)-Dj(.)字元线驱动单元
Iv1、Iv2反相器
nr、nl、nl’、nr’、ni、nt、nd、nc  节点
Pl-Pr、Mp1-Mp3、Mn1-Mn3晶体管
VDD、VSS电压源
Sd(.)、Sd0解码信号
具体实施方式
请参考图1，其所示意的是依据本发明一实施例的随机存取存储器10a。随机存取存储器10a设有一存储单元阵列14与一字元线驱动电路12a。存储单元阵列14有多行(row)，每行包括多个存储单元与一对应的字元线，例如说，存储单元U(m-1，n-1)与U(m-1，n)属于同一行，对应字元线WL(m-1)；存储单元U(m，n-1)与U(m，n)则同属另一行，对应字元线WL(m)。以下就以存储单元U(m，n)来代表各存储单元的通用架构；存储单元U(m，n)具有一闩锁器LT以储存数据(如一位元的数据)，并有一存取开关PG，其可依据字元线WL(m)的电压控制一位元线B(n)与存储单元U(m，n)储存节点的导通。位元线B(n)耦接同一列(column)的各存储单元，如存储单元U(m-1，n)与U(m，n)；而另一位元线B(n-1)则耦接另一列的存储单元U(m-1，n-1)与U(m，n-1)。
图1中也示意了存储单元U(m，n)的两种实施例；闩锁器LT可由两个反相器Iv1与Iv2形成，反相器Iv1与Iv2交错互耦于两节点(两储存节点)nr与n1之间。在一实施例中，位元线B(n)包括单一位元线BL(n)，存取开关PG中则设有一晶体管Pl(如一n沟道金属氧化物半导体晶体管)以作为单一闸通晶体管，其具有一控制端(栅极)与两沟道端(漏极与源极)，分别耦接对应字元线WL(m)、储存节点nl与位元线BL(n)的节点nl’。在另一实施例中，位元线B(n)设有位元线BL(n)与BLB(n)，故存取开关PG包括了两晶体管Pl与Pr以作为两个闸通晶体管。晶体管Pl的两沟道端耦接于节点nl与位元线BLB(n)的节点nl’，晶体管Pr的两沟道端则耦接于节点nr与位元线BL(n)的节点nr’；晶体管Pr与Pl的控制端(栅极)均耦接至字元线WL(m)。
字元线驱动电路12a可为上述两种存储单元实施例实现本发明的字元线驱动抑制机制。字元线驱动电路12a工作于两电压源VDD(电源电压源)与VSS(地电压源)之间，包括多个驱动单元，各驱动单元为一对应的字元线提供一字元线电压；例如说，字元线驱动单元Da(m)与Da(m-1)就分别对应字元线WL(m)与WL(m-1)。
以字元线驱动单元Da(m)为例来说明各字元线驱动单元的通用架构；字元线驱动单元Da(m)设有一字元线驱动器16a与一电压调整器18a。字元线驱动器16a设有一晶体管Mp1(如一p沟道金属氧化物半导体晶体管)与一晶体管Mn1(如一n沟道金属氧化物半导体晶体管)；而节点ni、nd与nt则分别为一输入端，一驱动端与一电源端。节点ni接收一对应解码信号Sd(m)(譬如说由一字元地址预解码器接收，未示于图)，节点nd耦接字元线WL(m)，而节点nt则由电压源VDD接收工作电压。
晶体管Mp1为一拉高(pull-up)驱动晶体管，具有一控制端与两沟道端，分别耦接节点ni、nt与nd；晶体管Mn1则为一拉低(pull-down)驱动晶体管，也具有一控制端与两沟道端，分别耦接节点ni、电压源VSS与节点nd。字元线驱动器控制字元线WL(m)的电压转换；当对应于字元线WL(m)的某一存储单元要被存取时，解码信号Sd(m)会触发字元线驱动单元Da(m)中的字元线驱动器16a，以升高字元线WL(m)的电压；拉高晶体管Mp1会导通而使字元线电压朝向电压源VDD升高，以提供一字元线使能电压。如此，在耦接于字元线WL(m)的各个存储单元中(如存储单元U(m，n-1)与U(m，n))，其闸通晶体管就会被使能导通。
为实现本发明的字元线驱动抑制机制，各字元线驱动单元Da(m)中的电压调整器18a会与字元线驱动器16a一起运作，以降低字元线WL(m)上用以使能对应闸通晶体管的字元线使能电压，并维护字元线使能电压，使其可以抵抗变异影响。图1实施例中，电压调整器18a包括一晶体管Mp2(如一p沟道金属氧化物半导体晶体管)与一晶体管Mn2(如一n沟道金属氧化物半导体晶体管)，可分别视为一第一追随晶体管与一第二追随晶体管。在每一字元线驱动单元Da(m)中，晶体管Mp2具有一控制端与两沟道端，分别耦接电压源VSS、节点nd与节点nc；晶体管Mp2的电子特性(例如两沟道端间的导通电阻、驱动能力和/或临限电压)会追随驱动晶体管Mp1的电子特性。晶体管Mn2也具有一控制端与两沟道端，分别耦接节点nd、节点nc与电压源VSS；针对字元线WL(m)耦接的各存取开关PG，晶体管Mn2的电子特性会追随存取开关PG中各闸通晶体管的电子特性。
电压调整器18a的运作情形可描述如下。在字元线驱动单元Da(m)中，当字元线驱动器16a的晶体管Mp1导通而拉高字元线WL(m)的电压以提供字元线使能电压来使能字元线WL(m)的各闸通晶体管时，电压调整器18a中的晶体管Mn2也会导通，故晶体管Mp2与Mn2均会导通而由节点nd汲取电流；因此，节点nd的电压(也就是字元线WL(m)的字元线使能电压)就会降低至一个低于电压源VDD的电压值，实现字元线驱动抑制机制。等效上来说，导通的晶体管Mp2与Mn2会在节点nd与电压源VSS之间提供一电阻，以降低字元线使能电压。
再者，由字元线驱动单元Da(m)提供的字元线使能电压会由晶体管Mp2与Mn2自动地动态调整，以维护字元线使能电压，使其能对抗各种变异。例如说，在拉高驱动晶体管Mp1驱动字元线使能电压时，若工艺变异使驱动晶体管Mp1成为一个具有高电流驱动能力与低沟道电阻(即其沟道端间的导通电阻)的快晶体管(fast transistor)，晶体管Mp1会倾向将节点nd的电压提升地更高，更趋近电压源VDD。然而，由于晶体管Mp2的电流驱动能力会追随晶体管Mp1的电流驱动能力，晶体管Mp2的导通沟道电阻也会较低，使电压调整器18a会由节点nd汲取更多电流；因此，节点nd的字元线使能电压就会被动态地维护，抵抗变异的影响。
类似地，若耦接于字元线WL(m)的各闸通晶体管因工艺变异而成为快晶体管，会倾向于提高储存节点的读取干扰电压，更容易引发错误的数据翻转。然而，由于晶体管Mn2的行为表现会追随各闸通晶体管，故晶体管Mn2也为一快晶体管，具有较低的导通沟道电阻，使电压调整器18a会由节点nd汲取更多电流，连带使字元线WL(m)的字元线使能电压降低，而闸通晶体管的导通程度(与读取干扰电压)也就会一并降低。
在电压驱动单元Da(m)的电压调整器18a中使用追随晶体管Mn2而不使用无源的电阻，对字元线WL(m)的电压上升时间有正面的助益，可改善随机存取存储器10a的存取时序。当字元线驱动器16a将节点nd的电压由一低电压(例如，趋近电压源VSS的电压)开始拉高时，节点nd的初始低电压不会将晶体管Mn2完全导通，故电压调整器18a的晶体管Mp2与Mn2一开始并不会向节点nd汲取电流，不会影响字元线驱动器16a对节点nd的充电，而节点nd的电压就能更快地被建立起来；相较之下，若以一无源电阻取代晶体管Mn2，当字元线驱动器16a开始拉高字元线电压时，此电阻会从一开始就由节点nd汲取电流，阻扰对节点nd的充电。此外，由于字元线驱动单元Da(m)在作为电源端的节点nt直接耦接电压源VDD，晶体管Mp1会由电压源VDD获得充分完全的电压供应，以加快字元线使能电压的上升速度。
依据本发明的另一实施例，图1的随机存取存储器10a可修改衍生为图2的随机存取存储器10b。类似于随机存取存储器10a的字元线驱动电路12a，随机存取存储器10b的字元线驱动电路12b具有各字元线驱动单元，例如Db(m-1)与Db(m)；各字元线驱动单元Db(m)设有一字元线驱动器16b与一电压调整器18b，前者具有驱动晶体管Mp1与Mn1，后者则设置追随晶体管Mp2与Mn2。在各字元线驱动单元Db(m)中，追随晶体管Mp2的控制端耦接于节点ni，而非电压源VSS。当字元线WL(m)被选择时，解码信号Sd(m)会在节点ni以低电压触发节点nd的电压提升；由于电压调整器18b只需在字元线WL(m)被选择时进行运作，故晶体管Mp2的控制端可直接受控于解码信号Sd(m)。当解码信号Sd(m)降低以导通字元线驱动器16b的拉高驱动晶体管Mp1时，晶体管Mp2也一并被导通，使电压调整器18b能够开始运作，得以维护并补偿字元线WL(m)的字元线使能电压。当解码信号Sd(m)回升至高电压而终止字元线WL(m)的存取时，晶体管Mp1与Mp2就会关闭而不再导通运作。在随机存取存储器10b中，字元线驱动电路12b的布局面积能够缩减；由于晶体管Mp1与Mp2均耦接节点ni与nd，两者的布局能够优化而缩减。
延续图1与图2，请参考图3，其示意的是本发明另一实施例的随机存取存储器10c。随机存取存储器10c的字元线驱动电路12c具有多个字元线驱动单元，如Dc(m)至Dc(m+K-1)，分别对应字元线WL(m)至WL(m+K-1)。以字元线驱动单元Dc(m)为例来说明各字元线驱动单元的共通架构，字元线驱动单元Dc(m)具有一字元线驱动器16c与一电压调整器18c，前者设有驱动晶体管Mp1与Mn1，后者则设有晶体管Mp2，可视为一第一追随晶体管。在图1与图2的每一字元线驱动单元Da(m)与Db(m)都各自有一对应的第二追随晶体管Mn2，图3中的多个(K个)字元线驱动单元Dc(m)至Dc(m+K-1)则被群组起来共用同一个共用第二追随晶体管Mn2。在各字元线驱动单元Dc(m)至Dc(m+K-1)中，各第一追随晶体管Mp2的两沟道端分别耦接对应字元线的节点nd，与该共用第二追随晶体管Mn2的一个沟道端。共用第二追随晶体管Mn2的控制端(栅极)耦接一电压控制器22，以接收一栅极偏压。随机存取存储器12c不但承袭随机存取存储器12a与12b的各项优点，其布局面积也可降低，因为多个字元线驱动单元可共用同一个第二追随晶体管Mn2。
较佳地，各字元线WL(m)至WL(m+K-1)(与对应字元线驱动单元Dc(m)至Dc(m+K-1))被群组的原则可以是：单一时间内，同一群组中只有一个字元线被使能选择，其余的字元线则失能而不被选择。因此，在同一群组中，一次只有一个第一追随晶体管Mp2会被导通而和共用第二追随晶体管Mn2共同运作。在此种安排下，由于共用第二追随晶体管Mn2在同一时间内不需面对多个导通的第一追随晶体管Mp2，共用第二追随晶体管Mn2不需要有大布局面积。在随机存取存储器10c中，同一个有效次阵列(active sub-array，以存储单元阵列14代表)可分享一个第二追随晶体管Mn2，也就是说，K等于此有效次阵列14的行数。或者，有效次阵列14的所有行可被群组为多个不同的群组，例如说，字元线WL(m)至WL(m+K-1)为第一群组，共用同一个共用第二追随晶体管Mn2，而字元线WL(m+K)至WL(m+2*K-1)则为第二群组，共用另一个共用追随晶体管Mn2。各共用第二追随晶体管Mn2可各自拥有对应的电压控制器22，或者，不同群组的多个共用第二追随晶体管可共用同一个电压控制器22。
电压控制器22可以是一可编程(programmable)的电压源，以为第二追随晶体管Mn2提供一个可编程的栅极偏压。在将随机存取存储器12c实现于晶粒(die)或晶片(chip)时，电压控制器可根据不同晶粒/晶片间的变异而于不同晶粒/晶片中各自调整字元线驱动抑制的程度。举例而言，若在一第一晶粒的随机存取存储器12c中，其p沟道金属氧化物半导体晶体管因快晶体管的变异而使字元线使能电压偏高，第一晶粒中的电压控制器22就可被编程来提供一较高的栅极偏压，以反向补偿(降低)字元线使能电压；若在一第二晶粒的随机存取存储器12c中，其p沟道金属氧化物半导体晶体管变异为慢晶体管而使其字元线使能电压偏低，第二晶粒中的电压控制器22可被编程来提供一较低的栅极偏压，以提高字元线使能电压。电压控制器22的编程设定可由晶粒/晶片中的内部编程电路(如内置自我测试器，built-inself-tester)进行。或者，在晶粒/晶片出厂前可先进行测试，以为各晶粒/晶片决定一个适合的编程设定，并将编程设定烧录至晶粒/晶片的非易失性存储装置中。又如，晶粒/晶片可设置一或多个输入脚位，以接收外部传入的编程设定。
请参考图4，其示意本发明另一实施例的随机存取存储器10d。随机存取存储器10d有一字元线驱动电路12d，其设有多个字元线驱动单元以驱动存储单元阵列14中的多条对应字元线，例如说，字元线驱动单元Dd(m)至Dd(m+K-1)就分别对应字元线WL(m)至WL(m+K-1)。以字元线驱动单元Dd(m)来说明各字元线驱动单元的共通架构，字元线驱动单元Dd(m)设有一字元线驱动器16d，其包括有一晶体管Mp1与Mn1，分别为拉高驱动晶体管与拉低驱动晶体管。字元线驱动单元Dd(m)的字元线驱动器16d于节点ni的输入端接收一解码信号Sd(m)、于节点nt的电源端接受工作电压供应，并于节点nd的驱动端为对应字元线WL(m)提供字元线使能电压。
字元线驱动单元Dd(m)至Dd(m+K-1)被群组起来以共用一个电压控制器18d；电压控制器18d包括一对晶体管Mp3(如一p沟道金属氧化物半导体晶体管)与Mn3(如一n沟道金属氧化物半导体晶体管)，分别作为一电源侧第一追随晶体管与一电源侧第二追随晶体管。电源侧第一追随晶体管Mp3有一控制端与两沟道端，分别耦接电压源VSS、电压源VDD与各字元线驱动单元Dd(m)至Dd(m+K-1)的节点nt；电源侧第二追随晶体管Mn3也具有一控制端与两沟道端，分别耦接一解码信号Sd0、电压源VSS，以及各字元线驱动单元Dd(m)至Dd(m+K-1)的节点nt。由于晶体管Mp3与Mn3可控制同一群组中各字元线驱动单元Dd(m)至Dd(m+K-1)的节点nt电压，故可为各字元线驱动单元Dd(m)至Dd(m+K-1)中的字元线驱动器16d降低工作电压供应，借此来实现字元线驱动抑制机制。
对应字元线驱动单元Dd(m)至Dd(m+K-1)的字元线WL(m)至WL(m+K-1)被群组的原则可以是：当存取(选择)字元线WL(m)至WL(m+K-1)的其中之一时，解码信号Sd0可导通电源侧第二追随晶体管Mn3。如此，电源侧第一与第二追随晶体管Mp3与Mn3的沟道电阻就会在电压源VDD与VSS间进行分压，以供应一个低于电压源VDD的工作电压，而由各字元线驱动单元Dd(m)至Dd(m+K-1)的字元线驱动器16d所提供的字元线使能电压就会被降低。为维护一个稳定且可抵抗变异的字元线使能电压，电源侧第一追随晶体管Mp3的电子特性会追随各晶体管Mp1的电子特性，而电源侧第二追随晶体管Mn3的电子特性则追随各存储单元中的闸通晶体管。举例而言，当字元线WL(m)被使能(选择)时，快晶体管Mp1会倾向于汲取更多电流而降低节点nt的电压，但快晶体管Mp3的导通沟道电阻也会较低，使快晶体管Mp3倾向于将节点nt的电压提升；因此，变异的影响就会被抵减，供应于节点nt的工作电压可被维护，连带地，节点nd的字元线使能电压也就能一并维持稳定。
在随机存取存储器10d中，所有行的所有字元线驱动单元可以共用同一对电源侧第一与第二追随晶体管Mp3与Mn3；也即K等于存储单元阵列14的总行数。或者，存储单元阵列14的所有行可被群组为不同的群组，例如说，字元线WL(m)至WL(m+K-1)为第一群组，共用一对电源侧第一与第二追随晶体管Mp3与Mn3；字元线WL(m+K)至WL(m+2*K-1)则群组为第二群组，共用另一对电源侧第一与第二追随晶体管Mp3与Mn3，以此类推。
随机存取存储器10a至10c的字元线驱动抑制机制可以和随机存取存储器10d的字元线驱动抑制机制合并，如图5、6与7所示的随机存取存储器10e、10f与10g。图5的随机存取存储器10e设有一字元线驱动电路12e，其包括了多个字元线驱动单元，如De(m)至De(m+K-1)；以下以字元线驱动单元De(m)来代表各字元线驱动单元的共通架构。类似于图1的字元线驱动单元Da(m)，随机存取存储器10e的字元线驱动单元De(m)设有一字元线驱动器16a与一电压调整器18e。字元线驱动器16e于节点ni、nd与nt分别具有一输入端、一驱动端与一电源端，并设置两晶体管Mp1与Mn1，分别为拉高驱动晶体管与拉低驱动晶体管。电压调整器18e则设有晶体管Mp2与Mn2，分别为驱动侧第一追随晶体管与驱动侧第二追随晶体管。再者，随机存取存储器10e还有另一电压调整器18e’，其具有晶体管Mp3与Mn3，分别是电源侧第一追随晶体管与电源侧第二追随晶体管；电压调整器18e’可在节点nt为各字元线驱动单元De(m)至De(m+K-1)的各字元线驱动器16e供应工作电压。
由于电压调整器18e’供应的工作电压低于电压源VDD，各字元线驱动单元De(m)至De(m+K-1)的字元线驱动器16e与电压调整器18e便能进一步提供比该工作电压更低的字元线使能电压；在电压调整器18e’与18e的共同运作下，就能实现字元线驱动抑制机制。为维护字元线使能电压，第一追随晶体管Mp2与Mp3的电子特性会追随拉高驱动晶体管Mp1的电子特性，第二追随晶体管Mn2与Mn3的电子特性则追随存储单元中的各闸通晶体管。
图6的随机存取存储器10f设有一字元线驱动电路12f，其配备一电压调整器18f’；在群组的各字元线驱动单元Df(m)至Df(m+K-1)中的字元线驱动器16f与电压调整器18f可和电压调整器18f’一起运作。以字元线驱动单元Df(m)为例说明各字元线驱动单元的共通架构，字元线驱动单元Df(m)中设有晶体管Mp2与Mn2，分别作为驱动侧第一与第二追随晶体管；晶体管Mp2的控制端(栅极)在节点ni耦接字元线驱动器16f的输入端，晶体管Mn2的控制端则耦接一共用电压控制器22。
在图7的随机存取存储器10g中，除了以电源侧第一与第二追随晶体管Mp3与Mn3所形成的电压调整器18g’，被群组起来的各字元线驱动单元Dg(m)至Dg(m+K-1)也各设有一电压调整器18g；电压调整器18g中以晶体管Mp2作为驱动侧第一追随晶体管，而字元线驱动单元Dg(m)至Dg(m+K-1)的晶体管Mp2则一并耦接至同一个晶体管Mn2，作为共用驱动侧第二追随晶体管，类似图3中的电路。
图8示意本发明另一实施例的随机存取存储器10h，其设有一字元线驱动电路12h，包括有多个字元线驱动单元，如Dh(m-1)与Dh(m)。以字元线驱动单元Dh(m)为例来说明各字元线驱动单元的共通架构，其设有一字元线驱动器16h与一对应的电压调整器18h。在字元线驱动单元Dh(m)中，字元线驱动器16h包括两晶体管Mp1与Mn1，分别为拉高与拉低驱动晶体管，并在节点ni的输入端接收解码信号Sd(m)，在节点nt的电源端接收电压源VDD所供应的工作电压，在节点nd的驱动端为存储单元阵列14的字元线WL(m)提供字元线使能电压。字元线驱动单元Dh(m)的电压控制器18h则包括晶体管Mp2与Mn2，分别为第一与第二追随晶体管；晶体管Mp2有一控制端与两沟道端，分别耦接电压源VSS、节点nd(即对应的字元线WL(m))，以及电压源VSS；晶体管Mn2也有一控制端与两沟道端，分别耦接电压源VDD、节点nd与电压源VSS。
类似于字元线驱动电路12a至12c与12e至12g中对第一与第二追随晶体管Mp2与Mn2的串联安排，图8字元线驱动电路12h中对第一与第二追随晶体管Mp2与Mn2的并联安排也能利用晶体管Mp2与Mn2对晶体管Mp1与闸通晶体管的电子特性追随来实现抵抗变异的字元线驱动抑制机制。举例而言，当拉高驱动晶体管Mp1驱动字元线使能电压时，快晶体管Mp1的高电流驱动能力与低沟道电阻(其两沟道端间的导通电阻)会倾向将节点nd的电压拉升地更高，使字元线使能电压更趋近电压源VDD；然而，既然晶体管Mp2的驱动能力会追随晶体管Mp1，晶体管Mp2也会由节点nd汲取更多电流而使其电压降低；因此，节点nd的字元线使能电压就能被动态地维护，降低变异对字元线使能电压的影响。同理，在耦接字元线WL(m)的存储单元中，若闸通晶体管因变异而变成快晶体管，闸通晶体管会倾向将储存节点的读取干扰电压提高。然而，由于晶体管Mn2的行为与性能会追随闸通晶体管，晶体管Mn2会由节点nd汲取更多电流，反向地降低字元线WL(m)的字元线使能电压，使闸通晶体管的沟道导通程度降低，连带使读取干扰电压一并降低。
追随晶体管的串联与并联可以合并，如图9的随机存取存储器10i与图10的随机存取存储器10j。在随机存取存储器10i的字元线驱动电路12i中，各字元线驱动单元，如Di(m)，包括有一字元线驱动器16i与一电压调整器18i。电压调整器18i设有晶体管Mp2作为第一追随晶体管，并设有两晶体管(如n沟道金属氧化物半导体晶体管)Mn2与Mn3，分别为并联第二追随晶体管与串联第二追随晶体管。在字元线驱动单元Di(m)中，第一追随晶体管Mp2有一控制端与两沟道端，分别耦接电压源VSS、节点nd与节点nc；并联第二追随晶体管Mn2也有一控制端与两沟道端，分别耦接电压源VDD、节点nd与节点nc；串联第二追随晶体管Mn3也有一控制端与两沟道端，分别耦接节点nd、nc与电压源VSS。晶体管Mp2的电子特性被设计来追随晶体管Mp1的电子特性，而晶体管Mn2与Mn3的电子特性则设计来追随存储单元闸通晶体管的电子特性，而各驱动单元Di(m)中的电压调整器18i与字元线驱动器16i就能提供抵抗变异的字元线驱动抑制机制。
串联第二追随晶体管可由群组的多个字元线驱动单元Dj(m)至Dj(m+K-1)共用，如图10的随机存取存储器10j所示。在字元线驱动电路12j的各字元线驱动单元Dj(m)中，电压调整器18j设有晶体管Mp2与Mn2，分别为第一追随晶体管与并联第二追随晶体管，而各字元线驱动单元Dj(m)至Dj(m+K-1)的电压调整器18j则统一于节点nc耦接至共用串联第二追随晶体管Mn3，以实现容忍变异的字元线驱动抑制机制。共用串联第二晶体管Mn3的控制端可受控于电压控制器22。
图1至图10的字元线驱动电路12a至12j可被推广运用于各种需要变异容忍字元线驱动抑制机制的存储单元阵列。举例而言，在多端口存储单元阵列中，各存储单元有多个端口，每个端口设由一存取开关耦接一对应字元线；而本发明就可为每一端口的字元线设置一对应的驱动电路。
在使用无源电阻的公知技术中，电阻本身的变异会影响字元线驱动抑制机制的效能，也无法完全地根据所有的晶体管变异(例如说，只能追随闸通晶体管的变异或只能追随字元线拉高驱动晶体管的变异)，还会使字元线使能电压的上升时间变慢；相较之下，本发明变异容忍字元线驱动抑制机制可以完整根据字元线拉高驱动晶体管与闸通晶体管的变异，以对读取干扰进行较佳的减抑，并加强静态噪声裕度，改善字元线使能电压的上升时间与随机存取存储器存取时序。
综上所述，虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (12)

1.一种随机存取存储器，包含：
多个行，每一该行包含多个存储单元及一对应的字元线；各该存储单元包含一个用于储存数据的闩锁器以及至少一闸通晶体管，耦接于该闩锁器、该对应字元线与一对应位元线之间；
多个字元线驱动器，每一该字元线驱动器包含一电源端、一驱动端、一输入端及一驱动晶体管；该电源端接收一工作电压，该驱动端耦接所述行的所述字元线的其中之一，该输入端接收一解码信号，该驱动晶体管包含一控制端与两沟道端，分别耦接该输入端、该驱动端与该电源端；
至少一第一追随晶体管，各该第一追随晶体管对应所述字元线驱动器的其中之一，包含两沟道端；其中一沟道端耦接该对应字元线驱动器的该电源端及该驱动端的其中之一；该第一追随晶体管的电子特性追随该对应字元线驱动器中该驱动晶体管的电子特性,以使该两者电子特性的变异倾向呈一定比例关系；以及
至少一第二追随晶体管，包含一沟道端，耦接该第一追随晶体管的该两沟道端的其中之一；该第二追随晶体管的电子特性追随所述存储单元中所述闸通晶体管的电子特性,以使该两者电子特性的变异倾向呈一定比例关系。
2.如权利要求1所述的随机存取存储器，其包含多个第一追随晶体管与多个第二追随晶体管，各该第一追随晶体管对应所述字元驱动器的其中之一，各该第二追随晶体管对应所述第一追随晶体管的其中之一，各该第一追随晶体管的该两沟道端分别耦接该对应字元线驱动器的该驱动端及该对应第二追随晶体管的该沟道端。
3.如权利要求2所述的随机存取存储器，其中，各该字元线驱动器的该电源端耦接于一第一电压源，各该第一追随晶体管更包含一控制端，耦接至一第二电压源；各该第二追随晶体管更包含一控制端，耦接该对应字元线驱动器的该驱动端。
4.如权利要求2所述的随机存取存储器，其中，各该字元线驱动器的该电源端耦接于一第一电压源，各该第一追随晶体管更包含一控制端，耦接该对应字元线驱动器的该输入端；各该第二追随晶体管更包含一控制端，耦接该对应字元线驱动器的该驱动端。
5.如权利要求1所述的随机存取存储器，其包含多个第一追随晶体管与一个第二追随晶体管，每一该第一追随晶体管对应所述字元线驱动器的其中之一，该第二追随晶体管为一共用第二追随晶体管；各该第一追随晶体管的该两沟道端分别耦接该对应字元驱动器的该驱动端以及该共用第二追随晶体管的该沟道端。
6.如权利要求1所述的随机存取存储器，其中，各该第一追随晶体管的该两沟道端分别耦接一第一电压源与所述字元线驱动器的所述电源端，该第二追随晶体管的该沟道端耦接所述字元线驱动器的所述电源端。
7.如权利要求1所述的随机存取存储器，包含多个第一追随晶体管与多个第二追随晶体管；各该第一追随晶体管更包含一控制端，所述第一追随晶体管的其中之一为一电源侧第一追随晶体管，其他则为驱动侧第一追随晶体管；所述第二追随晶体管的其中之一为一电源侧第二追随晶体管，其他则为驱动侧第二追随晶体管；该电源侧第一追随晶体管的该控制端与该两沟道端分别耦接一第二电压源、一第一电压源及所述字元线驱动器的所述电源端；各该驱动侧第二追随晶体管分别对应所述驱动侧第一追随晶体管的其中之一，各该驱动侧第一追随晶体管的该控制端与该两沟道端分别耦接该第二电压源、所述字元线驱动器其中之一的该驱动端，与该对应的驱动侧第二追随晶体管的该沟道端。
8.如权利要求1所述的随机存取存储器，包含多个第一追随晶体管与多个第二追随晶体管；各该第一追随晶体管更包含一控制端；所述第一追随晶体管的其中之一为一电源侧第一追随晶体管，其他为驱动侧第一追随晶体管；所述第二追随晶体管的其中之一为一电源侧第二追随晶体管，其他为驱动侧第二追随晶体管；各该驱动侧第一晶体管对应所述驱动侧第二追随晶体管的其中之一，并对应所述字元线驱动器的其中之一；该电源侧第一追随晶体管的该控制端与该两沟道端分别耦接一第二电压源、一第一电压源及所述字元线驱动器的所述电源端；各该驱动侧第一追随晶体管的该控制端与该两沟道端分别耦接该对应字元线驱动器的该输入端与该驱动端，及该对应驱动侧第二追随晶体管的该沟道端。
9.如权利要求1所述的随机存取存储器，包含多个第一追随晶体管与多个第二追随晶体管；各该第一追随晶体管更包含一控制端；所述第一追随晶体管的其中之一为一电源侧第一追随晶体管，其他为驱动侧第一追随晶体管；所述第二追随晶体管的其中之一为一电源侧第二追随晶体管，另一则为一共用驱动侧第二追随晶体管；各该驱动侧第一追随晶体管对应所述字元线驱动器的其中之一；该电源侧第一追随晶体管的该控制端及该两沟道端分别耦接一第二电压源、一第一电压源及所述字元线驱动器的所述电源端；各该驱动侧第一追随晶体管的该控制端及该两沟道端分别耦接该对应字元线驱动器的该输入端与该驱动端，及该共用驱动侧第二追随晶体管的该沟道端。
10.如权利要求1所述的随机存取存储器，包含多个第一追随晶体管与多个第二追随晶体管；各该字元线驱动器对应所述第一追随晶体管的其中之一与所述第二追随晶体管的其中之一，且该驱动端耦接该对应第一追随晶体管的两沟道端的其中之一，并耦接该对应第二追随晶体管的两沟道端的其中之一。
11.如权利要求1所述的随机存取存储器，包含多个第一追随晶体管与多个第二追随晶体管；各该字元线驱动器对应所述第一追随晶体管的其中之一与所述第二追随晶体管的其中两个，各该字元线驱动器对应的该两个第二追随晶体管为一并联第二追随晶体管与一串联第二追随晶体管；各该字元线驱动器对应的该第一追随晶体管的该两沟道端分别耦接该驱动端及该对应串联第二追随晶体管的该沟道端，该对应并联第二追随晶体管的该沟道端耦接该驱动端。
12.如权利要求1所述的随机存取存储器，包含多个第一追随晶体管与多个第二追随晶体管；所述字元线驱动器对应所述第二追随晶体管中的一个共用第二追随晶体管；各该字元线驱动器更对应于所述第一追随晶体管的其中之一与所述第二追随晶体管中的一个并联第二追随晶体管；各该字元线驱动器对应的该第一追随晶体管的该两沟道端分别耦接该驱动端与该共用第二追随晶体管的沟道端，各该字元线驱动器对应的该并联第二追随晶体管的沟道端耦接该驱动端。
CN201110097442.9A 2010-08-09 2011-04-15 具有容忍变异字元线驱动抑制机制的随机存取存储器 Active CN102376350B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/852,759 2010-08-09
US12/852,759 US8213257B2 (en) 2010-08-09 2010-08-09 Variation-tolerant word-line under-drive scheme for random access memory

Publications (2)

Publication Number Publication Date
CN102376350A CN102376350A (zh) 2012-03-14
CN102376350B true CN102376350B (zh) 2014-03-12

Family

ID=45556093

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110097442.9A Active CN102376350B (zh) 2010-08-09 2011-04-15 具有容忍变异字元线驱动抑制机制的随机存取存储器

Country Status (3)

Country Link
US (1) US8213257B2 (zh)
CN (1) CN102376350B (zh)
TW (1) TWI490867B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8451670B2 (en) * 2010-09-23 2013-05-28 Intel Corporation Adaptive and dynamic stability enhancement for memories
US8582351B2 (en) * 2010-09-28 2013-11-12 International Business Machines Corporation Methods and systems for adjusting wordline up-level voltage to improve production yield relative to SRAM-cell stability
JP2014086112A (ja) * 2012-10-24 2014-05-12 Fujitsu Semiconductor Ltd 半導体記憶装置
TWI588827B (zh) 2015-02-06 2017-06-21 円星科技股份有限公司 隨機存取記憶體與記憶體存取方法
CN105989871B (zh) * 2015-02-13 2019-06-21 円星科技股份有限公司 随机存取记忆体与记忆体存取方法
JP2017147005A (ja) 2016-02-16 2017-08-24 ルネサスエレクトロニクス株式会社 フラッシュメモリ
US9928898B2 (en) * 2016-03-30 2018-03-27 Qualcomm Incorporated Wordline adjustment scheme
US9997236B1 (en) * 2016-12-12 2018-06-12 Stmicroelectronics International N.V. Read assist circuit with process, voltage and temperature tracking for a static random access memory (SRAM)
KR102389818B1 (ko) * 2017-09-12 2022-04-22 삼성전자주식회사 어시스트 회로를 포함하는 전압 조절 회로 및 이를 포함하는 메모리 장치
US10541013B1 (en) * 2018-11-13 2020-01-21 Advanced Micro Devices, Inc. Headerless word line driver with shared wordline underdrive control
US10811088B2 (en) * 2019-03-12 2020-10-20 Qualcomm Incorporated Access assist with wordline adjustment with tracking cell
US12087356B2 (en) 2021-07-09 2024-09-10 Stmicroelectronics International N.V. Serial word line actuation with linked source voltage supply modulation for an in-memory compute operation where simultaneous access is made to plural rows of a static random access memory (SRAM)
US11984151B2 (en) 2021-07-09 2024-05-14 Stmicroelectronics International N.V. Adaptive bit line overdrive control for an in-memory compute operation where simultaneous access is made to plural rows of a static random access memory (SRAM)
US12112796B2 (en) * 2022-02-17 2024-10-08 Taiwan Semiconductor Manufacturing Company Ltd. Memory circuit and word line driver

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1516194A (zh) * 2002-12-24 2004-07-28 ��ʽ���������Ƽ� 半导体存储器件
CN101540196A (zh) * 2008-02-05 2009-09-23 株式会社瑞萨科技 半导体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4858181A (en) * 1987-07-07 1989-08-15 Texas Instruments Incorporated Fast recovery PNP loaded bipolar static RAM memory cell with an independent current path
US5020028A (en) * 1989-08-07 1991-05-28 Standard Microsystems Corporation Four transistor static RAM cell
US6462998B1 (en) * 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Programmable and electrically configurable latch timing circuit
US7173875B2 (en) * 2002-11-29 2007-02-06 International Business Machines Corporation SRAM array with improved cell stability
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US7079426B2 (en) * 2004-09-27 2006-07-18 Intel Corporation Dynamic multi-Vcc scheme for SRAM cell stability control
US7403426B2 (en) * 2005-05-25 2008-07-22 Intel Corporation Memory with dynamically adjustable supply
US7542331B1 (en) * 2007-10-16 2009-06-02 Juhan Kim Planar SRAM including segment read circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1516194A (zh) * 2002-12-24 2004-07-28 ��ʽ���������Ƽ� 半导体存储器件
CN101540196A (zh) * 2008-02-05 2009-09-23 株式会社瑞萨科技 半导体装置

Also Published As

Publication number Publication date
US20120033522A1 (en) 2012-02-09
TWI490867B (zh) 2015-07-01
US8213257B2 (en) 2012-07-03
TW201207856A (en) 2012-02-16
CN102376350A (zh) 2012-03-14

Similar Documents

Publication Publication Date Title
CN102376350B (zh) 具有容忍变异字元线驱动抑制机制的随机存取存储器
US6781870B1 (en) Semiconductor memory device
US9412432B2 (en) Semiconductor storage device and system provided with same
CN100477004C (zh) 电压提升电路及静态随机存取存储器、半导体装置
CN101819814B (zh) 感测放大器及具有感测放大器的存储器
US20090190425A1 (en) Sense amplifier read line sharing
CN103943143A (zh) Sram电压辅助
US7710193B2 (en) High voltage generator and word line driving high voltage generator of memory device
CN101727971A (zh) 一种集成电路结构
US6970374B2 (en) Low leakage current static random access memory
US8611169B2 (en) Fine granularity power gating
US11651816B2 (en) Memory unit
US9030886B2 (en) Memory device and driving method thereof
KR20180054755A (ko) 감소된 누설을 위한 sram 아키텍처들
JP2005056558A (ja) ビット・ライン漏洩の少ない非対称静的ランダム・アクセス・メモリ素子
US9093176B2 (en) Power line lowering for write assisted control scheme
US6226213B1 (en) Reference cell array to generate the reference current for sense amplifier
US8179708B2 (en) Anti-cross-talk circuitry for ROM arrays
US9479167B2 (en) Apparatuses and methods for line charge sharing
US7443735B2 (en) Method of reducing wordline recovery time
TWI601151B (zh) 電子裝置與驅動方法
CN107481754A (zh) 一种多路选择电路、静态随机存取存储器以及电子装置
US9275726B2 (en) Static memory cell
US20080074914A1 (en) Memory devices with sense amplifiers
CN102298967A (zh) 双分离栅快闪存储器阵列的行译码电路及其驱动方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant