CN1643613A - 数据存储电路及其中的数据写入方法,以及数据存储设备 - Google Patents

Abstract

本发明的目的是在用于存储数据的数据存储电路中，提供功率节省的数据存储电路和在该数据存储电路中的数据写入方法、以及数据存储设备。因此，在本发明中，在执行向存储元件M写入新数据之前，执行读出存储于存储元件M中的现存数据，以比较现存数据与新数据。该数据存储电路配置成以便于在现存数据与新数据彼此相同的情况下，不执行向存储元件M写入，而在现存数据与新数据彼此不同的情况下，执行向存储元件M写入新数据。该数据存储电路形成在半导体衬底上以具有数据存储设备。

Description

数据存储电路及其中的数据写入方法，以及数据存储设备

技术领域

本发明涉及用于存储预定数据的数据存储电路、在该数据存储电路中的数据写入方法、以及数据存储设备。

背景技术

通常，在包括个人计算机的电子计算机中，由大量存储元件结合构成的数据存储电路提供在诸如CPU和存储器IC的半导体器件中。数据存储在数据存储电路中以便于执行各种类型的处理。

在这种数据存储电路中的存储元件通常配置成以在每一存储元件中存储1位数据。更为具体地，存储元件能够保持两种不同的状态。当一种状态由“0”表示而另一种状态由“1”表示时，通过保持任意其中一种状态来存储数据“0”或“1”。提供大量这种存储元件以能够使数据存储在数量上相应于所提供的存储元件的数量。

具有各种结构的存储元件已知为这种存储元件。例如，由N-沟道MOSFET(金属氧化物硅场效应晶体管)构成的快闪存储器的存储元件能够存储数据“0”和“1”，同时其中电荷聚集在提供给栅电极部分的浮栅层中的状态由“1”表示，而其中没有电荷聚集在浮栅层中的状态由“0”表示，反之亦然。

由铁磁隧道结元件构成的MRAM(磁随机存取存储器)的存储元件能够存储数据“0”和“1”，同时其中自由磁化层的磁化方向反平行于固定磁化层的磁化方向的状态由“1”表示，而平行状态由“0”表示，反之亦然。

在设置有这些存储元件的数据存储电路中，在数据“0”或“1”重新存储在某个存储元件中的情况下，通过向存储元件施加预定电压、或通过允许电流流经存储元件来引起状态改变。此时，通过向存储元件施加预定电压或通过允许电流流经存储元件来迫使存储元件进入预定状态，而不考虑在先存储在存储元件中的现存数据是否为“0”或“1”，由此存储新的数据。

然而，在由包含上述常规数据存储电路的半导体器件构成的数据存储设备中，通过向存储元件施加电压或通过允许电流流经存储元件来写入新的数据，即使在先存储的现存数据和要写入的新数据相同。因此，存在造成了实质上无效的功率消耗以至于阻碍功率节省的问题。

特别是，为了写入新的数据，用于上述快闪存储器或MRAM的存储元件根据其结构需要相当大量的电功率，来引起状态改变。因此，在诸如快闪存储器或MRAM的数据存储电路中，增加了相应量的浪费功率消耗，以至于进一步阻碍功率节省。

发明内容

因此，为了解决上述问题，本发明的数据存储电路配置成具有比较部分，用于在将新数据写入存储元件之前读出存储在存储元件中的现存数据，以将现存数据与新数据彼此相比较，且以便于在该比较部分中，如果现存数据和新数据彼此相同，则不执行向存储元件的写入，而如果现存数据与新数据彼此不同，则向存储元件写入新数据。

该数据存储电路特征还在于包括控制信号产生部分，用于产生用于执行现存数据的读出控制的读出控制信号和用于执行新数据写入控制的写控制信号，并配置成以便于根据来自控制信号产生部分的控制信号，在比较部分中将现存数据和新数据彼此相互比较。

根据本发明的在数据存储电路中的数据写入方法，其设置成以便于在向存储元件的新数据写入过程之前，执行用于读出存储于预定存储元件中的现存数据的读出过程，以便于将现存数据与新数据相互比较，且如果现存数据和新数据彼此相同，则不执行向存储元件的写入过程，而如果不同，则执行向存储元件的新数据写入过程。

此外，该数据写入方法特征还在于，根据输入到数据存储电路的写信号来产生读出控制信号和写控制信号，以便于根据读出控制信号读出现存数据，并根据写控制信号来将其与新数据比较。

为了解决上述问题，本发明的数据存储设备提供有比较部分，用于在新数据写入存储元件之前读出存储在存储元件中的现存数据，以将现存数据与新数据相互比较，且配置成以便于在该比较部分中，如果现存数据和新数据彼此相同，不执行向存储元件写入，而如果现存数据和新数据彼此不同，向存储元件写入新数据。

此外，该数据存储设备其特征还在于提供有控制信号产生部分，用于产生用于执行现存数据的读出控制的读出控制信号和用于执行新数据写入控制的写控制信号，且其中根据来自控制信号产生部分的控制信号，在比较部分中将现存数据和新数据相互比较。

而且，该数据存储设备特征还在于，其比较部分提供有用于临时保持新数据的新数据保持部分；用于临时保持现存数据的现存数据保持部分；和写使能信号产生部分，用于将保持在新数据保持部分中的新数据与保持在现存数据保持部分中的现存数据相互比较，以控制写使能信号的输出，且其中根据从控制信号产生部分输出的读出控制信号，将新数据临时保持在新数据保持部分中，同时将现存数据保持在现存数据保持部分中，以便于根据从控制信号产生部分输出的写控制信号，将保持在新数据保持部分中的新数据与保持在现存数据保持部分中的现存数据相互比较。

附图说明

图1是示出根据本发明的数据存储电路的方框图。

图2是解释控制信号产生部分的结构的电路图。

图3是在控制信号产生部分上产生的读出控制信号和写控制信号的示意图。

图4是解释比较部分的结构的电路图。

图5是在数据存储电路中的数据写入过程的流程图。

具体实施方式

数据存储电路和形成为包括根据本发明的数据存储电路的数据存储设备分别包括由多个存储元件结合构成的存储部分。如果向数据存储电路和数据存储设备写入数据，则在新数据存入存储元件之前，预先读出已经存储在预定存储元件中的现存数据，以便于将现存数据与新数据相互比较。如果它们彼此相同，则不写入新数据；仅当它们彼此不同时，写入新数据。

更为具体地，在由于现存数据和新数据彼此相同而不需要引起存储元件中的状态改变的情况下，不向存储元件施加电压或不允许电流流经存储元件。结果，可以减小功率消耗相应的量以获得功率节省。

特别地，由于现存数据与新数据彼此相同的几率为大约5 0％，向存储元件写入数据所需的功率可以被近似减半，这大大有助于数据存储电路和数据存储设备的功率节省。

通过在半导体衬底上提供数据存储电路来形成数据存储设备。在下述说明中，关于设置在半导体衬底上的数据存储电路的解释还用于关于数据存储设备的解释。

然而，数据存储电路不限于那些设置在半导体衬底上的电路；其可以设置在除半导体衬底之外的适合衬底上。此外，数据存储设备的结构形式不限于其中数据存储电路设置在单个半导体衬底上的形式，必要的电路可以设置在多个以便通过适当的电布线来连接的半导体衬底上。

在设置于数据存储电路中的比较部分中，执行用于确定现存数据和新数据是否彼此相同的比较。在将现存数据与新数据取出到比较部分中之后，执行比较过程。

而且，用于探测写信号以便于产生下述控制信号的控制信号产生部分设置在数据存储电路中。写信号是所谓的写使能信号。通过探测控制信号产生信号中的写信号，可以根据从连接于数据存储电路的新数据输入线输入的新数据信号，将新数据写入预定的存储元件中。

特别地，控制信号产生部分产生用于执行现存数据读出控制的读出控制信号，和用于执行新数据的写入控制的写控制信号作为写信号的探测结果。

然后，控制信号产生部分首先输出读出控制信号，以便于读出预定存储元件中的现存数据，并将其取出到比较部分中。随后，控制信号产生部分输出写控制信号，来将取出到比较部分中的现存数据和新数据相互比较。如果现存数据和新数据彼此不同，则比较部分输出写使能信号，以便于执行向存储元件写入新数据。

另一方面，如果现存数据和新数据彼此相同，则比较部分不输出写使能信号。因此，不执行向存储元件写入新数据，以便于抑制浪费的功率消耗。

下面参考附图将详细描述本发明的实施例。

图1是示出根据该实施例的数据存储电路1的方框图。数据存储电路1包括：具有存储元件区2的存储部分3，在存储元件区2中适当地排列多个存储元件M；控制信号产生部分4，用于探测使存储部分3进入新数据的输入接收状态的写信号6s；和比较部分5，用于根据写信号6s的探测来执行对存储元件M的新数据写控制，新数据存储在存储部分3的存储元件M中的预定一个中。

此外，将用于向存储部分3输入新数据的新数据输入线6连接到数据存储电路1，同时用于向控制信号产生部分4输入写信号7s的写信号线7也连接于数据存储电路1。

在该实施例中，铁磁隧道结元件用作每一存储元件M。铁磁隧道结元件提供在设置于存储元件区2中的栅格图形中的多个字线8与位线9之间的交叉点处。虽然未示出，将用于读出的传感线设置成平行于字线8，以便于读出存储在铁磁隧道结元件中的数据。

虽然，下面给出关于存储元件M为铁磁隧道结元件的情况的说明，但是存储元件M并不限于铁磁隧道结元件。还可以使用诸如N-沟道MOSFET的公知存储元件来作为快闪存储器。在这种情况下，可以根据向/从存储元件M的写模式和读出模式来适当地设置字线8和位线9。

列驱动控制部分10连接于每一字线8的一端和每一传感线的一端。每一列驱动控制部分10连接于列译码器11，以便于根据来自列译码器11的控制信号而工作。此外，行驱动控制部分12连接于每一位线9的一端。每一行驱动控制部分12连接于行译码器13，以便于根据来自行译码器13的控制信号而工作。

列地址数据输出部分14连接于列译码器11，而行地址数据输出部分15连接于行译码器13。用于指定存储元件M其中预定一个的外部输入信号配置成从列地址数据输出部分14作为列地址数据信号14s输入到列译码器11，并从行地址数据输出部分15作为行地址数据信号15s输入到行地址译码器13。

虽然在图1中描述了列地址数据输出部分14和行地址数据输出部分15设置在数据存储电路1的外部，可以将数据存储电路1配置成包括列地址数据输出部分14和行地址数据输出部分15。

列译码器11根据输入的列地址数据信号14s执行译码，以便于操作连接于列译码器11的列驱动控制部分10中的任意一个。行译码器13根据输入的行地址数据信号15s执行译码，以便于操作连接于行译码器13的行驱动控制部分12中的任意一个。使存储元件M进入操作状态以便于能够向/从存储元件M写入/读出数据，该存储元件M位于连接至当前被操作的列驱动控制部分10的字线8或传感线与连接至当前类似地被操作的行驱动控制部分12的位线9之间的交叉点处。

特别地，在向存储元件M写入新数据的情况下或从存储元件M读出现存数据的情况下，从列地址数据输出部分14输出的列地址数据信号14s和从行地址数据输出部分15输出的行地址数据信号15s使得向/从其中执行写入或读出的存储元件M预先进入操作状态。

此外，由于铁磁隧道结元件用作该实施例中的存储元件M，新数据输入线6分别连接于行驱动控制部分12。然后，使预定的存储元件M进入上述操作状态，且将新数据信号6s通过新数据输入线6输入到行驱动控制部分12，以便于行驱动控制部分12允许电流以预定方向流经位线9，由此将新数据写入到存储元件M。

另一方面，为了读出存储在存储元件M中的现存数据，使从其中执行读出的存储元件M进入上述操作状态。通过利用传感线来探测存储元件M的电阻值，以便于根据在列驱动控制部分10中探测的电阻值来产生现存数据信号，并将其输出到列译码器11。

数据存储电路1通常处于被保护状态，在该状态下，防止存储元件M中的存储状态通过噪音等的错误输入而自动改变。通过向如上所述的数据存储电路1输入写信号7s，数据存储电路1的存储部分3仅当输入写信号7s以启动新数据写入时允许新数据的输入。

特别地，借助写信号7 s的探测，在控制信号产生部分4中产生读出控制信号16s和写控制信号17s，用于探测数据存储电路1中的写信号7s。读出控制信号16s是用于执行从要向其存储新数据的存储元件M中读出现存数据的控制信号。写控制信号17s是用于执行向存储元件M写入新数据的控制信号。

如图2中所示，读出控制信号产生部分18和写控制信号产生部分19平行地设置在控制信号产生部分4中，以便于由写信号7s产生读出控制信号16s和写控制信号17s。

更为具体地，在控制信号产生部分4中，将写信号线7分支成读出控制信号产生线20和写控制信号产生线21，以便于将写信号7s分别输入到读出控制信号产生部分18和写控制信号产生线19。如此，在读出控制信号产生部分18中产生读出控制信号16s，而在写控制信号产生部分19中产生写控制信号17s。

在读出控制信号产生部分18中，读出控制信号产生线20还分支成第一读出控制信号产生线20a和第二读出控制信号产生线20b。第一读出控制信号产生线20a和第二读出控制信号产生部分20b连接于产生读出控制信号16s的AND门22。

此时，NOT门23设置在第二读出控制信号产生线20b的中间。此外，电阻器24设置在电容器25的一端连接于其的NOT门23的输出侧。结果，如图3中所示，读出控制信号产生部分18探测写信号7s的上升来产生读出控制信号16s，以便于将其从连接于AND门22的读出控制信号线16中输出。

而且，在写控制信号产生部分19中，写控制信号产生线21还分支成第一写控制信号产生线21a和第二写控制信号产生线21b。第一写控制信号产生线21a和第二写控制信号产生线21b连接于产生写控制信号17s的NOR门26。

此时，NOT门27设置在第二写控制信号产生线21b的中间。此外，电阻器28设置在电容器29的一端连接于其的NOT门27的输出侧。结果，如图3中所示，写控制信号产生部分19探测写信号17s的下降来产生写控制信号17s，以便于将其从连接于NOR门26的写控制信号线17输出。

更为具体地，由于可以从相同的写信号7s产生读出控制信号16s和写控制信号17s，因此可以采用极为简单的结构，以良好的精确度产生在其之间具有预定时间差的读出控制信号16s和写控制信号17s。因此，通过读出控制信号16s和写控制信号17s对下述比较部分5的控制可以得到确保。

如图1中所示，读出控制信号线16和写控制信号线17连接于列译码器11和行译码器13，以便于根据读出控制信号16s和写控制信号17s来按照下述方式控制列译码器11和行译码器13。而且，读出控制信号线16和写控制信号线17分别连接于每一个列驱动控制部分10和每一个行驱动控制部分12，以便于根据读出控制信号16s和写控制信号好17s来按照下述方式控制列驱动控制部分10和行驱动控制部分12。

读出控制信号线16和写控制信号线17还连接于比较部分5，以便于将读出控制信号16s和写控制信号17s输入到比较部分5以控制比较部分5。

而且，连接于行译码器11的新数据输入线6和现存数据输入线30连接于比较部分5，以便于向其输入要相互比较的新数据信号6s和现存数据信号30s。

如图4中所示，比较部分5配置有新数据信号保持部分31，用于临时保持通过新数据输入线6输入的新数据信号6s；现存数据信号保持部分32，用于临时保持通过现存数据输入线30输入的现存数据信号30s；和写使能信号产生部分33，用于将保持在新数据信号保持部分31中的新数据信号6s与保持在现存数据信号保持部分32中的现存数据信号30s相互比较。

新数据信号保持部分31配置有输入控制晶体管34，用于控制向新数据信号保持部分31的新数据信号6s的输入；和保持部分35，用于保持输入到新数据信号保持部分31的新数据信号6s。

读出控制信号线16连接于输入控制晶体管34的栅电极。将读出控制信号16s输入到该栅电极，以便于将新数据信号6s从连接于输入控制晶体管34的新数据输入线6输入到连接于输入控制晶体管34的保持部分35。

保持部分35是由锁存器构成的简单的存储电路，该锁存器由两个反相器36的结合构成，其能够将新数据信号6s保持一定时间周期。

相似于新数据信号保持部分31，现存数据信号保持部分32也配置有输入控制晶体管37，用于控制向现存数据信号保持部分32的现存数据信号30s的输入；和保持部分38，用于保持输入到现存数据信号保持部分32的现存数据信号30s。

读出控制信号线16连接于输入控制晶体管37的栅电极。将读出控制信号16s输入到该栅电极，以便于将现存数据信号30s从连接于输入控制晶体管37的现存数据输入线30输入到连接于输入控制晶体管37的保持部分38。

保持部分38是由锁存器构成的简单存储电路，该锁存器由两个反相器40，40的结合构成，其能够将现存数据信号30s保持一定时间周期。

写使能信号产生部分33配置有输出控制晶体管41，用于控制从新数据信号保持部分31的新数据信号6s的输出；输出控制晶体管42，用于控制从现存数据信号保持部分32的现存数据信号30s的输出；和XOR门43，用于向其输入通过输出控制晶体管41和42分别从保持部分35和38输出的新数据信号6s和现存数据信号30s。

特别地，写控制信号线17分别连接于输出控制晶体管41和42的栅电极。将写控制信号17s经写控制信号线17输入到输出控制晶体管41和42，以便于将新数据信号6s和现存数据信号30s从保持部分35和38输出到XOR门43。

在输入新数据信号6s和现存数据信号30s彼此不同的情况下，XOR门43从连接于XOR门43的写使能信号线44输出写使能信号44s。在新数据信号6s和现存数据信号30s彼此相同的情况下，其不输出写使能信号44s。

通过向输出控制晶体管41和42的栅信号输入写控制信号17s，能够非常容易地比较新数据信号6s和现存数据信号30s，并能够同时从新数据信号保持部分31和现存数据信号保持部分32中输出新数据信号6s和现存数据信号30s。结果，能够简化写使能信号产生部分33的结构。

此外，由于可以在短时间段内执行写使能信号产生部分33中的确定过程，因此可以提高处理速度。

除了输入写控制信号17s的时间外，将错误操作保护信号输入到XOR门43，以便于防止XOR门43错误地输出写使能信号44s。在该实施例中，每一个具有写控制信号线17连接于其的栅电极的控制晶体管41、42和45用于控制错误操作保护信号。

如图1中所示，写使能信号线44配置为使得其连接于列驱动控制部分10中的每一个和行驱动控制部分12中的每一个，以便于将写使能信号44s输入到列驱动控制部分10中的每一个和行驱动控制部分12中的每一个。

最后，根据图5的流程图，将描述用于将新数据存储在如下述构造的数据存储电路1中的操作。当新数据被存储在预定存储元件M中，如上所述，使存储元件M预先进入操作状态(步骤S1)。

然后，对于数据存储电路1，将新数据信号6s从新数据输入线6输入(步骤S2)，同时将写信号7s从写信号线7输入(步骤S3)。

根据写信号7s的输入，控制信号产生部分4首先经读出控制信号线16输出读出控制信号16s(步骤S4)，以便于将其输入到列译码器11、行译码器13、每一列驱动控制部分10和每一行驱动控制部分12，由此将存储在预定存储元件M中的现存数据读出到列译码器11。列译码器11向连接于列译码器11的现存数据输入线30输出作为现存数据信号30s的读出现存数据(步骤S5)。这相应于读出过程。

控制信号产生部分4还将读出控制信号16s输入到比较部分5。在比较部分5中，响应于读出控制信号16s的输入，将新数据信号6s输入到比较部分5的新数据信号保持部分31中，以便于将其临时保持在其中，而将现存数据信号30s输入到现存数据信号保持部分32，以便于将其临时保持在其中(步骤S6)。

在预定时间段后，控制信号产生部分4根据写信号7s产生写控制信号17s，以便于将写控制信号17s输入到比较部分5(步骤S7)。写控制信号17s调节写信号7s，以便于在经过了将新数据信号6s和现存数据信号30s通过读出控制信号16s输入到比较部分5的充足时间周期之后，将其从控制信号产生部分4中输出。

根据输入的写控制信号17s，比较部分5输出并比较保持在新数据信号保持部分31中的新数据信号6s，以及保持在现存数据信号保持部分32中的现存数据信号30s(步骤S8)。

在新数据信号6s和现存数据信号30s彼此不同的情况下，意味着新数据和现存数据彼此不同。因此，比较部分5输出写使能信号44s(步骤S9)。

此时，还将从控制信号产生部分4输出的写控制信号17s经由写控制信号线17输入到列译码器11、行译码器13、每一列驱动控制部分10和每一行驱动控制部分12。而且，将从比较部分5输出的写使能信号44s经由写使能信号线44输入到每一列驱动控制部分10和每一行驱动控制部分12，以便于存储部分3将新数据写入到预定存储元件M(步骤S10)。这相应于写过程。

另一方面，在比较部分5中的新数据信号6s与现存数据信号30s之间的比较中(步骤S8)，在新数据信号6s与现存数据信号30s彼此相同的情况下，即，在新数据与现存数据彼此相同的情况下，比较部分5不输出写使能信号44s。终止写过程，同时存储部分3不将新数据写入预定存储元件M。

由于已经存储在存储元件M中的现存数据与新数据相同，即使不将新数据写入存储元件M，也不会发生问题。

如上所述，在要被存储到存储元件M中的新数据与已经存储在要向其写入新数据的存储元件M中的现存数据相同时，不写入新数据。结果，可以减小功率消耗，否则其会因写入新数据而产生，由此实现功率节省。

通过在半导体衬底上提供上述数据存储电路1，可以形成实现功率减小的数据存储设备。通过使用数据存储设备，可以形成包括具有功率减小的IC存储器或存储区的CPU。

工业应用性

(1)在如权利要求1中所述的本发明中，通过提供比较部分，其用于在新数据写入存储元件之前读出存储在存储元件中的现存数据，以将现存数据与新数据相互比较，并通过配置以便于在该比较部分中，在现存数据与新数据彼此相同的情况下，不执行向存储元件写入，而在现存数据与新数据彼此不同的情况下，向存储元件写入新数据，这能够实质上减小执行向存储元件写入的次数，以便于可以抑制由新数据写入引起的功率消耗，从而实现功率节省。

特别是，由于现存数据与新数据彼此相同的几率为大约50％，所以向存储元件写数据所需的功率可以被近似减半。

(2)根据如权利要求2中所述的本发明，通过提供具有控制信号产生部分的数据存储电路，用于产生用于执行现存数据读出控制的读出控制信号和用于执行新数据写入控制的写控制信号，并通过配置数据存储电路，以便于在比较部分中根据来自控制信号产生部分的控制信号将现存数据和新数据相互比较，产生的具有良好精确度的读出控制信号和写控制信号可以确保执行数据存储电路的控制，并避免错误操作以防止过量的功率消耗。特别地，能够将产生的在其间具有预定时间差的读出控制信号与写控制信号的时间差调节至最小，以便于可以高速度执行在比较部分进行的过程。

(3)根据如权利要求3中所述的本发明，通过在向存储元件执行新数据写入过程之前执行存储于存储元件中的现存数据的读出过程，以将现存数据与新数据相互比较，以便于在现存数据与新数据彼此相同的情况下不执行向存储元件的写入，且以便于在现存数据与新数据彼此不同的情况下，执行向存储元件写入新数据，这类似于如权利要求1中所述的本发明，能够实质上减小执行向存储元件写入的次数，以便于可以抑制由新数据写入引起的功率消耗，从而实现功率节省，这是因为在现存数据与新数据彼此相同的情况下不执行写入。

(4)根据如权利要求4中所述的本发明，通过根据输入到存储电路的写信号来产生读出控制信号和写控制信号，并通过根据读出控制信号读出现存数据，从而根据写控制信号将现存数据与新数据比较，能够在现存数据的读出过程之后立即执行新数据的写入过程，以便于可以提高处理速度并避免错误操作以防止过量的功率消耗。

(5)根据如权利要求5中所述的本发明，通过提供比较部分，用于在新数据写入存储元件之前，读出存储在存储元件中的现存数据，以将现存数据与新数据相互比较，并配置成以便于在该比较部分中，在现存数据与新数据彼此相同的情况下，不执行向存储元件写入，而在现存数据与新数据彼此不同的情况下，向存储元件写入新数据，这类似于如权利要求1中所述的本发明，能够实质上减小执行向存储元件写入的次数，以便于可以抑制由新数据写入引起的功率消耗，从而实现功率节省。

(6)根据如权利要求6中所述的本发明，通过为数据存储设备提供控制信号产生部分，用于产生用于执行现存数据读出控制的读出控制信号和用于执行新数据写入控制的写控制信号，并通过配置数据存储电路，以便于在比较部分中根据来自控制信号产生部分的控制信号将现存数据和新数据相互比较，这类似于如权利要求2中所述的本发明，产生的具有良好精确度的读出控制信号和写控制信号可以确保执行数据存储电路的控制，并避免错误操作以防止过量的功率消耗。特别地，能够将产生的在其间具有预定时间差的读出控制信号与写控制信号之间的时间差调节至最小，以便于可以高速度执行在比较部分进行的过程。

(7)根据如权利要求7中所述的本发明，通过为比较部分提供新数据保持部分，用于临时保持新数据；现存数据保持部分，用于临时保持现存数据；和写使能信号产生部分，用于将保持在新数据保持部分中的新数据与保持在现存数据保持部分中的现存数据相互比较以控制写使能信号的输出，并且通过配置成以便于根据从控制信号产生部分输出的读出控制信号，将新数据临时保持在新数据保持部分，同时将现存数据临时保持在现存数据保持部分中，以便于根据从控制信号产生部分输出的写控制信号，将保持在新数据保持部分中的新数据与保持在现存数据保持部分中的现存数据相互比较，能够在分别正确获得新数据与现存数据之后将其进行比较，以便于避免错误操作，从而防止过量的功率消耗。

Claims (7)

1、一种数据存储电路，其特征在于提供有比较部分，用于在新数据写入存储元件之前，读出存储在所述存储元件中的现存数据，以将所述现存数据与新数据相互比较，并配置成以便于在所述比较部分中，在所述现存数据与所述新数据彼此相同的情况下，不执行向所述存储元件的写入，而在所述现存数据与所述新数据彼此不同的情况下，向所述存储元件写入所述新数据。

2、如权利要求1中所述的数据存储电路，其特征在于提供有控制信号产生部分，用于产生用于执行所述现存数据读出控制的读出控制信号和用于执行所述新数据写入控制的写控制信号，并配置成以便于在所述比较部分中，根据来自所述控制信号产生部分的控制信号，将所述现存数据和所述新数据相互比较。

3、一种在数据存储电路中的数据写入方法，其特征在于：

在向所述存储元件执行新数据写入过程之前，执行存储于存储元件中的现存数据的读出过程，以将所述现存数据与所述新数据相互比较，以便于在所述现存数据与所述新数据彼此相同的情况下不执行向所述存储元件的写入，且以便于在所述现存数据与所述新数据彼此不同的情况下，执行向所述存储元件的所述新数据的写入过程。

4、如权利要求3中所述的数据写入方法，其特征在于，根据输入到所述数据存储电路的写信号来产生读出控制信号和写控制信号；根据所述读出控制信号读出所述现存数据；并根据所述写控制信号将所述现存数据与所述新数据比较。

5、一种数据存储设备，其特征在于提供有比较部分，用于在新数据写入存储元件之前读出存储在存储元件中的现存数据，以将所述现存数据与所述新数据相互比较，并配置成以便于在所述比较部分中，在所述现存数据与所述新数据彼此相同的情况下，不执行向所述存储元件写入，而在所述现存数据与所述新数据彼此不同的情况下，执行向所述存储元件写入所述新数据。

6、如权利要求5中所述的数据存储设备，其特征在于提供有控制信号产生部分，用于产生用于执行所述现存数据读出控制的读出控制信号和用于执行所述新数据写入控制的写控制信号，并配置成以便于在所述比较部分中，根据来自所述控制信号产生部分的控制信号，将所述现存数据和所述新数据相互比较。

7、如权利要求6中所述的数据存储设备，其特征在于：

该比较部分提供有新数据保持部分，用于临时保持新数据；现存数据保持部分，用于临时保持现存数据；和写使能信号产生部分，用于将保持在新数据保持部分中的新数据与保持在现存数据保持部分中的现存数据相互比较，以控制写使能信号的输出，

根据从控制信号产生部分输出的读出控制信号，新数据临时保持在新数据保持部分中，同时现存数据临时保持在现存数据保持部分中，和

根据从控制信号产生部分输出的写控制信号，将保持在新数据保持部分中的新数据与保持在现存数据保持部分中的现存数据相互比较。

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