CN1054457C

CN1054457C - 半导体存储装置及其制造方法

Info

Publication number: CN1054457C
Application number: CN95118497A
Authority: CN
Inventors: 望月义夫; 加藤秀夫; 杉浦伸竹
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-10-15
Filing date: 1995-10-13
Publication date: 2000-07-12
Anticipated expiration: 2015-10-13
Also published as: EP0707317A2; EP0707317B1; EP0707317A3; CN1131324A; KR100192632B1; DE69524529D1; DE69524529T2; JPH08115265A; TW288118B; KR960015910A; US5579279A

Abstract

本发明旨在提供一种半导体存储装置及其制造方法。本发明的有效地址数据确定器1具有与芯片固有的内部地址对应的非易失性电路特性或配线，输出有效地址数据。伪数据发生电路2产生伪数据。有效数据区域检测电路3将有效地址数据与内部地址进行比较，如果是有效地址区域，就生成信号REAL。输出选择电路4根据信号REAL决定把伪数据从输出选择电路4输出，还是将从读出放大器输入的自己的单元数据进行输出。

Description

半导体存储装置及其制造方法

本发明涉及半导体存储装置，特别是涉及具有不能简单地拷贝的新型结构的ROM存储器。

半导体存储装置例如读出专用的ROM(Read Only Memory)的存储单元阵列是将由MOSFET(MOS场效应晶体管)构成的存储单元配置成矩阵状，将各存储单元的栅极与沿行方向延伸的多个字线连接，同时将源极、漏极与沿列方向延伸的多个位线连接而构成。为了从这样的结构的ROM存储单元中读出指定的存储单元，选择该指定的存储单元连接的位线，然后，使与存储单元的栅极连接的字线成为高电平，读出上述指定的存储单元的数据。

下面，参照示出本发明的半导体存储装置的图1说明先有的ROM存储器的读出方法。存储单元阵列10由存储单元构成，存储单元由配置成多个矩阵状的MOS晶体管构成。各存储单元的栅极与字线连接，这些字线与原始译码器连接。各存储单元的阵列与位线连接，位线通过选择晶体管与位选择线连接，位选择线与列译码器连接。位线与读出放大器20的输入端连接，该读出放大器20的输出与输出电路30的输入端连接。由列译码器根据地址的输入选择1条位选择线。并且，选择1条位线后，输入到读出放大器20的输入端。同样，原始译码器也根据地址选择1条字线，将通常的电源电压加到存储单元的栅极上。这里，若选择了指定的位选择线和字线，便可从存储单元阵列10读出指定的存储单元。

以往，在这样的半导体存储装置中，存储在存储单元阵列中的信息可以简单地被拷贝。

本发明就是鉴于这一问题而提案的，目的旨在提供具有例如即使存储在ROM存储器等内的数据被拷贝实际上也不能利用该数据的结构的半导体存储装置及其制造方法。

本发明具有在芯片上存储伪数据的特征。即，存储在芯片上的数据包括伪数据和真数据，所以，具有判断存储的数据是有效数据(真数据)还是伪数据后读出的特征。本发明的半导体存储装置具有配置成矩阵状的多个存储单元、上述存储单元的栅极连接的多条字线、上述存储单元的阵列连接的多条位线、向上述字线供给电压的装置、具有在进行读出动作时将从上述多个存储单元中读出的指定的存储单元在内部读出的结构的位线选择装置、检测由上述位线选择装置选择的指定的位线的电位并读出通过从上述多个存储单元中读出的存储单元的电流的读出放大器、输入上述读出放大器的输出的输出电路、具有与芯片固有的内部地址对应的非易失性电路特性或配线并在工作电源供给状态下输出有效地址数据的有效地址数据确定部、将该有效地址数据与上述内部地址进行比较并当是有效地址区域时生成决定是否向外部输出自己的单元数据的信号的有效数据区域检测电路、当上述内部地址是伪数据区域时发生伪数据的伪数据发生电路和切换上述伪数据及上述单元数据的输出选择电路。

上述有效数据检测电路也可以利用电路配线进行检测。上述伪数据也可以是输入上述内部地址的逻辑单元的输出。上述伪数据输出也可以利用振荡器使任意的节点振荡，利用数据输出时钟将该输出锁存。上述伪数据输出也可以是输入上述内部地址和随机ROM数据的逻辑单元的输出。上述伪数据也可以通过在形成上述存储单元的半导体基板上形成随机ROM数据区域，读出该随机ROM数据而形成。上述伪数据也可以使用随机数据发生电路的输出。

另外，本发明的半导体存储装置的制造方法的特征在于：在上述本发明的半导体存储装置中，在形成上述存储单元的半导体基板的MOS晶体管中形成上述有效地址数据，对该MOS晶体管的沟道离子注入在和形成上述单元数据的沟道离子注入的同一工序进行。

由于存储在芯片上的数据包括伪数据和真数据，所以，即使可以拷贝数据，在先有的半导体存储装置中也不能有效地利用该数据，通过在和形成单元数据的沟道离子注入的同一工序进行对MOS晶体管的沟道离子注入，可以使工序简化。

下面，参照附图说明本发明的实施例。

图1是本发明第1实施例的半导体存储装置的框图。

图2是第1实施例的半导体存储装置的有效地址数据确定器的电路图。

图3是第1实施例的半导体存储装置的制造工序剖面图。

图4是第1实施例的半导体存储装置的地址图的平面图。

图5是第1实施例的半导体存储装置的有效数据区域检测电路图。

图6是第1实施例的半导体存储装置的有效数据区域检测电路图。

图7是第1实施例的半导体存储装置的有效数据区域检测电路图。

图8是第1实施例的半导体存储装置的伪数据发生电路图。

图9是第1实施例的半导体存储装置的输出选择电路图。

图10是第1实施例的半导体存储装置的动作波形图。

图11是第2实施例的半导体存储装置的地址图的平面图。

图12是第2实施例的半导体存储装置的动作波形图。

图13是第2实施例的半导体存储装置的地址图的平面图。

图14是第2实施例的半导体存储装置的有效数据区域检测电路图。

图15是第3实施例的半导体存储装置的伪数据发生电路图。

图16是第4实施例的半导体存储装置的伪数据发生电路图。

图17是第5实施例的半导体存储装置使用的半导体基板的平面图。

图18是第6实施例的半导体存储装置的伪数据发生电路图。

图19是第1实施例的半导体存储装置的有效数据区域检测电路图。

图20是第1实施例的半导体存储装置的动作波形图。

1、61、62...有效地址数据确定器

2...伪数据发生电路

3...有效数据区域检测电路

4...输出选择电路

10...存储单元区域

11...n⁺源/漏极区域

12...n阱

13...p⁺源/漏极区域

14...ROM数据掩蔽

15...沟道区域

20...读出放大器

30...输出缓冲电路

40...输入缓冲电路

50...地址计数器

60...地址译码器

首先，参照图1～图10说明第1实施例。图1是半导体存储装置的电路图的框图。半导体存储装置在1个半导体基板(芯片)上形成，加上/CE、地址信号。存储单元阵列10由配置成多个矩阵状的例如N型沟道MOS晶体管的存储单元构成。各存储单元的栅极与字线连接，这些字线与原始译码器连接。各存储单元的阵列与位线连接，位线与通过选择晶体管与列译码器连接的位选择线连接。位线还与读出放大器20的输入端连接，该读出放大器20的输出与输出电路30的输入端连接。根据地址的输入由列译码器选择1条位选择线。并且，选择1条位线后输入到读出放大器20的输入端。同样，原始译码器也根据地址选择1条字线，将通常的电源电压加到存储单元的栅极上。这里，当根据地址信号选择了指定的位选择线和字线时，便可从存储单元阵列10读出指定的存储单元。

在本发明的半导体存储装置的存储系统中，设有输入缓冲器40、地址计数器50和地址译码器60，用于向存储单元供给地址信号。另外，还具有作为本发明的特征的有效地址数据确定器1、伪数据发生电路2、有效数据区域检测电路3和输出选择电路4。有效地址数据确定器1具有与芯片固有的内部地址对应的非易失性的电路特性或配线，在工作电源供给状态下输出有效地址数据EAi。伪数据发生电路2在上述内部地址为伪数据区域时发生伪数据，并将其输出ED输入输出选择电路4。有效数据区域检测电路3将从有效地址数据确定器1输出的有效地址数据EAi与根据从上述地址计数器50输入的地址信号决定的上述内部地址进行比较，如果是有效地址区域，就生成决定是否向外部输出自己的单元数据的信号REAL。输出选择电路4根据信号REAL是高电平还是低电平，决定是选择由伪数据发生电路2发生的伪数据从输出选择电路4输出还是输出从读出放大器输入的自己的单元数据。有效数据区域检测电路3的输出供给伪数据发生电路2，不使用时也可以使该发生电路2停止工作。

图2是图1所示的有效地址数据确定器1的1个例子的电路图。该有效地址数据确定器1形成和有效地址数据的位数相同的数量，具有设定为具有与芯片固有的内部地址对应的非易失性的电路特性或配线的多个触发电路和分别使各输出反相后输出有效地址数据EAi的反相器INVi。构成该触发电路的负载用PMOS晶体管P1、P2中的某一个根据需要进行沟道离子注入(ROM移植)，确定其阈值。对图中的ROM区域进行ROM隐含处理。当然，对于单元阵列的存储单元也进行确定该数据的ROM移植处理。对该触发电路的晶体管进行ROM移植处理时，在和存储单元的ROM移植处理的同一工序中进行。这样，便可使工序简化。通过对该电路的晶体管进行ROM移植处理可以确定其阈值，有效地址数据确定器1根据向该晶体管P1、P2中的哪一个进行离子注入而在工作电源供给状态下输出数据“0”或“1”。也可以利用A1配线等将晶体管P1、P2中的某一个短路来代替ROM移植处理。

下面，参照图3说明对存储单元和图2的触发短路的晶体管进行的ROM移植处理。图示是包括p型硅半导体基板的存储单元区域和形成触发电路的周边电路区域的部分的剖面图。在半导体基板的表面区域的存储单元区域，形成n⁺源/漏极区域11。并且，在该表面区域的n阱区域12形成p⁺源/漏极区域13。在该半导体基板的表面形成栅极氧化膜(图这未示出)后使用ROM数据掩蔽膜14对指定的晶体管和单元进行指定强度的离子注入(ROM移植)，形成沟道区域15。接着，在后续工序中形成多晶硅等栅极后就完成了单元和晶体管。

图4是写入了数据的芯片内的地址图，用斜线表示的部分是有效地址区域。该区域由图5～图7所示的有效数据检测电路进行检测。

在该有效数据区域检测电路中，具有输入内部地址A0～A7和有效地址数据确定器61的有效地址数据EAi的排他的逻辑和(EX-OR)电路R0～R7，同时还具有输入该逻辑电路R0～R7的输出并在第1输出端(OUT1)发生脉冲“START”的NOR(或非)逻辑电路R8(图6)。另外，该检测电路具有将内部地址A0～A7和有效地址数据确定器62的有效地址数据EAi作为输入的排他的逻辑和电路R10～R17，同时还具有输入该逻辑电路R10～R17的输出并在第2输出端(OUT2)发生脉冲“STOP”的或非逻辑电路R18(图7)。另外，还具有输入第1输出OUT1和第2输出OUT2的或非逻辑电路R9、R19(图5)。并且，该逻辑电路R9、R19的输出是决定是否向外部输出自己的数据的信号REAL，在输出OUT1和OUT2内选择内部地址与根据ROM移植而由有效地址数据确定器确定的地址一致的输入信号。即，该有效数据区域检测电路利用在2个输入相等时输出0、在不相等时输出1的排他的逻辑和电路检测各位的一致或不一致，通过取这些输出的或非(NOR)，当一致时输出脉冲START、STOP。

并且，利用由或非电路R9、R19构成的触发电路，由脉冲STARTI使信号REAL成为高电平，由脉冲STOP使信号REAL成为低电平。

图8是本实施例使用的伪数据发生电路2的电路图。该伪数据发生电路由以任意的2个地址信号作为输入的逻辑电路(EX-NOR)R20～R27构成，该逻辑电路形成与地址数据的位数相同的数量。地址信号A0～A7的任意信号供给该逻辑电路的2个输入端，其输出供给输出选择电路。该逻辑电路在2个输入相等时输出0、不相等时输出1。

图9是本实施例使用的输出选择电路4。该输出选择电路具有输入伪数据发生电路的输出ED的第1输入端IN1和输入读出放大器读出的内部地址数据的第2输入端IN2，由例如构成2通道多路转换器等的选择元件S1、S2和使有效数据区域检测电路的输出信号REAL反相的反相器INV构成。并且，输出伪数据发生电路的伪数据或读出放大器的真数据中的一个。

根据有效数据区域检测电路3的输出信号REAL是高电平或低电平而选择从伪数据发生电路2输出的伪数据或者选择从读出放大器20输出的数据作为真数据。当信号REAL为低电平时，就打开伪数据ED一侧的输入端IN1的开关，当为高电平时就打开读出放大器一侧的输入端IN2的开关，从缓冲器电路输出真数据。

半导体存储装置的存储系统根据系统时钟即芯片选通信号/CE而动作。

下面，参照图10说明存储系统的动作。

如图10所示的那样，起动芯片选通信号/CE.当芯片选通信号/CE开始起动时，从地址计数器50向地址译码器60供给地址信号，开始进行读出动作。另一方面，地址信号(A0～A8)也供给有效数据区域检测电路3(参见图1)。

将电源(V)供给有效地址数据确定器1时，就从该确定器1输出与根据其ROM移植决定的数据对应的数据EAi。在/CE信号开始动作的图4所示的地址图的有效地址区域以外，由于作为有效数据区域检测电路3的输出的标志符“REAL”为低电平，所以，由输出选择电路4根据标志符“REAL”选择从伪数据发生电路2输出的数据。

因此，通过输出缓冲电路30取出到输出端OUT的数据是伪数据。当使/CE信号进一步向前传播进入地址图的有效地址区域时，内部地址便和由有效地址数据确定器61确定的地址(EAi)一致，从而由逻辑发生脉冲START。这样，该脉冲START便输入触发电路，从而使其输出REAL成为高电平。虽然输出选择电路4在此之前根据低电平的控制信号REAL选择伪数据发生电路2的伪数据，但是，由于控制信号REAL变化为高电平，所以，输出选择电路4便选择读出放大器20的数据。因此，这时，便从输出选择电路4输出真数据。

另外，当使/CE信号动作时，在地址图的有效地址区域的终端部，内部地址与由有效地址数据确定器62确定的地址(EAi)一致，从逻辑电路发生脉冲STOP。这样，该脉冲STOP输入触发电路后其输出REAL便成为低电平。虽然输出选择电路4在此之前选择真数据，但是，由于控制信号REAL变化为低电平，所以选择从伪数据发生电路2输出的伪数据。这样，在该存储系统中，便从图4所示的地址图的有效地址区域取出真数据，从其以外的区域取出伪数据。

这样，由于从地址图的有效地址区域读出真数据，从有效数据区域以外读出伪数据，所以，即使拷贝存储芯片，也因伪数据混在真数据中而不能有效地利用该数据。

另外，通过在和形成单元数据的沟道离子注入的同一工序进行对MOS晶体管的沟道离子注入，可以使工序简化。

下面，参照图11～图14说明第2实施例。

图11是写入了数据的芯片内的地址图，用斜线表示的部分是有效地址区域。该区域在图1所示的有效数据区域检测电路3中利用输出REAL进行检测。该芯片的地址图的特征是有效地址区域不固定为1个，而是在地址图的多个区域形成。对于这样的芯片，可以用简单结构的逻辑电路构成有效数据区域检测电路，当对其进行译码时，可以构成不连续的有效地址区域。

如图12所示的那样，起动芯片选通信号/CE。当/CE信号开始起动时，便从地址计数器50向地址译码器60供给地址信号，开始进行读出动作。另一方面，地址信号(A0～A8)也供给有效数据区域检测电路3。

图14是本实施例使用的有效数据区域检测电路。该检测电路由例如2个NAND(与非)电路R28、R29和1个EX-NOR(异—或非)电路R40构成。地址数据的指定的信号输入到2个与非电路的第1输入端，上述地址数据相互不同的其他信号输入到第2输入电脑。并且，这2个与非电路的输出输给到异—或非电路，由输出选择电路生成决定是否向外部输出自己的单元数据的信号REAL。在/CE信号开始动作的图示的地址图的有效地址区域以外，由于作为有效数据区域检测电路3的输出即标志符“REAL”为低电平，所以，由输出选择电路4根据标志符“REAL”选择伪数据发生电路2的数据。因此，通过输出缓冲电路30取出到输出端I/O的数据是伪数据(参见图1)。

当使/CE信号进一步向前传播进入地址图的有效地址区域时，有效数据区域检测电路的输出REAL便成为高电平。虽然输出选择电路4在此之前根据低电平的控制信号REAL选择伪数据发生电路2的伪数据，但是，由于控制信号REAL变化为高电平，所以，输出选择电路4便选择读出放大器20的数据。因此，这时，便从输出选择电路4输出真数据。

当其输出REAL包围低电平时，虽然输出选择电路4在此之前选择真数据，但是，由于控制信号REAL变化为低电平，所以，现在便选择伪数据发生电路2的伪数据。在该存储系统中，从图11所示的地址图的有效地址区域取出真数据，从其以外的区域取出伪数据。这样，由于从地址图的有效地址区域读出真数据，从有效数据区域以外读出伪数据，所以，即使拷贝存储单元，也因伪数据混在真数据中而不能有效地利用该数据。

在本实施例中，利用地址信号的高位3位(A5、A6、A7)可以指定图11所示的地址图的有效数据区域(图13)。因此，在本存储系统中，由于不需要有效地址数据确定器，所以，系统结构简单。

下面，参照图15说明第3实施例。

本实施例的特征在于伪数据发生电路。该伪数据发生电路2由振荡电路和将该振荡电路的输出锁存的锁存电路L1构成，振荡电路由1个与非电路R41和与该电路连接的多个串联连接的4个非电路INV1～INV4构成。该伪数据发生电路2的伪数据输出利用振荡电路使任意的节点振荡，并利用数据输出时钟将其锁存，作为该伪数据输出。伪数据输出通过输出缓冲电路4而输出(I/O)。

下面，参照图16说明第4实施例。

本实施例的特征在于伪数据发生电路。该伪数据发生电路2和图8一样，使用排他的逻辑和电路(EX-OR)。内部地址的地址信号输入到该逻辑和电路R30～R37的第1输入端，从外部供给的随机ROM数据输入到第2输入端。该逻辑电路形成与地址数据的位数相同的数量。该伪数据的特征是通过逻辑电路输出现在的内部地址和ROM数据。伪数据输出通过输出缓冲电路4而输出(I/O)。利用图8的伪数据发生电路增加随机性。

下面，参照图17说明第5实施例。

图17是半导体存储装置使用的半导体基板的平面图。在本实施例中，在半导体基板(芯片)上形成随机数据区域。并且，读出在该区域形成的数据，将该数据作为伪数据输入存储系统的输出选择电路。多少增大一点芯片的面积，可以进一步提高随机性。

下面，参照图18说明第6实施例。

本实施例的特征在于伪数据发生电路。在伪数据发生电路中使用濡18所示的随机数据发生电路。该电路由8个晶体管SR1～SR8和排他的逻辑和电路(EX-OR)R42～R44构成，利用EX-OR进行反馈。使由/CE信号形成的时钟信号CLK动作时，该电路便输出随机的数据。该输出Q1～Q8作为伪数据输给输出选择电路，并提供输出缓冲电路而输出。

下面，参照图19和图20进一步说明有效数据区域检测电路。利用图19所示的有效数据区域检测电路检测图4所示的芯片内的地址图中用斜线表示的部分的有效地址区域。在图19的检测电路中，对有效地址数据确定器的指定的晶体管进行ROM移植。在该存储系统中起动/CE信号时，进入有效数据区域检测电路的内部地址数据(A0～A7)与进行了ROM移植的晶体管一致时(这时，{A0、A1、...A7}＝{10110100})，节点“A”的电位不降低为低电平，保持高电平，这是由于所有的晶体管处于截止状态的缘故。通常，由于某个晶体管是导通的，所以，节点“A”成为低电平。因此，出现OUT1脉冲，信号REAL成为高电平。另外，当地址向前推进，再次与进行了ROM移植的晶体管一致时(这时，{A0、A1、...A7})，节点“A”的电位不降低为低电平，保持高电平。因此，出现OUT2脉冲，信号REAL成为低电平。

另外，对本申请权利要求的各结构部件标记的图上的参考符号是为了容易理解本发明而标记的，本发明的技术范围并不限于附图所示的实施例。

在本发明的半导体存储装置中，由于在芯片内存储着伪数据和真数据，所以，即使能够拷贝数据，也不能有效地利用该数据。另外，由于在和形成单元数据的沟道离子注入的同一工序进行对MOS晶体管的沟道离子注入，所以，工序可以简化。

Claims

1.一种半导体存储装置，包括：配置成矩阵状的多个存储单元；与上述存储单元的栅极连接的多条字线；与上述存储单元的漏极连接的多条位线；向上述字线供给电压的装置；具有在进行读出动作时使上述多个存储单元中要进行读出的一定存储单元在内部进行读出的装置的位线选择装置；检测由上述位线选择装置选择的指定的位线上的电位并读出上述多个存储单元中进行读出的存储单元中流过的电流的读出放大器；其特征在于：将上述读出放大器的输出作为输入的输出电路；具有与芯片固有的内部地址对应的非易失性电路特性或配线并在工作电源供给状态下输出有效地址数据的有效地址数据确定部；将该有效地址数据与上述内部地址进行比较并当是有效地址区域时生成决定是否向外部输出自己的单元数据的信号的有效数据区域检测电路；当上述内部地址是伪数据区域时发生伪数据的伪数据发生电路；和切换上述伪数据及上述单元数据的输出选择电路。

2.如权利要求1所述的半导体存储装置，其特征在于：上述有效数据检测电路利用电路的配线构成。

3.如权利要求1或2所述的半导体存储装置，其特征在于：上述伪数据是输入上述内部地址的逻辑电路的输出。

4.如权利要求1或2所述的半导体存储装置，其特征在于：上述伪数据输出利用振荡器使任意的节点发生振荡，利用数据输出时钟将该输出锁存。

5.如权利要求1或2所述的半导体存储装置，其特征在于：上述伪数据输出是输入上述内部地址和随机ROM数据的逻辑电路的输出。

6.如权利要求1或2所述的半导体存储装置，其特征在于：在形成上述存储单元的半导体基板上形成随机ROM数据区域，上述伪数据输出提供读出该随机ROM数据而形成。

7.如权利要求1或2所述的半导体存储装置，其特征在于：上述伪数据使用随机数据发生电路的输出。

8.半导体存储装置的制造方法，其特征在于：在权利要求1～7中任一权利要求中所述的半导体存储装置中，在形成上述存储单元的半导体基板的MOS晶体管内形成上述有效地址数据，在和形成上述单元数据的沟道离子注入的同一工序中进行对该MOS晶体管的沟道离子注入。