CN1105389C - 适于低电源电压下工作的存储器及读出放大器 - Google Patents

Abstract

存储器，包括读出放大器，具有连接于多个位线的电流电压转换器，形成电流参考的公共电流源和公共锁存比较器。列译码选择电路插入在电流电压转换器与锁存比较器的一个输入之间，从多个位线中选择一个。读出放大器在低电压下工作，用箝位器和加载器件来建立锁存比较器参考输入上的第一放电速率。被选定的存储单元的状态在另一输入上建立第二放电速率。在编程模式中，比较器各部分也同锁存器一样加倍。

Description

适于低电源电压下工作的存储器及读出放大器

本发明一般涉及到读出放大器，更确切地说是涉及到低电压存储器的读出放大器。

电可擦可编程只读存储器(EEPROM)是用电信号进行擦除和编程的非易失存储器件。一个EEPROM通常包括数千个存储单元，每个存储单元可单独地编程和擦除。通常，EEPROM单元包括一个浮栅晶体管和一个选择晶体管。EEPROM器件中的选择晶体管用来选择待要擦除或编程的单个EEPROM单元。器件中的浮栅晶体管是实际储存各个特定存储单元的数字值的那些晶体管。

为了对一个单元进行编程和擦除，一般用所知的富勒·诺德哈姆(Fowler Nordheim)隧穿现象来储存浮栅晶体管浮栅电极上的正电荷或负电荷。例如，借助于将正电压加至选择门晶体管的漏和栅，同时将浮栅晶体管的控制栅保持为地电位，从而实现编程。结果，电子通过隧道电介质从浮栅晶体管的浮栅隧穿到漏极，使浮栅被正充电。

EEPROM的一个特殊结构是快速EEPROM。快速EEPROM提供电擦除和编程能力且通常其电路密度提高了。这一提高了的电路密度通常以只能够成块地擦除快速EEPROM阵列为代价而得到。通常，阵列在一步即一闪中被擦除，这就是为什么称之为快速EEPROM的道理。

通常希望使工作于高速下的集成电路EEPROM具有最小的电路区。此外，希望集成电路EEPROM工作于越来越低的电压。随着时间的推移，对降低功率的需求已导致对电压越来越低的集成电路的需求。在当前的技术中，此低电压一般在2.7-3.0V之间，但期望进一步降低。

一个典型的快速EEPROM集成电路将接收一个地址并响应于此而选择一个或更多个存储单元。这些存储单元通常根据此地址的第一部分(行地址)而组织成行和列，存储器选择位于选定行上的存储单元。根据此地址的第二部分(列地址)，选定行上的一个或更多个存储单元被选定用于读出和输出。由于信号线(即位线)具有高的容性负载，故存储单元本身只能提供很小的差分信号，于是，要求用高效读出放大器来将相当小的差分信号转换成能被输出的信号。写入操作通常相反地进行，其中一个或更多个数据信号被接收并驱动到位于选定行上选定列中的存储单元。

因此，希望读出放大器能够读出小的差分信号且空间上是高效的。

图1示意图示出了一个存储器阵列。

图2是可用于本发明的存储单元的剖面图。

图3的表示出了根据本发明的存储器阵列的工作方法。

图4以局部方框图和局部平面图的形式示出了根据本发明的存储器组件。

图5以局部方框图、局部逻辑图和局部示意图的形式示出了与图4中存储器组件的读出有关的译码器和读出放大器部分。

图6示出了与导通和不导通存储单元读出周期相关的各个信号的时间图。

图7以方框图形式示出了用于图4的存储器组件的编程驱动器。

图8以局部逻辑图和局部示意图的形式示出了可用来实现图5和7所示电路各部分的具体电路。

图9以局部方框图、局部逻辑图和局部示意图的形式示出了根据本发明的一个控制栅驱动电路。

图10以示意图形式示出了可用来实现图9的脉冲电路部分的具体电路。

图11以局部方框图和局部示意图的形式示出了用来产生根据本发明的图9的控制栅驱动电路的电源电压的一个充电泵。

图12以局部方框图和局部示意图的形式示出了图11的一个电压倍增级。

图13示出了可用来理解图12的电压倍增级的工作的信号时间图。

图14示出了与图11的充电泵的各级相关的电容。

在本发明中，控制电路接收一个擦除电压、一个正的编程电压和一个负的编程电源。控制电路通过偏置电路产生偏置电压。在选定存储单元的编程周期中，负的编程电源被加至控制栅线。在非选定存储单元的编程周期中，正的编程电压被加至控制栅线。在选定存储单元的擦除周期中，擦除电压被加至控制栅线。在读出周期中，偏置电压被加至控制栅线。

本发明提供了改善非易失存储器阵列的组间漏电与漏极干扰问题的方法。为了着手这些问题，先前所知的器件已修改了存储阵列的布局或调整了阵列中各存储单元的结构。但本发明却修改存储器阵列的工作方法而不是修改存储器单元的物理设计。

由于只改变了非易失存储器阵列的工作，故没有必要对存储器阵列的布局或单个存储单元的结构设计进行代价高昂的改变。由于本发明不包括对存储器阵列的修改，故不局限于特定的EEPROM单元结构。这就使本发明的编程和读出技术可用于各种非易失存储器阵列结构。现参照图1对根据本发明的非易失存储器阵列的编程方法进行详细描述。图1示出了存储器阵列25，它由各带有一个隔离晶体管和一个浮栅晶体管的各单个存储单元组成。应该了解的是，图1是用来给出非易失存储器阵列的示意性代表，而本发明并不局限于这种结构或存储器阵列25中的存储单元数目。本发明许多特点中的一个特点是下述操作技术都与各种大小和结构的存储器阵列兼容。

在此特例中，存储器阵列25被安排成有二行存储单元，每行有4个单元。虚线框被用来表示存储器阵列25中二个特定存储单元的元件。对于下面的讨论，存储器阵列25包含一个选定的存储单元10和一个未被选定的存储单元30。选定的存储单元10表示正被编程、擦除或读出的存储单元，而未被选定的单元30表示存储器阵列25中未被启动并且可能正经受漏极干扰现象影响的附近单元。

存储器阵列25中的各存储单元由控制栅线、隔离栅线、源极线和漏极线启动。在存储器阵列25的工作过程中，所有这些信号线将必要的电压电位提供给各存储单元的恰当部位。如前所述，本发明的各实施例不局限于某些存储单元结构。但为明了起见，将提供一种特定的存储单元结构作为可用于存储器阵列25的存储单元的例子。图2是可用来实现各存储单元位置的存储单元10的放大了的剖面图。

如图2所示，存储单元10包含二个晶体管，一个隔离晶体管22和一个浮栅晶体管23。在1995年11月28日授予Chang等人的美国专利5,471,422(此处列为参考)中，描述了存储单元10的结构和制造。隔离晶体管22有一个用来调制源端12与漏端13之间的沟道的栅端19。浮栅晶体管23有一个用介电材料17与浮栅结构18电隔离的栅端21，且栅端21被用作控制栅以调制源端13和漏端14之间的沟道。注意，隔离晶体管22的漏端13还用作浮栅晶体管23的源端13。晶体管22和23都制作在提供衬底11和栅端19以及浮栅结构18之间的电隔离的公共介电层16上。

先前已知的非易失存储器阵列通常包含由储存各存储单元的逻辑态的单个浮栅晶体管所组成的存储单元。这种存储器阵列通常构造成使特定列中的所有晶体管的漏电压被共用，并使栅电压被同一行中的所有晶体管共用。为了对单个存储单元进行编程，将负电压加至栅端，源极线接地，且正电压加至漏极线。在阵列结构中，只有被选定的浮栅晶体管会在栅极上有负电压并在漏极上有正电压，产生一个促进编程的大的电压差。但众所周知，与正被编程的存储单元处于同一列的其余浮栅晶体管也将在其漏极上有正电压。但这些未被选定的存储单元的栅端未加有负电压。因此，它们没有像正被编程的存储单元那样大的电压差，但仍将有大得足以引起漏极干扰问题的电压差。

本发明的编程技术借助于降低所有未被选定的存储单元的电压差来解决已知存储阵列的这一缺点。再参照图1，对于下面的例子，被选定的存储单元10将被编程，而未被选定的存储单元30不被干扰。注意，大多数信号线由于被用来向这些结构提供电压电位，故有意地用与图2所用结构相同的元件号来标明。为了对根据本发明的选定的存储单元10进行编程，约为-5～-15V的负电压用控制栅线21加至栅端21。漏极线14被用来将约为0.1-10V的正电压加至浮栅晶体管23的漏极端14。隔离栅线19通常接地(0V)，或具有低得足以关断隔离晶体管22的电压。由被选定的存储单元10和未被选定的存储单元30二者共用的源极线12的电压电位约为-5-5V。

至此，本发明不同于现有技术之处在于当被选定的存储单元10正被编程和验证时，将不同的电压加至未被选定的存储单元30的各端。用控制栅线32将约为0.1-10V的电压加至未被选定的存储单元30，而不是将未被选定的晶体管的栅端接地。由于栅端32的电压电位比栅端21的高约0.1-20V，故大大改善了未被选定的存储单元30的漏极干扰问题。由于正电压被加至未被选定的栅极的栅端，而不是像现有技术那样接地，故沿未被选定的栅的漏极端的垂直场被明显地降低。

还需指出的是，本发明的编程技术不能用于各存储单元带有单独一个浮栅晶体管的已知存储器阵列。由于这些先前已知的存储单元没有隔离晶体管，故单个浮栅晶体管被暴露于存储器阵列中存在的所有的电压。若正电压被加至未被选定的存储单元的栅端，则此电压可能在所有浮栅晶体管的源与漏之间引起沟道。这一电流不仅可能消耗大量功率，且由于热载流子注入(HCI)而可能使未被选定的各晶体管变成被编程。

本发明的编程技术不仅保护未被选定的存储单元免于漏极干扰问题，而且还降低了从充电泵流出的电流。借助于降低所有未被选定的存储单元的漏端处的垂直电场，从衬底通至漏端的电流被明显地降低。这反过来又降低了编程程序中充电泵所需提供的电流。因此，本发明使得有可能用小的充电泵来设计非易失存储器阵列。这就降低了存储器阵列的最终制作成本。

本发明还提供了一旦选定的存储单元10被编程时，读取存储器阵列25的改进了的方法。为了读取储存在被选定的存储单元10中的数值，大约为0.1-5V的电压被加至漏极线14和控制栅线21。电源电压Vdd被加至隔离栅线19，而源极线12被接地。这些电压一旦被建立，就测量通过浮栅晶体管23的电流以确定存储单元10的状态。

先前所知的读出技术在读出过程中通常使未被选定的各存储器位置的栅端接地。即使在接地电位下，也有一定的泄漏电流流过各存储单元。在大的阵列结构中，这一寄生泄漏会增大读出操作的功耗。但本发明将一已知的电压电平加于未被选定的存储单元的隔离晶体管的栅端以确保这些存储单元不会导通。例如，隔离栅线31被接地以防止未被选定的存储单元30导通。这不仅降低了充电泵所需的电流，而且降低了存储器阵列25的功耗。本发明的这一特点使未被选定的存储器位置可以处于任一电压电位。各未被选定的存储器位置由于被隔离晶体管电隔离而不引起泄漏电流。

图3示出了编程、擦除和读出操作过程中对被选定和未被选定的存储器单元的一组具体的条件。值得注意的是，此特例在本发明的范围内，但决不能认为图3是对本发明的限制。

图4以局部方框图和局部平面图的形式示出了根据本发明的存储器组件400。存储器组件400通常包括一个控制和预译码部分410、一个低压字译码部分420和460、高压字译码部分430和470、高压预译码部分432和472、位单元阵列440和480、以及读出放大器(amp)部分450。控制和预译码部分410有一个用来接收地址和控制信息(标为“ADDRESS/CONTROL”)的输入、用来接通标为“DATA”的信号的一个双向端点、以及连接于低压字译码部分420和460、高压预译码部分432和472及读出放大器部分450的各个输出。低压字译码部分420和460的各输出分别连接于位单元阵列440和位单元阵列480，用来提供信号以选择位单元阵列440和480中的晶体管的栅极。高压预译码部分432和472的各输出分别连接于高压字译码部分430和高压字译码部分470。高压字译码部分430和高压字译码部分470被连接于位单元阵列440和480。

存储器组件400是一个带有左半位单元阵列440和右半位单元阵列480的快速EEPROM存储器阵列。每个位单元阵列包括位于各由控制栅线和选择栅线代表的各行与位线所代表的各列的交点处的存储单元。此位线连接于对8个列进行选择的读出放大器部分450的相应输入。在读出模式中，读出放大器部分450对来自8个被选择的位线的信号进行读取，且将读到的信号馈至响应后输出DATA的控制和预译码部分410。在编程模式中，DATA通过控制和预译码部分410被输入到读出放大器部分450并驱动到8个被选定的位线，用来编程到相应的存储单元。图4所示的是二个与图1的存储单元完全相同的代表性存储单元10和30因而标以相同的参考号。注意，在此讨论中，术语“选择栅”和“隔离栅”可交互地使用。漏端14和位于同一列中的其它存储单元的漏端被连接于与读出放大器部分450相连的位线。与读出周期相关的是一个标为“IBIT”的位单元电流，此电流通常标为流入被选定的存储单元的方向，在理解下列更完整的读出周期的操作时是有用的。

在所示的实施例中，存储器组件400是一个适合于连接到微控制器磁心作为微控制器(未示出)部件的组件。但显然，存储器组件400也可采用为一个单芯片快速存储器。控制和预译码区410被用来连接于微控制器的内部总线，使其带有一个用来接收来自微控制器的地址和控制信号的输入和一个到微控制器内部总线的数据部位的双向连接。注意根据存储组件400的结构DATA可包括任意数目的信号，但在所示实施例中只包括8个数据信号。

控制和预译码区410执行几种功能。控制和预译码410包括用来启动存储器组件400不同部位的各种寄存器。这一操作包括(但不局限于)充电泵启动、写入启动和擦除启动。此外，控制和预译码区410还包括用来接收ADDRESS/CONTROL并执行对地址完全译码所要求的部分译码功能的逻辑。控制和预译码区410还包括用来选定包括与下面图11所示的充电泵1120相关的电压的各电源信号的路线的开关功能。响应于读出或编程周期，控制和预译码区410将预译码地址提供给用来进一步译码的低压字译码区420和460。额外的译码被进一步执行以便完全被译码过的选择栅驱动信号得以从中输出。

此外，低压字译码区420和460将位单元阵列440和480上的预译码信号提供给高压字译码区430和470。例如，图4示出了标为“预译码信号”的示例信号，它是低压字译码部分420提供给位单元阵列440上的高压字译码部分430的。借助于在阵列的二端之间分裂低和高压译码器并使预译码信号在位于在阵列中各存储单元的可得到的间距之中的信号线上传送，存储器400就减小了译码所需的电路面积。

高压预译码区432和472提供分别用于高压字译码区430和470中的高压信号。每个高压预译码区432和472接收包括+5V、+15V和-12V的三个输入电源电压，还接收一部分地址和各种控制信号。高压预译码区432和472响应于此而分别将高压预译码地址信号提供给高压字译码区430和470。高压字译码区430和470从低压字译码区420和460以及高压预译码区432和472二者接收预译码信号，并反过来驱动选定行中的晶体管控制栅。控制栅被驱动至上面图3所述的适当的电压。

各个位单元阵列440和480包括位于存储器组件400的各半个中的字线与位线唯一交点处的各个位单元。例如，位单元阵列440和480都被组织成256字线乘以512位线。注意，对各个字线，采用了唯一的控制和选择栅信号。每个512位线为读出放大器部分450提供一个位线信号。位单元阵列440中所示的是一对对应于图1的存储单元10和30的代表性单元，因此用相同的参考号表示。

读出放大器部分450包括64个读出放大器且具有到控制和预译码部分410的双向连接。64个读出放大器中的每一个被连接于8个位线，并根据来自预译码部分410的译码信息而在读出模式中执行8到1的复用功能。注意，在编程模式或擦除模式中，发生1到8的解复用功能。来自64个读出放大器的8重复用输出被进一步选择以提供一个8位输出。根据本发明的一种情况，在编程周期中，一部分读出放大器被进一步用来储存数据，从而节省了集成电路的面积，下面参照图8将更充分地加以描述。

在读出周期中，控制和预译码区410接收规定读出周期的输入地址和控制信号。在此周期中，控制和预译码区410确定选择左半阵列中的存储单元的一位还是选择右半阵列中的存储单元的一位，以致只有阵列440或阵列480被激活。在读出周期中，所有存储单元的控制栅都保持在一个恒定的电压电平。在所示的实施例中，这一恒定电平等于标为“V_SS”的电源电压加表示为“V_TP”的P沟阈值加上一个约等于200mV的小的附加电压。V_SS是一个标称值约为0V的更负的或接地电源电压端。对于未被选定的存储单元，隔离栅保持在0V，而对于被选定的存储单元，隔离栅被驱动到标为“V_DD”的电源电压端的数值。V_DD是标称值为2.7V(但根据本发明，其实际值可低至约1.8V)的一个更正的电源电压端。这些电压选择位单元阵列的一个字线。例如，若存储单元10所在的字线待要被选择，则选择栅1(SG1)可被驱动到电压V_DD，而控制栅1(CG1)可保持在恒定电平。其结果是，存储单元10的导通将使位线14放电。但当存储单元30的控制栅CG2被保持在恒定(DC)电平时，其隔离栅将被驱动到约为0V。

在编程周期即写入周期中，控制和预译码区410接收表明写入周期正在进行的地址和控制信号，并同读出周期那样提供译码地址信号。但在写入周期中的数据流动是相反的。读出放大器部分450中的读出放大器借助于锁存输入数据并在选定的位线上驱动输入数据而起附加的作用。在写入周期中，借助于合适的高压字译码区430或470，使被选定字线上的存储单元的隔离栅被驱动到0V，而控制栅被驱动到-12V。但在未被选定的字线上的存储单元的隔离栅被驱动到0V，而其控制栅被驱动到3.5V。注意，3.5V的电压是借助于使5V充电泵电压降低一个等于恰当尺寸的N沟晶体管的阈值(V_TN)的量而得到的。在读出周期中，隔离栅电压确定存储单元10是否处于激活字线中，而在编程周期中，控制栅电压确定单元10是否在激活字线中。

在擦除周期中，无论被选定的字线、被选定的字线区或整个位单元阵列均可被擦除。注意擦除选项的选择在各不同实施例中是不同的。在擦除周期中，控制栅上所驱动的电压决定着被选定字线中的存储单元是否将被擦除。被选定的字线中的存储单元的控制栅在足够长的时间内被高压字译码区430或470驱动到15V。注意，加于被选定的字线上的存储单元控制栅上的这个15V电压必须维持约50ms。在适用于与微控制器磁心一起使用的存储器组件400中，此50ms决定于微控制器磁心，它必须确保存储器组件400在这一时间过去之前不被访问。但若存储器组件400被做成独立存储器，则最好包含有一个用来测定擦除模式中所度过的时间的制作在芯片上的计时器。在擦除模式中，被选定的字线的隔离栅被驱动到电压V_DD。同时在擦除模式中，所有位线维持在0V电压。将隔离栅维持在V_DD可使跨越沟道的隧穿更为均匀并能改善可靠性。

图5以局部方框图、局部逻辑图和局部示意图的形式示出了图4的存储器组件的一个译码和读出放大器部分500。读出放大器500是图4所示读出放大器SA1-SAN中的任一个。读出放大器500包括译码逻辑部分510和520、P型MOS晶体管542、544、562、564、倒相器546和566、电流源548、550、568和570、以及电压比较器530。译码逻辑部分510有多个包括晶体管512和513的N型MOS晶体管、一个选择电路515以及一个阈值电压发生器511。晶体管512有一个栅极、一个用来从位单元阵列440接收多个位线中的一个的第一电流电极以及一个第二电流电极。晶体管513有一个栅极、一个用来从位单元阵列440接收多个位线中的一个的第一电流电极以及一个第二电流电极。选择电路51 5有多个包括传输门518和517的传输门。传输门518有一个连接于控制和译码部分410的正负控制电极、一个连接于晶体管513的第二电流电极的第一电流电极以及一个连接于标为“INA”的节点531的第二电流电极。传输门517有一个连接于控制和译码部分410的正负控制电极、一个连接于晶体管512的第二电流电极的第一电流电极以及一个连接于节点INA531的第二电流电极。

译码逻辑520有包括晶体管522和523的多个N型MOS晶体管、一个选择电路525以及一个阈值电压发生器521。晶体管522有一个栅极、一个用来从位单元阵列480接收多个位线中的一个的第一电流电极以及一个第二电流电极。晶体管523有一个栅极、一个用来从位单元阵列480接收多个位线中的一个的第一电流电极以及一个第二电流电极。选择电路525有多个包括传输门528和527的传输门。传输门528有一个连接于控制和译码部分410的正负控制电极、一个连接于晶体管523的第二电流电极的第一电流电极以及一个连接于标为“INB”的节点532的第二电流电极。传输门527有一个连接于控制和译码部分410的正负控制电极、一个连接于晶体管522的第二电流电极的第一电流电极以及一个连接于节点INB的第二电流电极。

晶体管542有一个栅极、一个连接于V_DD的源极和一个漏极。晶体管544有一个连接于节点INA531的栅极、一个连接于晶体管542的漏的源极以及一个连接于节点INA的漏极。倒相器546有一个用来接收标为“右阵列启动”584的信号的输入端以及一个连接于晶体管542的栅极的输出端。电流源548有一个用来接收信号左阵列启动580的启动输入端、一个连接于V_DD的第一电流端以及一个连接于节点INA531的第二电流端。电流源550有一个用来接收信号右阵列启动584的启动输入端、一个连接于节点INA531的第一电流端以及一个连接于V_SS的第二电流端。

P型MOS晶体管562有一个栅极、一个连接于V_DD的源极以及一个漏极。P型晶体管564有一个连接于节点INB的栅极、一个连接于晶体管562的漏极的源极以及一个连接于INB端的漏极。倒相器566有一个用来接收左阵列启动580的输入端以及一个连接于晶体管562的栅极的第二输出。电流源568有一个用来接收标为“右阵列启动584”的信号的启动端、一个连接于V_DD的第一电流端以及一个连接于节点INB的第二电流端。电流源570有一个用来接收标为“左阵列启动580”的信号的启动端、一个接地的第一电流端以及一个连接于节点INB的第二电流端。电压比较器530有一个用来接收标为“比较启动582”的信号的控制输入端、一个连接于节点INA的第一输入端、一个连接于节点INB的第二输入端以及一个用来提供标为“DATA OUT534”的信号的输出端。

读出放大器500代表读出放大器450中的一个读出放大器的一部分。读出放大器500中所示的元件是与读出模式有关的读出放大器的那些部分。

在工作中，当读出周期开始时，电压比较器530二侧的节点531和532处的电压电平被图5中未示出的电路均衡为V_DD。借助于在节点INA531和节点INB532之间产生不同的放电速率，读出放大器500能够在电压比较器530处读到位单元中恰当储存的数据态并响应于此而驱动信号DATA OUT534。

若节点INA531已被选定来接收来自位单元阵列440的信息，且已选定阵列440的一个非导通的位单元，则在节点INA531上可能不存在放电速率。结果，节点INA531就可能保持其预充电电平V_DD。但未被选定来接收来自位单元阵列480的信息的节点INB532可以以预定的速率放电，从而使电压比较器能够探测到节点INB532上较节点INA531更低的电压。根据这一比较，电压比较器530提供信号DATA OUT534作为系统规定的逻辑电平高或逻辑电平低信号。

若节点INA531已被选定来接收来自位单元阵列440的信息，且已选定阵列440的一个导通的位单元，则节点INA531上可能出现放电速率。读出放大器500设计成使节点INA531处的放电速率大于节点INB532上的放电速率。放电速率的这一差异使电压比较器530能够探测到比节点INB532上更低的节点INA531上的电压。结果，当读到非导通的位单元时，电压比较器530就探测到与此读出应答的状态。

当数据从位单元阵列440读出时作为参考的节点INB532的放电速率由当左阵列启动580被认定表明读出周期开始时启动的电流源570控制成基本上固定的速率。信号左阵列启动580的激活还启动在被选定时以给定速率向电荷节点INA531提供电流的电流源548。电流源548向节点INA531提供电荷的速率使当阵列440中的非导通位单元被选定时，节点INA531保持预充电电压V_DD。此外，电流源548向节点INA531提供电荷的速率的幅度不同于电流源570的放电速率，以致当导通的位被选定时，则节点INA531上的放电速率大于节点INB532上的放电速率。因此，电流源548的充电速率远远小于电流源570的放电速率。

电流源548和570的关系使电压比较器530在节点INB532和/或节点INA531放电时能够恰当地读出位单元的导通态。在放电发生在相当短的时间内的高频工作中，这一关系是有用的。若整个时间节点531和532可完全地放电到0V，则读出放大器500有可能不能读出导通的位单元，从而使电压比较器530不能读出准确的数据。为了解决这一问题，读出放大器500包括一个由二极管连接的P沟晶体管564和启动P沟晶体管562组成的箝位电路。晶体管562和564将节点INB532箝制到预定电压，从而防止电流源570使节点532完全地放电。其结果是，在低速系统中(其中的节点531和532完成放电)，节点INB532的电压电平将保持在高于节点INA531的电压电平，其中的电压差能够被电压比较器530读出。相反，当非导通的位被读出时，节点INB532将处于低于节点INA531的电压。

为了用上述方法读出数据，必须将从阵列440中的位单元读出的电流转换成节点INA531上的电压。读出放大器500达到这一读出功能的方法是借助于将电流至电压的转换功能与加载功能分开，并将它们分配在选择电路515的不同侧上而使极低的电源电压下的工作得以进行。读出放大器500借助于确保电压比较器530所读出的电压降的大小是最佳的(与较小电流产生电压降的现有技术相反)而使得能够低压工作。

当传输门517被选定时，这些元件中的电压转换关系就开始。注意，传输门517是左边位译码区519中8个传输线中的一个，它被译码逻辑控制以便从位单元阵列440选择8个位门中的一个。一旦被选择，来自被选定位线的读出电流就可流过由电压参考511偏置于V_SS以上二倍N沟阈值电平的N沟晶体管512。这就使N沟晶体管512能够以相似于公共栅放大器(它具有低的输入阻抗和相当高的输出阻抗)的方式工作。晶体管512的低的输入阻抗特性容许晶体管512的位线侧能够在读出周期开始时迅速地预充电，而高的阻抗输出特性与电流源548的非常高的阻抗特性一起，使越过晶体管512到节点INA531的电压增益很大。

由于读出放大器功能的分布，本实施例中的晶体管512为位线提供了低于现有技术所能提供的阻抗。以这种方式安置电流至电压转换器的优点是在传输门517上的电压降较小，所需位线充电时间较短，或只需较小的预充电晶体管。本发明对现有技术的另一优点是节点INA531在读出周期开始之前被充电到V_ID。结果，当传输门517被选定时，传输门517的P沟栅-源电压是总的电源V_DD。这使电压传输门517的P沟部分完全导通。在现有技术中，栅-源被限制在V_DD减去位线工作电平，它提供非常接近器件阈值的栅驱动。其结果是，现有技术传输门工作于几近截止。本发明确保在低速工作存储周期中，节点INA531可以完全地放电到地电位。没有门517的N沟部分，就不可能发生这种情况。

虽然上述讨论集中在从存储器阵列部分440的读出，但当从存储器阵列部分480读取数据时，电路也以相似而对称的方式工作。

图6示出了与导通的和非导通的存储单元二者的读出周期有关的各种信号的时间图，可用来了解图5的读出放大器500的工作。水平轴表示各图部的时间。导通位读出和非导通位读出各由3个图部表示。第一图部表示垂直存取的电压，第二图部表示电流，而第三图部表示比较器输出状态。

图6示出了图5所讨论的导通位读出和非导通位读出的信号关系。注意，虽然图6所示的信号的相对值可用来了解存储器组件400的工作，但它们不一定按比例绘出。在如前所述的导通位读出过程中，当在节点INA531处读取数据时，节点INB532处的电压电平的放电速率将不同于节点INA531处的信号的放电速率且不完全地放电到地电位。结果，电压比较器530借助于读出只被比较器530内部电压偏移改变的节点INA531和节点INB532之间的电压差就可读取被选定的存储单元的状态。

同样，图形600示出了与阵列440的称为“IBIT”612的位单元有关的存储单元电流的图象；称为“S1”614的通过电流源548和568的电流的图象；以及称为“S1”614的通过电流源550和570的电流的图象。同样，在图600中还提供了非导通的位读出的图示信息。

图7以方框图的形式示出了用于图4的存储器组件400中的编程驱动器700。编程驱动器700构成图5的读出放大器500的一部分且包括通常用于读出周期的元件以及只用于写入周期的元件。编程驱器700包括一个图5的电压比较器530的一部分、一个程序驱动器710、译码器720和760、以及强制电路740和780。与编程驱动器700有关的电压比较器530部分包括隔离电路730和770以及一个平衡锁存器750。隔离电路730有一个连接于节点731的输入和一个连接于节点INA531的输出。隔离电路770有一个连接于节点771的输入和端点INB。平衡锁存器750有用来接收标为“READ LATCH”、“READ LATCHB”、“PROGRAMLATCH”、“PROGRAMLATCHB”的信号的控制输入端、连接于节点731和771的数据输入端以及用来提供信号数据输出534的输出端。

强制电路740有一个用来接收标为“DATAL”的信号的输入端以及一个连接于节点731的输出端。强制电路780有一个用来接收标为“DATAR”的信号的输入端以及一个连接于节点771的输出端。程序驱动器710有一个用来接收标为“VPGM”的充电泵参考电压的电压参考输入端、一个标为“IN1”的连接于节点731的第一输入端、一个标为“IN2”的连接于节点771的第二输入端、一个标为“OUT1”的用来提供标为“VOUTL”的第一输出信号的第一输出端、以及一个标为“OUT2”的用来提供标为“VOUTR”的信号的第二输出端。

在工作中，编程驱动器700包括与图5的读出放大器500共用的元件，节省了电路面积。如图7所示，电压比较器530也被用于编程模式中，且包括一个平衡锁存器750和二个隔离电路730和770。平衡锁存器750从强制电路740和780接收待要驱动到选定位线的数据。当在编程模式时，信号DATAL和DATAR以互补方式都被驱动。信号DATAL和DATAR中哪一个为真及哪一个为补，这依赖于哪半个阵列被选定。当标为“PGM LATCH”和“PGM LATCHB”的信号被激活时，这一状态被储存在锁存器中。被锁存的数据被程序驱动器710接收，它将恰当的电压电平提供给选定的位线所在的位线译码器。同样，在写入模式中，当右位单元阵列480被选定时，强制电路780将恰当的状态驱动到锁存器740，且程序驱动器710将恰当的信号提供给位线译码器760。

程序驱动器710用来在输入IN1和IN2处分别接收节点731和771上的信号且分别提供标为OUT1和OUT2的输出电压。OUT1和OUT2处的电压处于比接收到的电压更高的电压电平。较高的电压电平决定于约为5V的输入电压信号VPGM。由于程序驱动器710的工作，电压比较器530要求隔离电路730和770以免信号OUT1和OUT2的更高的电压对平衡锁存器750的电路的损坏。在编程周期中，被选定的存储单元的电流要求也明显地影响VPGM的电压，因此，用与VPGM隔开的稳定的V_DD电源来对平衡锁存器750供电是很重要的。电压比较器530的重复使用可减小电路面积并使编程驱动功能可在较小的间隔(亦即与读出放大器有关的8个位线的间距)内完成。

图8以局部逻辑图和局部示意图的形式示出了具体的电路，可用来实现图5的读出放大器500部分和图7的编程驱动器700。由于图8的电路是这些电路的一个特例，故在图8的信号与图5的信号之间不一定存在一一对应的关系。例如，图5的信号比较启动582是用图8的互补信号SALATB和SALAT实现的。信号数据输出534由构成总线一部分的图8的互补信号DATAL和DATAR来实现。图8的信号CDECL和CDECR分别是图5的节点INA531和节点INB532。在图5和7中相对应的其它元件用相同的参考号表示。

图9以局部方框图、局部逻辑图和局部示意图的形式示出了根据本发明的控制栅驱动电路900。控制栅驱动电路900代表图4的高压字译码部分430的一部分。控制栅驱动电路900包括一个隔离电路/电平移位器910、一个电压参考开关912、P型MOS晶体管925、932、934和936、一个偏置电路920、一个擦除电源914、一个正编程电源916、一个负编程电源930、一个脉冲电路940以及一个高压行译码器950。

隔离电路/电平移位器910有一个用来接收标为“PROGRAM/EARSE DECODE”964的信号的第一输入端、一个用来接收标为“读信号”962的信号的第二输入端、一个第一电压参考端、一个连接于地电位的第二电压参考端以及一个输出端。电压参考开关912有一个第一输入电压参考端、一个第二输入电压参考端和一个第三输入电压参考端、以及一个连接起来将电压参考输出提供给隔离电路910的第一电压参考端的输出端。

晶体管925有一个连接于地电位的栅、一个连接于地电位的漏、一个连接于电压参考开关912的第一输入电压参考端的源以及一个体端。偏置电路920有一个连接于晶体管925的源的第一端和一个连接于晶体管925的体端的第二端。偏置电路920包括电阻器921和922。电阻器921的第一端连接于V_DD，而第二端连接于晶体管925的体电极。电阻器922的第一端连接于电阻器921的第二端，而第二端连接于晶体管925的源。

擦除电源914的第一端连接于地参考电位，而第二端连接于电压参考开关912的第二电压参考输入。正编程电源916的第一电压端连接于地参考电位，而第二电压参考端连接于电压参考开关912的第三输入电压参考端。晶体管936的栅连接于地参考电位、第一电流电极连接于隔离电路912的输出端、第二电流电极连接于被选定行上的晶体管的控制栅，而体电极连接于第一电流电极。晶体管934有一个栅、一个第一电流电极、一个连接于晶体管936的第二电流电极的第二电流电极、以及一个连接于晶体管936的第一电流电极的体电极。晶体管932有一个栅、一个第一电流电极、一个连接于晶体管934的第一电流电极的第二电流电极、以及一个连接于晶体管936的第一电流电极的体电极。负编程电源930的第一端连接于地电源，而第二端连接于晶体管932的第一电流电极。脉冲电路940有一个用来接收标为“译码地址”的信号的输入，并有一个连接于晶体管932的栅的第一输出端和一个连接于晶体管934的栅的第二输出端。高压行译码器950用来接收标为“地址960”的信号，而输出用来将译码地址提供给脉冲电路940。

注意，如图9所示，控制栅驱动电路900包括部分高压预译码区432和高压字译码器430。但在其它实施例中对这些功能的指定可能是不同的。因此，认识到控制栅驱动电路900整体执行的功能是重要的。

在工作中，控制栅驱动电路900如图3的规定以及进一步参照图4驱动控制栅。在读出模式中，电压参考开关912被设置于第一位置，以便电连接到晶体管925的源。同样在读出模式中，读信号962是激活的，使隔离电路/电平移位器910在其输出端提供一个等于第一电压参考端上的电压的电压。此电压等于晶体管925的P沟阈值电压加上一个小的附加量。此小的附加量决定于电阻器92 1和922的相对大小以及晶体管925的特性。偏置电路920利用MOSFET的体效应使晶体管925的阈值稍许提高；于是，二极管式连接的晶体管925的源极处的电压就稍许高于使晶体管936导通所需求的在其源极处的电压。由于晶体管925和晶体管936之间的偏置增量差，晶体管936就变成稍许导通。使晶体管936稍许导通的这一控制借助于通过偏置电路920而使晶体管925的体偏置于稍高于源以及在晶体管925和936之间形成匹配而达到。晶体管925和936最好有相同的栅宽和栅长尺寸并在集成电路上沿相同的方向取向。此外，最好选择小的附加电压以确保晶体管936对所有可预见的工艺变化都变成导通。

在擦除模式中，电压参考开关912被设置于第二位置以使电连接擦除电源914和隔离电路/电平移位器910的第一电压参考端。由于在擦除模式中读信号962是不激活的，故隔离电路电平移位器910是否将+15V提供给控制栅就决定于PGM/ERASE DECODE SIGNAL 964。PGM/ERASE DECODE SIGNAL964代表从低压字译码区420或460所接收到的编程/擦除信号与预译码信号二者的一个逻辑组合。在擦除模式中，若PGM/ERASE DECODE SIGNAL964是激活的，则控制栅驱动器900将相应的控制栅驱动到擦除电源914所产生的+15V。

在编程模式中，电压参考开关912被设置于第三位置以便电连接正编程电源916和隔离电路/电平移位器910的第一电压参考端。与擦除模式不同的是，当相应的控制栅不位于被选定的行上时，在编程模式中信号PGM/ERASE DECODE964是激活的。在驱动一个未被选定的行时，隔离电路/电平移位器910驱动一个正编程电源916所提供的等于3.5V的电压。加于晶体管936的第一电流电极的这一3.5V的信号使晶体管936变为导通，从而将3.5V的电压提供给来被选定编程的单元的控制栅。

当信号PGM/ERASE DECODE964不激活时，表明相应的控制栅位于被选定的行上，隔离电路/电平移位器910将V_SS驱动到晶体管936的第一电流电极，使晶体管936不导通。同时，高压行译码器950将信号译码地址激活到脉冲电路940。脉冲电路940使晶体管932和934导通，使负编程电源930连接到控制栅。注意，当以这种方式选择时，晶体管936起隔离晶体管的作用，防止负编程电源930所提供的-12V到达隔离电路/电平移位器910的输出端。

借助于向未被选定编程的单元提供3.5V偏压，控制栅驱动电路900实现了二个目的。首先，降低了受浮栅边缘附近电场影响的位单元结泄漏电流部分。泄漏电流的这一降低反过来又降低了所要求的编程电源的电流。控制栅驱动电路900在未被选定的控制栅上也使用3.5V偏压来降低被选定编程的位线上未被选定的单元的隧道氧化物上的电场。这就降低了位线电压对储存在正被编程的位线中未被选定的单元上的数据状态的干扰速率。

负编程电源930、正编程电源916以及擦除电压914对左半个位单元阵列440和右半个位单元阵列480是共用的。在高压字译码区430中有四个晶体管，以晶体管932为代表。而且，对应于每个字线有一个晶体管，相当于晶体管934。

脉冲电路940将脉冲流提供给选择晶体管932和934，以逐渐地在被选定的字线上形成-12V的编程电压，而不是在编程模式中向选定的字线提供连续的激活信号。由于连接负编程电源930的电路不在读出模式的关键速度路径中，故不需要使速度最大化，此速度即可使脉冲电路940逐渐地形成所需的-12V。此外，晶体管932和934可做得更小。在所示实施例中，晶体管934小得足以安置在存储单元的间距中。而且，这一脉冲作用还使产生或用作负编程电源930的充电泵中的各个电容器可以做得更小。

图10以示意的形式示出了可用来实现图9的脉冲电路940的一部分的具体电路。注意此电路只是一个例子，也可采用其它的电路。图10还示出了晶体管934和P沟晶体管1002。晶体管1002相似于晶体管934，但它驱动不同于晶体管934所驱动的字线上的控制栅。晶体管934提供标为“CG0”的控制栅驱动信号，而晶体管1002提供标为“CG1”的不同的控制栅信号。作为本发明的具体实现，在图10各信号与图9各信号之间没有必要存在一一对应关系。

图11以局部方框图和局部示意的形式示出了用来产生根据本发明的图9的控制栅驱动电路900的电源的充电泵1120。充电泵1120包括一个非线性级1130、一个参考电压发生级1140以及线性级1150和1160。电压参考发生电路1140连接于第一电压参考端(V_DD)，并产生标为“V_Z”的参考电压。V_DD是一个更正的电源端，其标称值为2.7V，但也可更低得多。级1130连接于V_DD，它接收参考电压V_Z和标为 “ PROGRAM/ERASE CONTROL”的信号，并产生标为“PROGRAM VOLTAGE1”的信号以及标为“φA”、“φB”、“φC”和“φD”的信号。线性级1150接收信号φC、φD和PROGRAM VOLTAGE1，并产生标为“ERASE VOLTAGE”的输出信号。线性级1160接收信号φA和φB并产生标为“PROGRAM VLOTAGE2”的信号。如图3所示，PROGRAM VOLTAGE1约为5V，而PROGRAM VOLTAGE2约为-12V，因而它们都适合于用来对图1的EEPROM单元进行编程。ERASE VOLTAGE也被设置于约15.5V。

非线性级1130包括：一个稳压倍增级1132，它有一个连接于V_DD的输入、一个标为“V_Z”的用来接收电压参考信号的输入、以及一个用来产生大约二倍于输入处接收到的电压的输出电压的输出；一个电压倍增级1134，它有一个连接于级1132的输出的输入、一个标为“V_Z”的用来接收电压参考信号的输入、以及一个用来产生大约二倍于输入处接收到的电压的输出电压的输出；一个电压倍增级1136，它有一个连接于级1134的输出的输入、一个标为“V_Z”的用来接收电压参考信号的输入、一个用来产生信号PROGRAM VOLTAGE1和相位信号φA、φB、φC、φD的输出。

电压V_Z最好选择成限制任何一级产生PROGRAM VOLTAGE1所要求的5V以上的输出。在本发明的本实施例中，当各级都接收相同的电压V_Z时，每级接收相同的电压参考。在不同的实施例中，可对各级采用不同的参考电压。稳压倍增级1136产生一系列电压幅度约等于PROGRAM VOLTAGE1的驱动信号。这些驱动信号被用来为线性级1150和1160提供定时和功率。

电压参考发生电路1140包括连接于稳压倍增级1144的稳压倍增级1142。级1144连接于线性级1146。级1146连接于电流旁路稳压二极管1148，1148连接于标为“V_SS”的电源端。V_SS的标称值通常为0V，这低于V_DD电位。稳压倍增级1142和1144以非稳压方式被采用。级1144同级1142一样会使其输入处提供的电压倍增。同样，线性级1146也是不稳压的。但对本技术领域的熟练人员来说，显然，为了防止其固有的晶体管击穿，级1142、1144和1146中的任一级可能需要二次稳压。显然，根据给定应用的电流和面积限制，级1142、1144和1146可以是线性与电压倍增级的各种组合。为了充电泵1120的效果，必需为级1142、1144和1146产生足以将二极管1148偏置成击穿的电压V_Z，从而产生参考电压V_Z。

线性级1150和1160分别用来产生ERASE VOLTAGE和PROGRAM VOLTAGE2。级1150和1160是本技术领域熟知的迪克森(Dickson)型线性充电泵。

图12以局部方框图和局部示意的形式示出了电压信增级1132。注意电压倍增级1132可用作图11中的其它电压倍增级的一个。电压倍增级1132包括电容器1282(C1)、1292(C2)和1204(C3)、P型晶体管1283、1284、1285、1286、1293、1294、1295、1296和1202、N型晶体管1287、1297和1206以及电平移位器1270。电容器C1有一个第一电极和一个第二电极。P型晶体管1283有一个用来接收标为“CK3”的信号的控制电极、一个第一电流电极、一个连接于电容器C1的第一电极的第二电流电极、以及一个连接于其第一电流电极的N型体端。晶体管1284有一个连接起来以接收标为CK7的信号的控制电极、一个第一电流电极、一个连接于电容器C1的第一电极的第二电流电极、以及一个连接于晶体管1283的体端的N型体端。P型晶体管1285有一个连接起来以接收标为CK6的信号的控制电极、一个连接于晶体管1284的第二电流电极的第一电流电极、一个连接起来以接收标为“V_IN”的输入电压的第二电流电极、以及一个连接于P型晶体管1283的N体端的N体端。P型晶体管1286有一个连接起来以接收标为CK5的信号的控制栅、一个连接于晶体管1285的第二电流电极的第一电流电极、一个连接于C1的第二电极的第二电流电极、以及一个连接起来以接收输入电压V_IN的N体端。晶体管1287有一个连接起来以接收标为CK1的信号的控制电极、一个连接于晶体管1286的第二电流电极的第一电流电极、以及一个连接于第一电压参考端的第二电流电极。晶体管1294有一个连接起来以接收标为CK8的信号的控制电极、一个连接于晶体管1284的第一电流电极的第一电流电极、一个第二电流电极、以及一个连接于P型晶体管1283的N体端的N体端。P型晶体管1295有一个连接于晶体管1286的控制电极的控制电极、一个连接于晶体管1294的第二电流电极的第一电流电极、一个连接起来以接收V_IN的第二电流电极、以及一个连接于晶体管1283的N体端的N体端。P型晶体管1296有一个连接于晶体管1285的控制电极的控制电极、一个连接于晶体管1295的第二电流电极的第一电流电极、一个第二电流电极、以及一个连接起来以接收V_IN的N体端。晶体管1297有一个连接起来以接收标为CK2的信号的控制电极、一个连接于晶体管1296的第二电流电极的第一电流电极、以及一个连接于第一电压参考端的第二电流电极。C2有一个连接于晶体管1294的第二电流电极的第一电极以及一个连接于晶体管1296的第二电流电极的第二电极。晶体管1293有一个连接起来以接收标为CK4的时钟信号的控制节点、一个连接于晶体管1283的第一电流电极的第一电流电极、一个连接于C2的第一电极的第二电流电极、以及一个连接于晶体管1283的N体端的N体端。

晶体管1202有一个连接于第一电压参考端的控制电极、一个连接于晶体管1283的第一电流电极的第一电流电极、一个连接于晶体管1294的第一电流电极的第二电流电极、以及一个连接于晶体管1283的N体端的N体端。电容器C3有一个连接于晶体管1202的第二电流电极并在其上提供标为“UNREGULATED OUTPUT VOLTAGE”的信号的第一电极以及一个连接于第一电压参考端的第二电极。晶体管1206有一个连接起来以接收电压V_Z的控制电极、一个连接于C3的第一电极的第一电流电极以及一个用来提供标为“REGULATED OUTPUT VOLTAGE”的输出的第二电流电极。电平移位器1270连接于晶体管1206的第一电流电极，接收V_IN、φ1-φ4，并产生信号CK3、CK4、CK5、CK6、CK7和CK8。

在工作中，电压参考电路1140将参考电压V_Z提供给非线性级1130的各个电压倍增级1132、1134和1136。由于V_Z只提供一个电压参考，故电路1140只需提供小量的电荷。非线性级1130提供PROGRAMVOLTAGE1，从而提供外部负载(未示出)所需的电荷。借助于非线性级，由于在这些第一级中的电压明显地更低而能够在半导体器件上制作介电层更薄的第一级电容器。正如下面参照图14将要描述的那样，较薄的介电层使电容器可具有更大的电容量。这就可使充电泵占用较小的半导体面积。

图13示出了信号的时间图，可用来理解图12的电压倍增级1132的工作。图12示出了控制图12的稳压培增级1132的工作的信号φ1-φ4以及CK1-CK8的时间关系。现同图12一起来考虑图13，在时钟周期的一个特定时间即部位，各时钟信号或为激活或为不激活。时钟周期各部位表为t1、t2、t3和t4。在t1和t2期间，CK1是激活高。在t1期间，CK4是激活低。在时间t1，CK6是激活低。在时间t1，CK8是激活低。在时间t3和t4，CK2是激活高，在时间t3，CK3是激活低。在时间t3，CK5是激活低。在时间t3，CK7是激活低。注意，图13中各箭头表明在时间t2或t4中的基本相似的时间何时出现边界但实际上跟随着发生在基本相同时间处的另一边界。例如，CK4在时间t2的上升沿发生在t2时间CK6的上升沿之后。实际上这就保证了受CK6控制的晶体管在CK4信号被称为不激活之前已转变。CK1和CK2分别在时间t2和t4结束处转变到激活低。图13的时间使电容器1282和1292在通过晶体管1206而提供REGULATED OUTPUT VOLTAGE的同时能够被输入信号交替地充电。

在t1期间，一旦得到一个稳态条件，电容器C1就被充电，同时电容器C2被放电。由于晶体管1285和1287被驱动到激活，同时晶体管1284、1286和1283被驱动为不激活，故方便了电容器C1的充电。这使电容器C1连接在V_IN与第一电压参考之间，同时将电容器C1隔离于电路1132的其余部分。结果，电荷流入C1直至被充电到电压V_IN即周期结束。在t3期间，电容器C2以相似的方式被充电到V_IN。

在t1期间，C2产生为获取UNREGULATED OUTPUTVOLTAGE所需的被加倍的电压。晶体管1293、1296和1294被驱动到激活而晶体管1297、1295、1284、1286被驱动到不激活就方便了这一点。这使C2连接在UNREGULATED OUTPUT VOLTAGE端和V_IN之间，同时将电容器C2隔离于电路1132的其余部分。在晶体管1294的第一电极处产生的电压(它代表不稳压的输出电压)是C2上的电压与V_IN相加。如前所述，C2上的电压约为V_IN，故产生一个二倍V_IN的电压。不稳压的输出电压被由基本上恒定的信号V_Z偏置的晶体管1206调整，以产生REGULATED OUTPUT VOLTAGE。在t3期间，电容器C1以相似的方式被连接在V_IN与输出端之间。

在t2期间，为了防止电荷在晶体管1286和1287共用的电极处注入，必须保持晶体管1287处于激活态。这确保了电极处于地电位，从而确保电极所代表的漏-衬底结不被正向偏置，例如，借助于确保晶体管1284、1285和1286在晶体管1287变为不激活之前已完全转变，就避免了衬底结正向偏置的可能性。同样，当晶体管1294、1295和1296在t4期间正转变时，为了避免晶体管1296和1297共用的节点上的相同效应，要确保晶体管1297处于激活态。

晶体管1283、1284、1285、1293、1294、1295和1202具有一个公用的N体端。根据本发明一个实施例的N体端实际上是一个N阱。此N阱通过分别在t3和t1期间处于激活态的晶体管1283和1293而被充电到UNREGULATED OUTPUT VOLTAGE。晶体管1202是一个用来确保N阱电压不上升到明显高于REGULATED OUTPUTVOLTAGE并保持于此一个长时间的弱晶体管。例如，在起动时即当输出负载被加于充电泵的输出时，可能存在N阱被充电到明显高于UNREGULATED OUTPUT VOLTAGE的情况。这种电压差使MOS晶体管变得更不导通。如果维持下去，这种情况可能降低泵的总输出。因此，晶体管1202确保任何电压差的性质只是过渡性的。借助于将N体驱动到UNREGULATED OUPUT VOLTAGE并且不使其随每一周期充放电，由于没有与阱相关的容性寄生所造成的电荷损失而增大了效率。

在t2和t4期间，有可能有段时间CK4已转变而CK1未转变。此时，REGULATED OUTPUT VOLTAGE不可能从C1或C2接收其电压，因此，为了在此时填补空白，需要电容器C3来供应t2和t4期间电平移位器所需的任何电荷。通常，由于t2所代表的时间比t1短得多，故电容器C3比电容器C1和C2小得多。同样，C3在t4期间也提供所需的电压。

电位移位器1270接收如图13所示的信号φ1-φ4。φ1代表t1期间的一个激活信号。φ2代表t2期间的一个激活信号。φ3代表t3期间的一个激活信号。φ4代表t4期间的一个激活信号。这些信号被组合在一起以产生CK1-CK8的恰当的激活信号和不激活信号。CK1和CK2有0V或地电位的不激活低电压以及激活的高压参考V_DD。CK3-CK8具有等于0即接地的激活的或不激活的低信号，而激活的或不激活的高态等于出现在电容器C3的第一电极处的UNREGULATED OUTPUTVOLTAGE。此外，CK1和CK2分别借助于组合信号φ1和φ2以及信号φ3和φ4而产生。电平移位器就这样施加所需的恰当的电压电平以驱动图11中充电泵1120中的各级。

反过来参照图11，用图12的稳压倍增级电路1132来实现级1142和1144。但方框1144被示为驱动二个信号(φ5和φ6)以驱动Dickson型级1146。由于Dickson级1146的要求，信号φ5和φ6必须基本上等于级1144的偏压或输出电压。当满足此条件时，带有三个内部级的Dickson级1146能够提供高达四倍于其输入电压的输出电压，但无论如何要限制在二极管1148的击穿电压之内。

非线性级1130的级1132、1134和1136采用图12的稳压倍增级电路1132。在这些情况的每种情况下，调整电压V_Z将任何一级所产生的电压限制为5V。非线性级1130的末级提供额外的相位信号φA、φB、φC和φD。这里信号利用二个连接在REGULATED OUTPUT VOLTAGE节点和地之间的N和P晶体管对(未示出)从电路1132产生。时间由图13中的时间信号控制。N和P晶体管中哪一对被选定，实际上由PROGRAM/ERASE CONTROL信号控制。被选定的N和P晶体管对将产生所需的应答输出信号，使Dickson型充电泵1150和1160得以工作。应该指出的是，级1150和级1160的工作是相互排他的，即在任一给定时间只有一个级被驱动。

为了估计各稳压倍增级1132、1134、1136、1142和1148中每一级的C1和C2的电容值，可利用下列公式：

式1：  Q＝I_out/Freq；

式2：  V(n)＝V_DD*(V_out/V_DD)**(n/N)；

式3：  V_C(n)＝2*V(n-1)-V(n)；

式4：  C(n)＝QE12*((2**(N-n))*(eff**(n-1-N)))/Vc(n)；式5： $C_{\mathrm{total}}\left(N\right)=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}C\left(n\right).$

其中V_DD是电源电压：

N是充电泵中的级数；

I_out是所需的输出电流；

V_out是所需的输出电压；

eff是电路的效率；

Freq是充电泵的开关频率。

式1表示充电泵输出处可获得的电荷量。式2表示若各级的大小产生均匀的级间增益时，在给定级n的输出处的电压。式3是给定级在激励周期中(它包括诸如C1或C2之类的电容器的充放电)的电容器上的电压变化。式4是给定级和充电泵的总电容(单位为pf)。数值C(n)是C1和C2电容之和。通常C1和C2基本相似。例如，对于1.8V的V_DD和三级充电泵，要求1μA的输出电流且要求4.5V的输出电压，用1MHz的时钟信号和98％的电路效率，每μA输出电流的第一级电容值为3.7pf。第二级每μA输出电流将要求1.3pf的电容，而第三级每μA输出电流要求0.5pf电容。这可能是C1和C2电容组合所需的电容值。

上述的选定电容值显示了采用本发明的非线性充电泵的优点。第1级的电容器明显地大于第2级或第3级合起来所要求的电容器。图14示出了这一关系，以图示形式示出了与图11的充电泵1120中各级有关的电容。其优点是第一级的工作电压显著地低于第二级和第三级的工作电压，从而可在电容器C1和制作中采用更薄的介电层。例如，在本发明的一个实施例中，电容器C1的介电层可与位单元中所用的隧道氧化物介质一样厚。由于相关的电压更高，这就可以用比在级C2和C3中由于与它们相关的较高电压而要求使用厚膜介质情况下更小得多的表面积来制作电容器。

虽然本发明已在最佳实施例中加以描述，但对本技术领域熟练人员来说，显然可用各种方式对本发明进行修改并可提出除上述特例外的许多实施例。例如，可用其它的电压电平来对存储单元编程，或用控制电路来控制不同数目的控制栅。因此，所附权利要求被认为覆盖了本发明构思与范围内的所有修改。

Claims (10)

1.存储器(400)，包含由位于多个选择线和多个位线交叉处的存储单元组成的阵列(440)、带有用来接收行地址的输入和用来激活多个选择线中之一的输出的行译码器(410，420)、带有用来接收列地址的输入和用来激活多个选择信号中至少一个的输出的列译码器(410)，此存储器(400)的进一步特征是：

各带有一个耦合于上述多个位线中相应的一个的输入端和一个输出端的多个电流电压转换器(512，513)；

带有多个耦合于上述多个电流电压转换器(512，513)的相应输出端的输入端、多个耦合于上述列译码器(410)的上述输出端的控制输入端以及一个输出端的选择电路(515)；

带有耦合于电源电压端的第一端和耦合于上述选择电路(515)的上述输出端的第二端的加载器件(548)；以及

带有耦合于上述选择电路(515)的上述输出端的第一输入端、用来接收参考信号的第二输入端以及用来提供表示被选定的存储单元的逻辑态的数据输出信号的输出端的电压比较器(530)。

2.权利要求1的存储器(400)，其特征是所述的加载器件(548)是一个电流源。

3.权利要求1的存储器，其特征是所述的多个电流电压转换器(512，513)是相应的多个N沟晶体管，各晶体管带有一个耦合于一个相应位线的第一电流电极、一个用来接收偏压的控制电极以及一个耦合于上述选择电路(515)的相应输入端的第二电流电极，其中所述的偏压约等于参考电压加上二倍的N沟阈值。

4.权利要求1的存储器(400)，其特征是所述的选择电路(515)是多个互补金属氧化物半导体传输门，各带有一个耦合于上述选择电路(515)的相应晶体管的第二电流电极的第一端、耦合于列译码器(410)的上述输出端的第一和第二控制电极以及耦合于上述选择电路(515)的上述输出端的第二端。

5.权利要求1的存储器(400)，其特征是所述的存储单元阵列(440)是一个非易失存储单元阵列，各具有一个决定于浮栅上所储存的电荷的逻辑态。

6.权利要求5的存储器(400)，其特征是各非易失存储单元是一个电可擦可编程存储单元。

7.读出放大器(500)，其特征是：

一个耦合于第一电压节点(531)、第二电压节点(532)并根据第一电压节点和第二电压节点的数值而产生读出放大器数据输出的电压比较器(530)；

一个耦合于第一电压节点的第一输入箝位器(542，544)，其中的第一输入箝位器(542，544)确保第一电压节点(531)处于或高于一个最小电压；

一个耦合于第一电压参考端和第一电压节点(531)的第一加载器件(548)，其中的第一加载器件(548)使第一电压节点(531)具有一个第一放电速率；以及

一个耦合于第二电压参考端和第二电压节点(532)的第二加载器件(570)，其中的第二加载器件(570)在第二电压节点(532)耦合于导通的源(30)时使第二电压节点(532)具有第二放电速率。

8.权利要求7的读出放大器(500)，其进一步特征是：

一个耦合于第二电压节点(532)的第二输入箝位器(562，564)，其中的第二输入箝位器(562，564)确保第二电压节点处于或高于一个最小电压；

一个耦合于第一电压参考端和第二电压节点(532)的第三加载器件(568)，其中的第三加载器件(568)使第二电压节点(532)具有一个第三放电速率；

一个耦合于第二电压参考端和第一电压节点(531)的第四加载器件(550)，其中的第四加载器件(550)使第一电压节点具有一个第四放电速率；以及

一个具有第一状态和第二状态的开关器件(546，566)，其中在第一状态时，第一输入箝位器(542，544)、第一加载器件(548)和第二加载器件(570)是激活的，使第一电压节点(531)上的数据值可被读取，而在第二状态时，第二输入箝位器(562，564)、第三加载器件(568)和第四加载器件(550)是激活的，使第二电压节点(532)上的数据值可被读取。

9.权利要求7的读出放大器(500)，其中的第一放电速率小于第二放电速率。

10.权利要求7的读出放大器(500)，其中的导通的源(30)是一个存储单元。

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