CN1125467C - 有闪速电可擦可编程只读存储器单元的非易失性存储设备 - Google Patents
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Abstract
一种闪速存储器，包括：存储单元阵列，其具有源极、漏极、浮栅和控制栅，该阵列包括形成在存储单元上的导电板，以在存储单元和导电板之间进行电容耦合；第一电压源，用于提供第一电压；块译码器，用于响应控制信号，将第一电压源的第一电压提供给被选择的其中一个存储单元的控制栅；第二电压源，用于提供第二电压；和分段译码器，用于响应控制信号，在所述被选择的其中一个存储单元的控制栅已被充电到预定电压电平后，将第二电压源的第二电压提供给所述被选择的其中一个存储单元的导电板。
Description
技术领域
本发明涉及具有EEPROM(电可擦可编程只读存储器)单元的非易失性存储设备领域，尤其涉及一种在其单元阵列结构中采用升压板的闪速EEPROM。
背景技术
闪速EEPROM(后简称闪速存储器)在擦除和编程操作中通常需要高压是非常普遍的，其中通过隧道效应对存储在存储单元中的数据进行擦除和编程，该隧道效应是通过向存储单元施加高压引起，并在浮栅和衬底之间产生。这些高压电平通常在十伏特以上，而这个十伏特电平可损坏用于隔离浮栅和衬底的细薄且脆弱的氧化层，从而由于闪速存储器中的存储单元的损坏而引起存储单元可靠性的下降，并在运行时出现干扰。有关在高压电平和闪速存储器中的存储单元稳定性之间的最优化相关的理想化思路是即使采用比现有的电平小的电压仍有可能成功地进行擦除和编程操作。
有关降低高压的最新技术已经公开于1996年的VLSI技术会议论文集、名为“用于降压和零程序干扰的高密度NAND(与非型)闪速存储器中的升压板新技术(A Novel Booster Plate Technology In High Density HAND FlashMemories For Voltage Scaling-Down And Zero Program Disturbance)”中，与图1A所示的具有控制栅、浮栅、源和漏区的标称浮栅晶体管(或浮栅存储单元)相比，其存储单元以耦合电容等效电路示于图1B中。
在图1A的标称浮栅晶体管中，在控制栅和浮栅之间、浮栅和沟道区之间、以及浮栅和源/漏区之间存在寄生电容Cb、Cd、和两个Cf。采用这种电容结构，当向控制栅施加编程电压Vpgm时，浮栅上的电压Vfg如下：
Vfg＝Vpgm×Cb(Cb+Cd+2Cf) [1]
在编程时，如果Vfg被升压而高于可引起诸如F-N(福勒—诺德汉姆(Fowler-Nordheim))隧穿的隧道效应的临界电压，则从沟道区通过其间的氧化层向浮栅注入电荷，从而存储单元的阈值电压增加，以进行编程。此时，Vfg与Vpgm之比，即编程操作期间的耦合比γc，为Cb/(Cb+Cd+2Cf)。然而，如图1A、1B和2所示，由于前述文章中提出了一种升压板，其形成于控制栅上，沿着字线方向伸展，并被设置在彼此平行的比特线方向上，因此，诸如Ca、Cc和Cp的用于耦合的更多寄生电容被加到方程[1]中的这些电容因子中。Ca、Cc和Cp被分别置于升压板和控制栅之间、浮栅和衬底之间。由于在编程中升压板除通过字线向控制栅施加Vpgm外还接收电压，因此，浮栅对升压板和控制栅的耦合比γw和γp分别变成Cb/(Cb+2Cc+Cd+2Cf)和2Cc(Cb+2Cc+Cd+2Cf)。因此，浮栅对Vpgm和升压板电压的总耦合比γc(p)可被概括成：
γc(p)＝(Cb+2Cc)/(Cb+2Cc+Cd+2Cf) [2]
可知，将方程[2]与前面的方程[1]相比较，具有升压板的闪速存储单元的耦合比要比常规的闪速存储器的耦合比高。耦合比的提高将引起编程电压电平的下降，这意味着即使当将低于常规的闪速存储器的电压的Vpgm施加到升压板存储单元的控制栅时，也可在具有图1B中所示的存储单元的闪速存储器中成功地进行编程操作。通过自升压，在所选择的存储单元被编程时，大的耦合容量对完成用于防止未被选择的存储单元受到干扰的程序禁止操作是有益的。
图3表示当在NAND(与非)型闪速存储器中编程时施加到升压板存储单元上的电压配置。在电压设置期间，待被施加到未被选择的存储单元的旁路电压Vpass、程序电压Vpgm、和程序转移电压(program transfer voltage)Vpgm_wl被线性地向其预定电位增大。Vpgm_wl是施加到转移MOSFET的栅极的电压，该转移MOSFET将程序电压Vpgm连接到与所选择的存储单元的控制栅和升压板耦合的所选择的字线，因此，该Vpgm_wl必须比Vpgm高Vth(转移MOSFET的阈值电压)，以便将Vpgm无压降地提供给所选择的字线。同以往一样，Vpass低于Vpgm。如果编程周期开始，则Vpgm被提供给所选择的字线和升压板，Vpgm_wl被提供给相应于所选择的字线的转移晶体管的栅极，而Vpass被提供给未被选择的字线，以从相应的比特线将一偏压提供给所选择的存储单元的漏极。
然而，将这些电压施加到升压板结构时会遇到一些问题。首先，尽管升压板降低Vpgm的电压电平，但在编程时，用于向具有大电容的升压板充电或由此放电的时间(大约超过字线的时间的20倍)被延长，由此可增大其中耗散的电流。问题的另一个方面是，在单元串(或NAND单元单位)之间由于Vpgm连接到升压板而出现泄漏电流，这是因为升压板整个覆盖了彼此相邻的多个单元串。该泄漏电流可使存储器的操作稳定性下降。此外，以每个编程周期重复施加到其上的升压板电压将使升压板和浮栅之间的隔离层的可靠性降低，从而不能进行编程操作，或引起编程的单元被置于轻度删除状态，其中被编程单元的阈值电压与其自身所希望的分布有一定距离而属于一删除分布区域。否则，很明显，施加到升压板的电压的降低将伴随待被施加到字线的高编程电压。
发明内容
因此，本发明的首要目的是提供一种可采用升压板来实现可靠程序操作的闪速存储器。
本发明的另一个目的是提供一种可采用低升压板电压来实现可靠程序操作的闪速存储器。
本发明的又一个目的是提供一种即使采用升压板仍可在编程操作期间降低功耗的闪速存储器。
本发明的再一个目的是提供一种可采用升压板进行高级程序操作的NAND型闪速存储器，其中在不干扰存储器的情况下向该升压板施加一电压以加强编程效率。
为了实现这些目的，本发明的闪速存储器包括：存储单元阵列，其具有源极、漏极、浮栅、和控制栅，该阵列包括形成在存储单元上的导电板，以便在存储单元和导电板之间进行电容耦合；第一电压源，用于提供第一电压；转移晶体管，用于将第一电压源的第一电压提供给被选择的其中一个存储单元的控制栅；第二电压源，用于提供第二电压；和选择晶体管，用于在所述被选择的其中一个存储单元的控制栅已被充电到预定电压电平后将第二电压源的第二电压提供给所述被选择的其中一个存储单元的导电板。
本发明的特征还在于提供一种闪速存储器，包括：存储单元阵列，其具有源极、漏极、浮栅、和控制栅，该阵列包括形成在存储单元上的导电板，以便在存储单元和导电板之间进行电容耦合；第一电压源，用于提供第一电压；块译码器，用于响应控制信号，将第一电压源的第一电压提供给被选择的其中一个存储单元的控制栅；第二电压源，用于提供第二电压；和分段译码器，用于响应控制信号，在所述被选择的其中一个存储单元的控制栅已被充电到预定电压电平后，将第二电压源的第二电压提供给所述被选择的其中一个存储单元的导电板。其中块译码器在所述被选择的其中一个存储单元的控制栅已被充电到预定电位后并在分段译码器向所述被选择的其中一个存储单元的导电板提供第二电压之前，使诸控制栅处于浮置状态。
根据本发明的另一方面，本发明提供一种闪速存储器，其包括如下：存储单元阵列，其具有源极、漏极、浮栅、和控制栅，该阵列包括形成在存储单元上的导电板，以便在存储单元和导电板之间进行电容耦合；第一电压源，用于将第一电压提供给各存储单元中所选择的一个的控制栅；第二电压源，用于在存储单元中所选择的一个的控制栅已被充电到预定电位后将第二电压提供给导电板；第三电压源，用于将第三电压提供给存储单元中未被选择的存储单元的控制栅；和开关电路，用于响应于控制信号而将第一、第二和第三电压分别转移到存储单元中所选择的一个的控制栅、导电板和存储单元中未被选择的存储单元的控制栅，在存储单元的所述所有控制栅已被充电到预定电位后并在向其提供第二电压之前，该开关电路使控制栅处于浮置状态。开关电路的特征还在于，其响应于驱动控制信号而将第一、第二和第三电压分别提供给存储单元中被选择的一个的控制栅、导电板和存储单元中未被选择的存储单元的控制栅，该驱动控制信号包括：第一驱动控制信号，其在存储单元的所述所有控制栅已被充电到预定电位后并将第二电压向其提供之前使所有控制栅处于浮置状态；和第二驱动控制信号，其在存储单元的所述所有控制栅已被充电到预定电位后将第二电压与导电板相连。
根据本发明的又一方面，本发明提供一种闪速存储器，其包括如下：存储单元阵列，其具有源极、漏极、浮栅、和控制栅，该阵列包括形成在存储单元上的导电板，以便在存储单元和导电板之间进行电容耦合，该阵列被划分成多个存储块，存储单元与字线相连；多个驱动线，通过其之间的相应转移晶体管与字线相连；块译码器，其控制转移晶体管；分段译码器，其与驱动线相连，该分段译码器分别将第一电压、第二电压和第三电压提供给字线中所选择的一个、导电板和字线中未被选择的字线；其中在第一电压被有效地转移到字线中所选择的一个后，第二电压被提供给导电板。
此外，本发明的闪速存储器的特征在于包括：存储单元阵列，其具有源极、漏极、浮栅、和控制栅，该阵列包括形成在存储单元上的导电板，以便在存储单元和导电板之间进行电容耦合；该阵列被划分成多个存储块，存储单元与字线相连；多个驱动线，其对应于导电板和字线；开关电路，其包括设置在驱动线的相应一个和导电板之间的一转换晶体管，和设置在各驱动线中相应驱动线之间的多个转移晶体管；块译码器，其与开关电路的转换晶体管的栅极耦合，块译码器的第一输出端与连接到导电板的转换晶体管的栅极耦合，块译码器的第二输出端与连接到字线的转换晶体管的栅极耦合；分段译码器，其与驱动线耦合，该分段译码器分别将第一电压、第二电压和第三电压分别提供给字线中所选择的一个、导电板和各字线中未被选择的字线。在第一和第三电压已被有效地转移到所选择的和未被选择的字线之后，响应于选择存储块之一的控制信号，第二电压被提供给导电板。
附图简要说明
为了更好地理解本发明并表明本发明的实施例如何进行，将以示例方式参照附图，附图中：
图1A是典型闪速EEPROM单元结构的等效电容电路；
图1B是板状结构闪速EEPROM单元的等效电容电路；
图2是板状结构闪速EEPROM单元的剖面透视图；
图3是用于传统技术的编程操作中的电压波形图；
图4是根据本发明第一实施例的NAND型闪速EEPROM的电路图；
图5是表示在图4的闪速EEPROM单元和转换晶体管结构中的电容连接的等效电路图；
图6表示将本发明与传统技术相比较的字线和升压板电压的相关特征；
图7是图4的块译码器的电路图；
图8是图4的分段译码器的电路图；
图9是根据本发明第一实施例的板的驱动电路；
图10表示根据第一实施例用于编程操作的提供给所选择的字线、各未被选择的字线和板的电压的波形；
图11是根据本发明第二实施例的块译码器的电路图；
图12是根据第二实施例用于编程操作的提供给字线、升压板和转换晶体管的电压的时序图；
图13是根据本发明第三实施例的NAND型闪速EEPROM的电路图；
图14A和14B表示图13的块译码器的各种电路；和
图15是根据第三实施例用于编程操作的提供给字线、升压板和转换晶体管的电压的时序图。
图中，用相同的标号表示相同或对应的部件，信号名称的前缀n表示其以低电平启动。
具体实施方式
下面，将参照附图描述本发明的可应用实施例。
第一实施例
参照图4，其表示具有升压板102的NAND型闪速存储器的电路结构，根据本发明的第一实施例，阵列块100包括NAND单元NU1～NUn，其每一个均具有一升压板。单元NU1～NUn中的每一个均具有与比特线相连的串选择晶体管SST、与地相连的地选择晶体管GST、连接在串和地选择晶体管之间的多个浮栅单元晶体管M0～M15、和伸展到各单元并覆盖选择和单元晶体管的升压板102。串和地选择晶体管的栅极共同分别与串和地选择线SSL和GSL相连。单元晶体管的控制栅组的每个均与字线WL0～WL15相连。由升压板盖住的单元晶体管的结构与图2的结构相同。比特线BL0～BLn(均与各单元相连)被引向页缓冲器140。
升压板102、串选择晶体管SST、单元晶体管M0～M15和地选择晶体管GST均通过开关电路130的转移晶体管T0～T18与分段译码器120的输出端相连。转移晶体管T0～T18的栅极共同与栅极驱动电压Vx相连，用于将从分段译码器120产生的驱动信号Sbp、Sss1、S0～S15和Sgs1分别转移到升压板102、串选择线SSL、字线WL0～WL15和地选择线GSL。分段译码器从Vpgm泵150和Vpass泵160均接收Vpgm和Vpass。在升压板和信号线上标注的电压将在后面有关程序操作的描述中加以解释。应该明白的是，图4的存储块和译码器可相应于具有多个存储块的闪速存储器中整个存储器阵列的一部分。
图5表示当施加电压进行编程时图4的闪速EEPROM单元和转移晶体管结构中电容的等效构成，其通过电容耦合来解释在所选择的单元晶体管中升压的机理。在将从块译码器110产生的栅极驱动电压Vx提供给转移晶体管的栅极的情况下，升压板电压Vbp和程序电压Vpgm均通过T0和T2被提供给升压板102和字线WL0(选择的字线)，选择的字线WL0被充电到Vpgm-Vth(称之为Vw1，Vth为转移晶体管T2的阈值电压)，并在预定时间以后，升压板被上拉到Vbp以通过升压板和控制栅之间的电容Ca来使WL0的电压电平增大到超过Vw1(＝Vpgm-Vth)。通过与Ca的电容耦合而从Vw1增大的电压Vw1*(＞Vw1)使T2的栅—源电压Vgs降低，进而T2变成不导通。
因此，在浮栅上产生的电压Vfg是由Vw1*耦合的电压Vfg1和由后来施加到升压板的Vbp耦合的电压Vfg2而形成的，如下所示：
Vfg1＝Vw1*×Cb(Cb+2Cc+Cd+2Cf)
Vfg2＝Vbp×(C1+2Cc)/(C1+2Cc+Cd+2Cf) [3]
Vfg＝Vfg1+Vfg2 [4]
其中C1＝(Ca×Cb)/(Ca+Cb)。
然后，在当以其中升压板和所选择的字线接受相同的电压电平的前述方式来进行编程操作时，所选择的单元晶体管(或选择的存储单元)的耦合比可概括如下：
γc*＝Cb/(Cb+2Cc+Cd+2Cf)+(C1+2Cc)/(Cb+2Cc+Cd+2Cf) [5]
将式[5]的γc*值与式[2]的γc(＝(Cb+2Cc)/(Cb+2Cc+Cd+2Cf))相比较，γc*比γc大C1/(Cb+2Cc+Cd+2Cf)的值。当将电容的具体值代入耦合比公式时，γc*为1.08，而γc为0.67。耦合比的提高可使即使将降低的电压电平提供给所选择的字线和升压板时也可进行程序操作，当电压电平高于本发明中的电压电平时，现有技术中的程序操作是可行的。图6表示现有技术和本发明之间的所选择的字线和升压板的电压电平之差，其通过将现有技术的电压值与本发明的电压值相对应而绘出数值曲线。参照图6，可看出，例如，假设现有技术和本发明中施加到所选择的字线和升压板的电压电平相同，则在A点，施加到所选择的字线和升压板上的现有技术的16V电压对应于本发明的10V。采用图6的曲线近似估算，在相同条件的程序操作中，本发明的所选择的字线和升压板的电压电平比传统的电压电平低6V。
图7至9分别表示图4的块译码器110、分段译码器120的电路和升压板驱动电路。参照图7，块选择信号nBi连到输出端1，经反相器2和NMOS耗尽型晶体管6和8来产生输出电压Vx(＝Vw1)，并与振荡信号Ops一起被提供给NAND(与非)门4的输入端。晶体管6和8的栅极与程序信号nPGMs和电源电压相耦合。NAND门4的输出被施加到开关泵111的耗尽型MOS电容10，开关泵111中，电容10通过二极管耦合型NMOS晶体管12与Vx相连，该晶体管12的栅极经NMOS晶体管14和NMOS耗尽型晶体管16与程序电压Vpgm相连，晶体管14和16的栅极与输出端1耦合。如果在nBi为低电平以选择相应的存储块时NAND门4的输出响应于Ops而被施加到电容10，则晶体管12的栅极和漏极的电压由电容10充电到泵浦电平。晶体管12的步进式增大的漏极电压被转移到晶体管14和16的栅极，该晶体管14和16将Vpgm与晶体管12的栅极和漏极相连。通过泵浦步骤的多次重复，输出端1增大到Vpgm的电平。
图8中所示的电路相应于分段译码器120中的一个单元，其用于一个字线的字线驱动信号Si，该分段译码器的其它单元与该单元结构相同。分段译码器的电路由驱动电路122、124和128三部分以及放电电路126组成。在程序操作中，驱动电路122和124分别用于向Si提供Vpgm和Vpass，而驱动电路128用于读操作。但在读操作时，当读信号READs为低电平而关断NMOS耗尽型晶体管129时，因为其与Si的连接被切断，因此，用于读操作的驱动电路128不影响程序操作。因此，后文中有关驱动电路128的描述将省略。
在驱动电路122中，响应于接收振荡信号Ops和NOR(或非)门25的输出的NAND门28的输出，开关泵121将Vpgm与Si相连，其中NOR门25接收nPGMs和nTi。当在编程中选择字线中的相应一个时，信号nTi是从译码地址信号中产生，并以低电平启动。开关泵121由连接在Vpgm和Si之间的NMOS晶体管36、其一个电极与NAND门28的输出端连接的耗尽型MOS电容30、连接于电容30的另一个电极和晶体管36的栅极之间的二极管耦合型NMOS晶体管32、以及连接于晶体管32的栅极和Vpgm之间的NMOS晶体管34形成。晶体管34的栅极与晶体管36的栅极耦合，并通过耗尽型MOS电容40与NAND门的输出端连接，并且通过其栅极与nTi耦合的耗尽型NMOS晶体管42与NOR门25的输出端相连。在编程操作中，当nPGMs为低电平时，驱动电路122被启动，从而NOR门25的输出端被设置成高电平，进而，Vpgm经字线驱动信号Si被施加到所选择的字线。
驱动电路123通过在编程中未被选择的Si将Vpass提供给相应的字线。这里，响应于接收振荡信号Ops和NOR门44的输出的NAND门46的输出，开关泵123将Vpgm与Si相连，其中NOR门44接收nPGMs和Ti(mTi的互补信号；当nTi为低电平时Ti为高电平)。开关泵123由连接在Vpass和Si之间的NMOS晶体管54、其一个电极与NAND门46的输出端耦合的耗尽型MOS电容48、连接于电容48的另一个电极和晶体管54的栅极之间的二极管耦合NMOS晶体管50、以及连接于晶体管50的栅极和Vpass之间的NMOS晶体管52构成。晶体管52的栅极与晶体管54的栅极耦合，并通过其栅极与Ti耦合的NMOS耗尽型晶体管56与NOR门44的输出端相连。
在程序模式中，驱动电路122和123根据字线驱动信号Si是否相应于所选择的字线而交替导通。当nPGMs为低电平以进行编程时，待被编程的字线的选择与用于确定驱动电路的启动的信号nTi(或Ti)的逻辑电平同步，从而低电平的nTi启动驱动电路122以将Vpgm提供给Si，而驱动电路124被高电平的Ti关断，或者，低电平的Ti启动驱动电路124以将Vpass提供给Si，而驱动电路122被高电平的nTi关断。
放电电路126具有连接在Si和地电压之间的NMOS耗尽型晶体管60和62。晶体管60的栅极与电源电压耦合，而晶体管62的栅极通过反相器66与NAND门64的输出端耦合，NAND门64接收nPGMs和nREADs。晶体管62将Si连到地电位，以当nPGMs和nREADs为禁止程序操作或读取操作的高电平时将字线驱动信号(或线)Si的电压电平下拉到地电压。
图9中示出的升压板驱动电路被设置在分段译码器中。参照图9，升压板驱动电路包括延迟电路68、电压驱动电路132和放电电路134。在电压驱动电路132中，响应于接收振荡信号Ops和NOR门70的输出的NAND门72的输出，开关泵131将Vpgm连接到升压板驱动信号(或线)Sbp，其中NOR门70接收从延迟电路68产生的延迟的程序信号nPGMs_D。开关泵131由连接在Vpgm和Sbp之间的NMOS晶体管80、其一个电极与NAND门72的输出端耦合的耗尽型MOS电容74、连接于电容74的另一个电极和晶体管80的栅极之间的二极管耦合NMOS晶体管76、以及连接于晶体管76的栅极和Vpgm之间的NMOS晶体管78构成。晶体管78的栅极与晶体管76的栅极耦合，并通过耗尽型MOS电容84与NAND门82的输出端相连，通过其栅极与nBi耦合的NMOS耗尽型晶体管86与NOR门70的输出端相连。在编程中，信号nBi从译码地址信号中产生以选择存储块，并当选择存储块中的相应一个时以低电平启动。放电电路134采用连接在Sbp和地电位之间的NMOS晶体管90。晶体管90的栅极相应于接收Bi(nBi的互补信号)、nREADs、nERAs和nRECs的NAND门88的输出端。
电压驱动电路132在nPGMs为低电平后的预定时刻(例如2毫秒)启动，从而NOR门70的输出端被设置成高电平，进而Vpgm被通过Sbp提供给所选择的升压板。当至少一个NAND门88的输入信号变成低电平时，放电电路134的晶体管90接通，即放电时刻为即使是在编程时未选择相应的存储块时或者当前操作不是编程步骤时。
下面，将参照图4和10，采用从块译码器和分段译码器产生的驱动信号电压来解释使用升压板进行的编程操作。假设所选择的字线为WL0。
在从时刻t0开始的程序电压设置期间，通过相应的驱动信号S0而从分段译码器120提供所选择的字线WL0的Vpgm，而Vpass通过其驱动信号S1～S15施加到未被选择的字线WL1～WL15。串和地选择线的驱动信号Sss1和Sgs1分别具有Vcc和Vss的电平。通过相应的转移晶体管T2的Vpgm被转换成Vpgm-Vth一直到t1，Vpgm-Vth为施加到WL0的大致电平。从距t02毫秒(该2毫秒是由升压板驱动电路的延迟电路68建立的)的t1时刻开始，Vbp开始增大，从而以式[5]的比值γc*进行电容耦合，进而引起所选择的字线的电压电平从Vpgm-Vth开始升压。接下来，当操作进入到程序周期时，高于Vpgm-Vth的自升压的字线电压可对所选择的单元晶体管M0编程，而未被选择的字线仍保持为Vpass。所选择的字线跟踪自升压的电压和式[4]中所示的浮栅电压Vfg。因此，电子通过福勒—诺德汉姆隧穿而移动到浮栅，从而所选择的存储单元将在编程的状态中具有更高的阈值电压。
第二实施例
图11示出用于控制图4的转移晶体管T0～T18的块译码器的另一实用电路，本发明第二实施例与第一实施例仅有部分差异，该差异仅在于编程操作。图11中，与公开根据第一实施例的块译码器的图7中的电路元件相同的电路元件用同一标号表示。为了实现转移晶体管的有效开启，图11的块译码器由两个驱动电路113和115构成。驱动电路113具有开关泵111，其中连接在电容10和输出端Vx之间的NMOS晶体管12的栅极通过NMOS晶体管14和NMOS耗尽型晶体管16的沟道与Vpgm+Va(高于Vpgm的电压)的电压源相连。开关泵111的电容10与NAND门18的输出相耦合，NAND门18输入振荡信号Ops、nBi的反相信号、和nPGMs的延迟信号(例如大约2毫秒)。nBi的反相信号与Vx耦合，还通过其栅极均与nPGMs和Vcc耦合的NMOS耗尽型晶体管6和8与晶体管14和16的栅极耦合。驱动电路115具有：延迟电路20，用于产生大约2毫秒的延迟信号；和NMOS晶体管24，其连接在Vb和Vx的电压源之间，其栅极对应于从电路20产生的延迟信号的反相信号。电压Vb的电平处于施加到升压板的电压和施加到所选择的字线的电压之间。
参照图12，其显示采用图11的块译码器的按时间顺序进行的编程操作，在t3，块译码器产生13V的Vx(即Vpgm+Va)作为起始电压电平，并且11V的Vpgm被施加到所选择的字线的相应驱动线，而5V的Vpass被提供给未被选择的字线。13V的Vpgm+Va保证了Vpgm向所选择的字线的完全转移。然后，所选择的字线通过相应的转移晶体管(例如M0的T2)被上拉到Vpgm的11V电平。从t3历经大约2毫秒的延迟时间后，在t4，Vx到Vb的电平(例如7V)，由此，在延迟时间后相应于低电平nPGMs的延迟电路20的输出使NAND门18的输出保持在高电平，从而使开关泵111置于空闲状态，同时打开晶体管24以将7V的Vb转移到Vx。Vx从3V到7V的这种转移使相应的转移晶体管关断，从而使所选择的字线进入浮置状态。此外，在完成Vpgm向所选择的字线的转移之后，没有必要保持13V的Vpgm+Va，这是因为有效的Vpgm在大约2毫秒的时间内已经转移到所选择的字线，而这2毫秒被规定为是保证Vpgm稳定地向所选择的字线转移的至少限定。此后，在t5，如果11V的升压板电压被从图4的分段译码器120中的升压板驱动电路提供给升压板102，则所选择的字线的当前电压电平通过升压板和与所选择的字线耦合的控制栅之间的电容耦合而被上拉到大约17V。在这种情况下，由此产生的浮栅电压Vfg还与式[4]相符。
第三实施例
图13表示根据本发明第三实施例的NAND型闪速EEPROM的结构，与图4的第一实施例相比，其中，块译码器170产生Vx和Vp，Vp仅被提供给连接在升压板驱动线Sbp和升压板102之间的开关电路180的转移晶体管T0*的栅极，而Vx被提供给均连接在驱动线Sss1至Sgs1和串选择线Ss1至地选择线Gs1之间的其它转移晶体管T1至T18。可在每个存储块上设置转移晶体管T0*，而块译码器170具有用于Vp和Vx的两种电压驱动电路，如图14A和14B所示。图13的电路的其它特征与图4的特征相同。
参照图14A，产生待被共同地施加到转移晶体管T1至T18的栅极的驱动电路与图11的电路基本相同，不同之处仅在于，晶体管26连接在地电位与Vx之间，其栅极与来自nPGMs的延迟信号的反相信号耦合。
参照图14B，产生待被施加到转移晶体管T0*的Vp的电路具有驱动电路182和186两部分。驱动电路182具有相应于nPGMs的反相器、和响应于反相器96的输出而将Vx连接到地电位的NMOS型晶体管98。在驱动电路186中，nPGMs经延迟电路20和反相器94与Ops和nBi的反相信号一道被提供给NAND门95的输入端。NAND门95的输出被提供给开关泵111的电容10，该开关泵111具有与图11和14B的开关泵相同的结构。
下面，将参照图15的时序图来描述根据第三实施例的编程操作。当编程模式开始时，nPGMs变成低电平，以从充电泵150和160产生11V的Vpgm和5V的Vpass。与此同时，在图14A的电路中，NAND门18启动开关泵111，这是因为延迟的nPGMs(nPGMs_D)和反相的nBi为高电平，而Ops在高和低电平之间进行振荡，因此，在t6，Vx变成大约13V的Vpgm+Va，该电压被施加到转移晶体管T1至T18的栅极，以将驱动线Sss1至Sgs1连接到Ss1至Gs1，如图13所示。在这期间，Vp保持在地电位，这是因为低电平的nPGMs通过反相器96而接通晶体管98。
在从t6持续大约2毫秒的延迟时间后，在t7，由于延迟的nPGMs使图14A的晶体管26将电流Vx连接到地电位并进而禁止图14A的开关泵111，因此，Vx下降到地电位以将转移晶体管关断，这就使所有的字线置于浮置状态。此后，在t8，如果11V的升压板电压被从图4所示的分段译码器120中的升压板驱动电路施加到升压板102，则所选择的字线的当前电压电平通过升压板和所选择的字线之间的电容耦合而被上拉到17V。未被选择的字线也受电容耦合的影响而被升压到大约12V的电平，而这将降低Vpass的电平。
如上所述，施加到升压板的电压在编程电压已被提供给所选择的字线后的预定时刻被启动，得到的所选择的字线电压将其自身提高到高于向其强行提供的值，从而通过电容耦合机理按时间进行自升压。由于在编程操作时在较长时间上的额外高电压，即使在降低存储单元的刚性的低升压板电压情况下，也有可能进行可靠的编程操作。
采用程序电压和升压板电压的按时间顺序的应用提高了浮栅上的耦合比的值从而放大了有效电场而进行编程操作，并使在存储器中采用更大电容而不止是任何其它导线的升压板进行充电和放电的时间得以缩短，从而降低了在编程操作期间的总体电流耗散。
此外，如第一实施例所见，由于当向其提供升压板电压时保持在Vpass的未被选择的字线可被置入自升压场中，因此，采用较低的Vpass便可将未被选择的字线和存储单元置入被选择的字线和存储单元的稳定旁路状态，这对降低总体功耗也是有益的。
尽管这里示出和描述了本发明的特定结构和步骤，但应注意的是本发明并不局限于所公开的元件和结构。本领域的技术人员可很容易地明白，在不背离本发明范围和精神的情况下，可采用特定的元件和其它结构。
Claims (8)
1.一种闪速存储器，包括：
存储单元阵列，其具有源极、漏极、浮栅、和控制栅，该阵列包括形成在存储单元上的导电板，以便在存储单元和导电板之间进行电容耦合；
第一电压源，用于提供第一电压；
转移晶体管，用于将第一电压源的第一电压提供给被选择的其中一个存储单元的控制栅；
第二电压源，用于提供第二电压；和
选择晶体管，用于在所述被选择的其中一个存储单元的控制栅已被充电到预定电压电平后将第二电压源的第二电压提供给所述被选择的其中一个存储单元的导电板。
2.一种闪速存储器，包括：
存储单元阵列，其具有源极、漏极、浮栅、和控制栅，该阵列包括形成在存储单元上的导电板，以便在存储单元和导电板之间进行电容耦合；
第一电压源，用于提供第一电压；
块译码器，用于响应控制信号，将第一电压源的第一电压提供给被选择的其中一个存储单元的控制栅；
第二电压源，用于提供第二电压；和
分段译码器，用于响应控制信号，在所述被选择的其中一个存储单元的控制栅已被充电到预定电压电平后，将第二电压源的第二电压提供给所述被选择的其中一个存储单元的导电板。
3.如权利要求2所述的闪速存储器，其中：
块译码器在所述被选择的其中一个存储单元的控制栅已被充电到预定电位后并在分段译码器向所述被选择的其中一个存储单元的导电板提供第二电压之前，使诸控制栅处于浮置状态。
4.一种闪速存储器，包括：
存储单元阵列，其具有源极、漏极、浮栅、和控制栅，该阵列包括形成在存储单元上的导电板，以便在存储单元和导电板之间进行电容耦合；
第一电压源，用于将第一电压提供给被选择的其中一个存储单元的控制栅；
第二电压源，用于在所述被选择的其中一个存储单元的控制栅已被充电到预定电位后将第二电压提供给导电板；
第三电压源，用于将第三电压提供给存储单元中未被选择的存储单元的控制栅；和
开关电路，用于响应于控制信号而将所述第一、第二和第三电压分别转移到所述被选择的其中一个存储单元的控制栅、导电板和存储单元中未被选择的存储单元的诸控制栅，在存储单元的所述所有控制栅都已被充电到预定电位后并在向其提供第二电压之前，该开关电路使所述诸控制栅处于浮置状态。
5.如权利要求4所述的闪速存储器，其中：
控制信号在存储单元的所述所有控制栅都已被充电到预定电位后并在向其提供第二电压之前使所有控制栅处于浮置状态。
6.一种闪速存储器，包括：
存储单元阵列，其具有源极、漏极、浮栅、和控制栅，该阵列包括形成在存储单元上的导电板，以便在存储单元和导电板之间进行电容耦合，该阵列被划分成多个存储块；
第一电压源，用于将第一电压提供给被选择的其中一个存储单元的控制栅；
第二电压源，用于在所述被选择的其中一个存储单元的控制栅已被充电到预定电位后，响应于选择其中一个存储块的控制信号来将第二电压提供给导电板；
第三电压源，用于将第三电压提供给存储单元中未被选择的存储单元的控制栅；和
开关电路，用于响应于驱动控制信号而将第一、第二和第三电压分别送到所述被选择的其中一个存储单元的控制栅、导电板和存储单元中未被选择的诸存储单元的控制栅，该驱动控制信号包括：第一驱动控制信号，其在所述存储单元的所述所有控制栅都已被充电到预定电位后并在将第二电压向其提供之前使所有控制栅处于浮置状态；和第二驱动控制信号，其在存储单元的所述所有控制栅都已被充电到预定电位后将第二电压与导电板相连。
7.一种闪速存储器，包括：
存储单元阵列，其具有源极、漏极、浮栅、和控制栅，该阵列包括形成在存储单元上的导电板，以便在存储单元和导电板之间进行电容耦合，该阵列被划分成多个存储块，该存储单元与字线耦合；
多个驱动线，通过其之间的相应转移晶体管与字线相连；
块译码器，其控制转移晶体管；
分段译码器，其与驱动线耦合，该分段译码器分别将第一电压、第二电压和第三电压提供给被选择的其中一个字线、导电板和字线中未被选择的诸字线，
其中在第一电压被有效地转移到所述被选择的其中一个字线后，第二电压被提供给导电板。
8.一种存储单元阵列，包括：
存储单元阵列，其具有源极、漏极、浮栅、和控制栅，该阵列包括形成在存储单元上的导电板，以便在存储单元和导电板之间进行电容耦合，该阵列被划分成多个存储块，该存储单元与字线相连；
多个驱动线，其对应于导电板和字线；
开关电路，其包括设置在各驱动线中相应一个和导电板之间的一转换晶体管，和设置在各驱动线中相应驱动线之间的多个转移晶体管；
块译码器，其与开关电路的转换晶体管的栅极耦合，块译码器的第一输出端与连接到导电板的转换晶体管的栅极耦合，块译码器的第二输出端与连接到字线的转换晶体管的栅极耦合；
分段译码器，其与驱动线耦合，该分段译码器分别将第一电压、第二电压和第三电压提供给被选择的其中一个字线、导电板和各字线中未被选择的字线，
其中在第一和第三电压已被有效地转移到所述被选择的和未被选择的字线之后，响应于选择其中一个存储块的控制信号，第二电压被提供给导电板。
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