KR102345713B1 - Eeprom 메모리 셀 구동장치 - Google Patents

Eeprom 메모리 셀 구동장치 Download PDF

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Abstract

본 발명의 EEPROM 메모리 셀의 드레인단자와 소스단자를 구분하여 특정하지 않고, EEPROM 메모리 셀의 프로그램 동작시에는 제1드레인/소스단자에 접지전압을 공급하고, 제2드레인/소스단자를 플로팅시키고, 소거 동작시에는 제1드레인/소스단자에 소거 드레인전압을 공급하고, 제2드레인/소스단자를 플로팅시키고, 판독 동작시에는 제1드레인/소스단자에 접지전압을 공급하고, 제2드레인/소스단자로 판독바이어스전압을 공급하도록 하여 고전압으로 동작하여 칩 설계시 큰 면적의 레이아웃 영역을 점유하는 스위칭 소자의 수를 줄일 수 있고, 칩 레이아웃 면적을 감소시켜 칩의 원가를 인하시킬 수 있고, 스위칭 소자를 제어하는 제어부의 구성도 감소시켜 회로 구성을 단순화할 수 있다.

Description

EEPROM 메모리 셀 구동장치{driving apparatus for EEPROM memory cell}
본 발명은 EEPROM 메모리 셀 구동장치에 관한 것으로, 특히 전기적으로 소거가능 프로그램 가능한 메모리(EEPROM) 메모리 셀의 드레인단자와 소스단자를 구분하여 특정하지 않고, EEPROM 메모리 셀의 프로그램(program) 동작시에는 제1드레인/소스단자에 접지전압을 공급하고, 제2드레인/소스단자를 플로팅시키고, 소거(erase) 동작시에는 제1드레인/소스단자에 소거 드레인전압을 공급하고, 제2드레인/소스단자를 플로팅시키고, 판독(read) 동작시에는 제1드레인/소스단자에 접지전압을 공급하고, 제2드레인/소스단자로 판독바이어스전압을 공급하도록 하며, 고전압으로 동작하여 칩(chip) 설계시 큰 면적의 레이아웃(layout) 영역을 점유하는 스위칭 소자의 수를 줄일 수 있고, 이로 인해 칩 레이아웃 면적을 감소시켜 칩의 원가를 인하시킬 수 있고, 스위칭 소자를 제어하는 제어부의 구성도 감소시켜 회로 구성을 단순화할 수 있는 EEPROM 메모리 셀 구동장치에 관한 것이다.
비휘발성 메모리는 스마트 카드와 비접촉 카드, 스마트 폰 및 자동화 응용제품의 MCU(Micro Controller Unit) 등에서 널리 사용되고 있다. 최근 들어, 고속의 읽기와 쓰기가 가능한 비휘발성 메모리의 수요가 급속하게 증가되고 있는 실정에 있다. 실시간으로 정보를 갱신하거나, 보안 데이터를 저장하거나, 명령코드를 저장하기 위한 MCU(Micro Controller Unit)용 내장형 비휘발성 메모리로서 부동 게이트 (floating gate)형의 EEPROM(Electrically Erasable Programmable Read-Only Memory)이 주로 사용되고 있다.
부동 게이트형의 EEPROM 메모리는 다수의 셀 어레이로 구성되고, 하나의 메모리 셀은 부동 게이트(floating gate), 제어 게이트단자, 드레인단자 소스단자를 갖는 부동 게이트 트랜지스터로 구성된다.
부동 게이트형의 EEPROM 메모리 셀과 관련된 선행기술로는, 대한민국 공개특허공보 제10-1990-005439호 "EEPROM 메모리 셀용 구동회로"(공개일자 : 1990.04.14)와, 대한민국 공개특허공보 제10-2019-0092783호 "이이피롬 장치의 셀 제어회로"(공개일자 : 2019.08.08)가 개시되어 있다.
부동 게이트형의 EEPROM 메모리 셀은 선택된 셀에 데하여 데이터를 프로그램(program)하거나 이미 프로그램된 데이터를 소거(erase)하거나, 선택된 셀의 데이터를 판독(read)하는 동작을 수행한다.
프로그램 동작을 위해 EEPROM 메모리 셀의 제어 게이트(control gate)단자에는 16V의 고전압이 공급되고, 드레인(drain)단자에는 0V의 접지전압이 공급되고, 소스단자는 플로팅(floating) 상태로 만들고, 서브스트레이트(substrate)에는 접지전압이 공급되어, 프로그램 동작에 따른 선택 메모리 셀은 서브스트레이트 전자를 부동 게이트에 축적시켜 대략 4.5V의 임계전압(threshold voltage)을 갖게 된다.
소거 동작을 위해 EEPROM 메모리 셀의 제어 게이트단자에는 접지전압이 공급되고, 드레인단자와 서브스트레이트에는 14V의 고전압이 공급되고, 소스단자는 플로팅(floating) 상태로 만들어, 소거 동작에 따른 선택 메모리 셀은 부동 게이트에 축적된 전자를 서브스트레이트로 방전시켜 대략 2.0V의 임계전압(threshold voltage)을 갖게 된다.
판독 동작을 위해 EEPROM 메모리 셀의 제어 게이트단자에는 2.5V의 전압이 공급되고, 서브스트레이트와 소스단자에는 접지전압이 공급되고, 드레인단자에는 1.0V의 판독바이어스전압을 인가시켜 드레인단자에서 소스단자로 전류가 흐를 수 있는 조건을 만들어, 해당 선택 셀이 프로그램 셀인 경우에는 임계전압이 4.5V이므로 전류가 흐르지 않게 되고, 해당 선택 셀이 소거 셀인 경우에는 임계전압이 2.0V이므로 드레인단자에서 소스단자로 전류가 흐르게 되어 드레인단자에 연결된 센스앰프를 거쳐 해당 선택 셀이 프로그램 셀인 경우 1.0V를 출력하고, 해당 선택 셀이 소거 셀인 경우 0V를 출력하게 되어, 판독 동작시 해당 선택 셀이 프로그램 셀인지 소거 셀인지를 구분하여 판독하게 된다.
상기와 같이 부동 게이트형의 EEPROM 메모리 셀의 프로그램, 소거 및 판독 동작을 위해 선택된 메모리 셀의 제어 게이트단자, 드레인단자, 소스단자 및 서브스트레이트에는 각 동작을 위한 전압들이 공급되어야 하며, 이를 위해 EEPROM 메모리 셀 구동장치가 필요하다.
도 1은 종래의 EEPROM 메모리 셀 구동장치의 구성도이다.
도 1에 도시된 바와 같이, 종래의 EEPROM 메모리 셀 구동장치는 프로그램 동작시에만 활성화되는 프로그램 제어신호(PC)와, 소거 동작시에만 활성화되는 소거제어신호(EC)와, 판독 동작시에만 활성화되는 판독제어신호(RC)에 의해 프로그램 동작시 제어 게이트단자(G)에 16V의 프로그램 게이트전압(Vpg)을 공급하고, 소거 동작시 제어 게이트단자(G)에 0V의 접지전압(Vss)을 공급하고, 판독 동작시 제어 게이트단자(G)에 2.5V의 판독 게이트전압(Vrg)을 공급하는 게이트 전압 공급부(10)와, 프로그램 동작시 드레인단자(D)에 0V의 접지전압(Vss)을 공급하고, 소거 동작시 드레인단자(D)에 14V의 소거 드레인전압(Ved)을 공급하고, 판독 동작시 드레인단자(D)에 판독바이어스전압(Vbias)을 공급하는 드레인전압 공급부(20)와, 프로그램 동작시와 소거 동작시 소스단자(S)를 플로팅 시키고, 판독 동작시 소스단자(S)에 접지전압(Vss)을 공급하는 소스전압 공급부(30)와, 프로그램 동작시와 판독 동작시 서브스트레이트(SUB)에 접지전압(Vss)을 공급하고, 소거 동작시 서브스트레이트(SUB)에 소거 서브스트레이트 전압(Vesb)을 공급하는 서브스트레이트 전압 공급부(40)로 구성된다.
게이트 전압 공급부(10)는 프로그램 동작시 활성화된 프로그램 제어신호(PC)에 의해 제1피모스 트랜지스터(MP1)가 온되어 제어 게이트단자(G)에 16V의 프로그램 게이트전압(Vpg)을 공급하고, 소거 동작시 활성화된 소거제어신호(EC)에 의해 제1엔모스 트랜지스터(MN1)가 온되어 제어 게이트단자(G)에 0V의 접지전압(Vss)을 공급하고, 판독 동작시 활성화된 판독제어신호(RC)에 의해 제2피모스 트랜지스터(MP2)가 온되어 제어 게이트단자(G)에 2.5V의 판독 게이트전압(Vrg)을 공급한다.
드레인전압 공급부(20)는 선택 셀이 프로그램 동작시와 소거 동작시 활성화되고, 판독 동작시 비활성화되는 제1스위칭 제어신호(S1)를 출력하는 드레인 스위칭 제어부(21)와, 제1스위칭 제어신호(S1)가 활성화되면 온되고, 제1스위칭 제어신호(S1)가 비활성화되면 오프되는 제1스위칭부(Q1)와, 판독 동작시 활성화되는 판독제어신호(RC)에 의해 온되는 제2스위칭부(Q2)와, 프로그램 동작시 활성화된 프로그램 제어신호(PC)에 의해 온되는 제2엔모스 트랜지스터(MN2)와, 소거 동작시 활성화된 소거제어신호(EC)에 의해 온되는 제3피모스 트랜지스터(MP3)로 구성되어 프로그램 동작시 제2엔모스 트랜지스터(MN2)가 온되고, 제1스위칭부(Q1)가 온되어 드레인단자(D)에 0V의 접지전압(Vss)을 공급하고, 소거 동작시 제3피모스 트랜지스터(MP3)가 온되고, 제1스위칭부(Q1)가 온되어 드레인단자(D)에 14V의 소거 드레인전압(Ved)을 공급하는 드레인전압 출력부(23)와, 판독 동작시 활성화된 판독제어신호(RC)에 의해 온되어 드레인단자(D)에 1.0V의 판독바이어스전압(Vbias)을 공급하는 제3엔모스 트랜지스터(MN3)로 구성된다.
판독 동작시 비활성화된 제1스위칭 제어신호(S1)에 의해 제1스위칭부(Q1)는 오프되고, 할성화된 판독제어신호(RC)에 의해 제2스위칭부(Q2)와 제3엔모스 트랜지스터(MN3)가 온되어 드레인단자(D)에 판독바이어스전압(Vbias)을 공급하고, 동시에 선택 셀이 프로그램 셀인 경우 드레인단자(D)에서 소스단자(S)로 전류가 흐르지 않으므로 센스앰프(50)는 1.0V의 판독전압(SA)을 출력하고, 선택 셀이 소거 셀인 경우 드레인단자(D)에서 소스단자(S)로 전류가 흐르게 되므로 센스앰프(50)는 0V의 판독전압(SA)을 출력한다.
소스전압 공급부(30)는 프로그램 동작시와 소거 동작시 비활성화되고, 판독 동작시 활성화되는 제2스위칭 제어신호(S2)를 출력하는 소스 스위칭 제어부(20)와, 제2스위칭 제어신호(S2)의 활성화여부에 따라 온 또는 오프되는 제3스위칭부(Q3)로 구성되어, 프로그램 동작시와 소거 동작시 비활성화된 제2스위칭 제어신호(S2)에 의해 제3스위칭부(Q3)는 오프되어 소스단자(S)를 플로팅시키고, 판독 동작시 활성화된 제2스위칭 제어신호(S2)에 의해 제3스위칭부(Q3)는 온되어 소스단자(S)에 접지전압(Vss)을 공급한다.
서브스트레이트 전압 공급부(40)는 프로그램 동작시 또는 판독 동작시 활성화된 프로그램 제어신호(PC)와 판독제어신호(RC)에 의해 제4엔모스트랜지스터(MN4)가 온되어 서브스트레이트(SUB)에 접지전압(Vss)을 공급하고, 소거 동작시 활성화된 소거제어신호(EC)에 의해 제4피모스트랜지스터(MP4)가 온되어 서브스트레이트(SUB)에 소거 서브스트레이트 전압(Vesb)을 공급한다.
상기와 같이 종래의 EEPROM 메모리 셀 구동장치의 경우, 메모리 셀의 드레인단자(D)와 소스단자(S)는 특정되어, 프로그램 동작시 반드시 선택된 메모리 셀의 드레인단자(D)는 접지전압(Vss)이 공급되고, 소스단자(S)는 플로팅되고, 소거 동작시 반드시 드레인단자(D)는 14V의 소거 드레인전압(Ved)이 공급되고, 소스단자(S)는 플로팅되고, 판독 동작시 반드시 드레인단자(D)는 1.0V의 판독바이어스전압(Vbias)이 공급되고, 소스단자(S)는 접지전압(Vss)이 공급되어야 한다.
따라서, 종래의 EEPROM 메모리 셀 구동장치는 프로그램 동작과 소거 동작시에는 드레인단자(D)에 각각 접지전압(Vss)과 소거 드레인전압(Ved)이 공급되고, 판독 동작시에는 드레인단자(D)에는 판독바이어스전압(Vbias)이 공급되어야 하므로, 드레인단자(D)에 연결된 제1스위칭부(Q1)와 제2스위칭부(Q2)의 구성과, 제1스위칭부(Q1)의 온 또는 오프를 제어하기 위한 드레인 스위칭 제어부(21)의 구성이 반드시 필요하다.
상기와 같이 종래의 EEPROM 메모리 셀 구동장치는 각 메모리 셀의 비트 라인마다 구성되어야 하고, 제1스위칭부(Q1)와 제2스위칭부(Q2)는 고전압으로 동작하고 칩(chip) 설계시 레이아웃(layout) 면적을 크게 점유하는 소자에 해당하므로, 종래의 EEPROM 메모리 셀 구동장치는 제1스위칭부(Q1)와 제2스위칭부(Q2)에 의해 칩 레이아웃 면적이 커져 칩의 원가가 상승되고, 스위칭부를 제어하기 위한 제어부의 구성이 필요하므로 회로 구성이 복잡한 문제점을 가지고 있다.
대한민국 공개특허공보 제10-1990-005439호 "EEPROM 메모리 셀용 구동회로"(공개일자 : 1990.04.14) 대한민국 공개특허공보 제10-2019-0092783호 "이이피롬 장치의 셀 제어회로"(공개일자 : 2019.08.08)
본 발명의 목적은 EEPROM 메모리 셀의 드레인단자와 소스단자를 구분하여 특정하지 않고, EEPROM 메모리 셀의 프로그램 동작시에는 제1드레인/소스단자에 접지전압을 공급하고, 제2드레인/소스단자를 플로팅시키고, 소거 동작시에는 제1드레인/소스단자에 소거 드레인전압을 공급하고, 제2드레인/소스단자를 플로팅시키고, 판독 동작시에는 제1드레인/소스단자에 접지전압을 공급하고, 제2드레인/소스단자로 판독바이어스전압을 공급하도록 하여 고전압으로 동작하여 칩 설계시 큰 면적의 레이아웃 영역을 점유하는 스위칭 소자의 수를 줄일 수 있고, 칩 레이아웃 면적을 감소시켜 칩의 원가를 인하시킬 수 있고, 스위칭 소자를 제어하는 제어부의 구성도 감소시켜 회로 구성을 단순화할 수 있는 EEPROM 메모리 셀 구동장치를 제공하는 데 있다.
상기의 목적을 달성하기 위하여 본 발명의 EEPROM 메모리 셀 구동장치는, 부동 게이트, 제어 게이트단자, 제1드레인/소스단자 및 제2드레인/소스단자를 갖는 EEPROM 메모리 셀에 대한 프로그램 동작, 소거 동작 및 판독 동작을 제어하는 EEPROM 메모리 셀 구동장치에 있어서, 프로그램 동작시에만 활성화되는 프로그램 제어신호와, 소거 동작시에만 활성화되는 소거제어신호와, 판독 동작시에만 활성화되는 판독제어신호에 의해 프로그램 동작시 상기 제어 게이트단자에 프로그램 게이트전압을 공급하고, 소거 동작시 상기 제어 게이트단자에 접지전압을 공급하고, 판독 동작시 상기 제어 게이트단자에 판독 게이트전압을 공급하는 게이트 전압 공급부; 프로그램 동작시 상기 활성화된 프로그램 제어신호에 의해 상기 제1드레인/소스단자에 접지전압을 공급하고, 소거 동작시 상기 활성화된 소거제어신호에 의해 상기 제1드레인/소스단자에 소거 드레인전압을 공급하고, 판독 동작시 상기 활성화된 판독제어신호에 의해 상기 제1드레인/소스단자에 접지전압을 공급하는 제1전압공급부; 프로그램 동작시와 소거 동작시 상기 제2드레인/소스단자를 플로팅 시키고, 판독 동작시 상기 제2드레인/소스단자에 판독바이어스전압을 공급하여 센스앰프로 상기 EEPROM 메모리 셀을 판독하여 판독전압을 출력하는 제2전압공급부: 및 프로그램 동작시 상기 활성화된 프로그램 제어신호에 의해 서브스트레이트에 접지전압을 공급하고, 판독 동작시 상기 활성화된 판독제어신호에 의해 상기 서브스트레이트에 접지전압을 공급하고, 소거 동작시 상기 활성화된 소거제어신호에 의해 상기 서브스트레이트에 소거 서브스트레이트 전압을 공급하는 서브스트레이트 전압 공급부를 구비한 것을 특징으로 한다.
본 발명의 EEPROM 메모리 셀 구동장치는 고전압으로 동작하여 칩 설계시 큰 면적의 레이아웃 영역을 점유하는 스위칭 소자의 수를 줄일 수 있고, 칩 레이아웃 면적을 감소시켜 칩의 원가를 인하시킬 수 있고, 스위칭 소자를 제어하는 제어부의 구성도 감소시켜 회로 구성을 단순화할 수 있다.
도 1은 종래의 EEPROM 메모리 셀 구동장치의 구성도.
도 2는 본 발명의 EEPROM 메모리 셀 구동장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 EEPROM 메모리 셀 구동장치를 상세히 설명하고자 한다.
도 2에 도시된 바와 같이, 본 발명의 EEPROM 메모리 셀 구동장치는, 프로그램 동작시에만 활성화되는 프로그램 제어신호(PC)와, 소거 동작시에만 활성화되는 소거제어신호(EC)와, 판독 동작시에만 활성화되는 판독제어신호(RC)에 의해 프로그램 동작시 제어 게이트단자(G)에 프로그램 게이트전압(Vpg)을 공급하고, 소거 동작시 제어 게이트단자(G)에 접지전압(Vss)을 공급하고, 판독 동작시 제어 게이트단자(G)에 판독 게이트전압(Vrg)을 공급하는 게이트 전압 공급부(100)와, 프로그램 동작시 활성화된 프로그램 제어신호(PC)에 의해 제1드레인/소스단자(DS1)에 접지전압(Vss)을 공급하고, 소거 동작시 활성화된 소거제어신호(EC)에 의해 제1드레인/소스단자(DS1)에 소거 드레인전압(Ved)을 공급하고, 판독 동작시 활성화된 판독제어신호(RC)에 의해 제1드레인/소스단자(DS1)에 접지전압(Vss)을 공급하는 제1전압공급부(200)와, 프로그램 동작시와 소거 동작시 제2드레인/소스단자(DS2)를 플로팅 시키고, 판독 동작시 제2드레인/소스단자(DS2)에 판독바이어스전압(Vbias)을 공급하여 센스앰프(500)로 EEPROM 메모리 셀을 판독하여 판독전압(SA)을 출력하는 제2전압공급부(300)와, 프로그램 동작시 활성화된 프로그램 제어신호(PC)에 의해 서브스트레이트(SUB)에 접지전압(Vss)을 공급하고, 판독 동작시 활성화된 판독제어신호(RC)에 의해 서브스트레이트(SUB)에 접지전압(Vss)을 공급하고, 소거 동작시 활성화된 소거제어신호(EC)에 의해 서브스트레이트(SUB)에 소거 서브스트레이트 전압(Vesb)을 공급하는 서브스트레이트 전압 공급부(400)로 구성된다.
또한, 제1전압공급부(200)는 소거제어신호(EC)를 수신하여 소거제어신호(EC)를 반전시켜 출력하는 제1인버터(INV1)와, 프로그램제어신호(PC)와 판독제어신호(RC)를 수신하여 프로그램제어신호(PC)와 판독제어신호(RC)를 논리합하는 제1논리합부(OR1)와, 드레인, 소스 및 게이트로 구성되어, 게이트는 제1인버터(INV1)의 출력에 연결되고, 소스는 소거 드레인전압(Ved)이 연결되고, 드레인은 제1드레인/소스단자(DS1)에 접속되는 제1피모스트랜지스터(MP1)와, 드레인, 소스 및 게이트로 구성되어, 게이트는 제1논리합부(OR1)의 출력에 연결되고, 소스는 접지전압(Vss)이 연결되고, 드레인은 제1드레인/소스단자(DS1)에 접속되는 제1엔모스트랜지스터(MN1)로 구성된다.
또한, 제2전압공급부(300)는 프로그램 동작시와 소거 동작시 비활성화되고, 판독 동작시 활성화되는 스위칭 제어신호(SC)를 출력하는 스위칭 제어부(310)와, 드레인, 소스 및 게이트로 구성되어, 게이트는 판독제어신호(RC)에 연결되고, 드레인은 판독바이어스전압(Vbias)이 연결되는 제2엔모스트랜지스터(MN2)와, 한 단자가 제2드레인/소스단자(DS2)에 접속되고, 다른 단자가 제2엔모스트랜지스터(MN2)의 소스에 접속되어, 스위칭 제어신호(SC)가 비활성화되면 오프되고, 스위칭 제어신호(SC)가 활성화되면 온되는 스위칭부(Q)로 구성된다.
도 2 도시된 바와 같이, 본 발명의 EEPROM 메모리 셀 구동장치의 게이트 전압 공급부(100)와 서브스트레이트 전압 공급부(400)의 구성은 도 1의 종래의 EEPROM 메모리 셀 구동장치의 구성과 동일하다.
게이트 전압 공급부(100)는 프로그램 제어신호(PC)를 반전시켜 출력하는 제2인버터(INV2)와 판독제어신호(RC)를 반전시켜 출력하는 제3인버터(INV3)와 제2인버터(INV2)의 출력이 로우 논리값인 비활성화된 신호이면 온되어 제어 게이트단자(G)에 16V의 프로그램 게이트전압(Vpg)을 공급하는 제2피모스트랜지스터(MP2)와, 제3인버터(INV3)의 출력이 로우 논리값인 비활성화된 신호이면 온되어 제어 게이트단자(G)에 2.5V의 판독 게이트전압(Vrg)을 공급하는 제3피모스트랜지스터(MP3)와, 소거제어신호(EC)가 활성화되면 온되어 제어 게이트단자(G)에 0V의 접지전압(Nss)을 공급하는 제3엔모스트랜지스터(MN3)로 구성된다.
서브스트레이트 전압 공급부(400)는 소거제어신호(EC)를 반전시켜 출력하는 제4인버터(INV4)와 프로그램 제어신호(PC)와 판독제어신호(RC)를 논리합하는 제2논리합부(OR2)와, 제4인버터(INV4)의 출력이 로우 논리값인 비활성화된 신호이면 온되어 서브스트레이트(SUB)에 14V의 소거 서브스트레이트 전압(Vesb)을 공급하는 제4피모스트랜지스터(MP4)와, 제2논리합부(OR2)의 출력이 하이 논리값인 활성화된 신호이면 서브스트레이트(SUB)에 0V인 접지전압(Vss)을 공급하는 제4엔모스트랜지스터(MN4)로 구성된다.
상기의 구성에 따른 본 발명의 EEPROM 메모리 셀 구동장치의 동작은 다음과 같다.
프로그램 제어신호(PC)는 프로그램 동작시에만 활성화되고, 소거 동작 및 판독 동작시에는 비활성화되고, 소거제어신호(EC)는 소거 동작시에만 활성화되고, 프로그램 동작 및 판독 동작시에는 비활성화되고, 판독제어신호(RC)는 판독 동작시에만 활성화되고, 프로그램 동작 및 소거 동작시에는 비활성화된다.
EEPROM 메모리 셀에 대한 프로그램 동작은 다음과 같다.
프로그램 동작을 수행하기 위해서, 프로그램 제어신호(PC)는 활성화되고, 소거제어신호(EC) 및 판독제어신호(RC)는 비활성화된다.
활성화된 프로그램 제어신호(PC)에 의해 게이트 전압 공급부(100)의 제2피모스트랜지스터(MP2)만 온되고, 제3피모스트랜지스터(MP3)와 제3엔모스트랜지스터(MN3)는 오프된다. 따라서, 게이트 전압 공급부(100)는 제2피모스트랜지스터(MP2)의 온에 의해 프로그램 게이트전압(Vpg)을 출력하여 제어 게이트단자(G)는 프로그램 게이트전압(Vpg)이 공급된다.
활성화된 프로그램 제어신호(PC)에 의해 제1전압공급부(200)의 제1논리합부(OR1)는 하이 논리값을 갖는 활성화된 신호를 출력하여 제1엔모스트랜지스터(MN1)는 온되고, 비활성화된 소거제어신호(EC)에 의해 제1인버터(INV1)는 하이 논리값을 출력하여 제1피모스트랜지스터(MP1)는 오프된다. 따라서, 제1전압공급부(200)는 제1엔모스트랜지스터(MN1)의 온에 의해 접지전압(Vss)을 출력하여 제1드레인/소스단자(DS1)는 접지전압(Vss)이 공급된다.
활성화된 프로그램 제어신호(PC)에 의해 제2전압공급부(300)의 스위칭 제어부(310)는 비활성화된 스위칭 제어신호(SC)를 출력하고, 이로 인해 스위칭부(Q)는 오프되어 제2전압공급부(300)는 제2드레인/소스단자(DS2)를 플로팅 상태로 만들어 준다.
활성화된 프로그램 제어신호(PC)에 의해 서브스트레이트 전압 공급부(400)의 제2논리합부(OR2)는 하이 논리값을 갖는 활성화된 신호를 출력하고, 이로 인해 제4엔모스트랜지스터(MN4)는 온되고, 비활성화된 소거제어신호(EC)에 의해 제4인버터(INV4)는 하이 논리값을 출력하여 제4피모스트랜지스터(MP4)는 오프된다. 따라서, 서브스트레이트 전압 공급부(400)는 제4엔모스트랜지스터(MN4)의 온에 의해 접지전압(Vss)을 출력하여 서브스트레이트(SUB)는 접지전압(Vss)이 공급된다.
상기와 같이, EEPROM 메모리 셀에 대한 프로그램 동작시 제어 게이트단자(G)는 프로그램 게이트전압(Vpg)이 공급되고, 제1드레인/소스단자(DS1)와 서브스트레이트(SUB)는 접지전압(Vss)이 공급되고, 제2드레인/소스단자(DS2)는 플로팅된다.
EEPROM 메모리 셀에 대한 소거 동작은 다음과 같다.
소거 동작을 수행하기 위해서, 소거제어신호(EC)는 활성화되고, 프로그램 제어신호(PC) 및 판독제어신호(RC)는 비활성화된다.
활성화된 소거제어신호(EC)에 의해 게이트 전압 공급부(100)의 제3엔모스트랜지스터(MN3)만 온되고, 제2피모스트랜지스터(MP2)와 제3피모스트랜지스터(MP3)는 오프된다. 따라서, 게이트 전압 공급부(100)는 제3엔모스트랜지스터(MN3)의 온에 의해 접지전압(Vss)을 출력하여 제어 게이트단자(G)는 접지전압(Vss)이 공급된다.
활성화된 소거제어신호(EC)에 의해 제1전압공급부(200)의 제1인버터(INV1)는 로우 논리값을 출력하여 제1피모스트랜지스터(MP1)는 온되고, 비활성화된 프로그램 제어신호(PC)와 판독제어신호(RC)에 의해 제1논리합부(OR1)는 로우 논리값을 출력하여 제1엔모스트랜지스터(MN1)는 오프된다. 따라서, 제1전압공급부(200)는 제1피모스트랜지스터(MP1)의 온에 의해 소거 드레인전압(Ved)을 출력하여 제1드레인/소스단자(DS1)는 소거 드레인전압(Ved)이 공급된다.
활성화된 소거제어신호(EC)에 제2전압공급부(300)의 스위칭 제어부(310)는 비활성화된 스위칭 제어신호(SC)를 출력하고, 이로 인해 스위칭부(Q)는 오프되어 제2전압공급부(300)는 제2드레인/소스단자(DS2)를 플로팅 상태로 만들어 준다.
활성화된 소거제어신호(EC)에 의해 서브스트레이트 전압 공급부(400)의 제4인버터(INV4)는 로우 논리값을 출력하여 제4피모스트랜지스터(MP4)는 온되고, 비활성화된 프로그램 제어신호(PC)와 판독제어신호(RC)에 의해 제2논리합부(OR2)는 로우 논리값을 출력하여 제4엔모스트랜지스터(MN4)는 오프된다. 따라서, 서브스트레이트 전압 공급부(400)는 제4피모스트랜지스터(MP4)의 온에 의해 소거 서브스트레이트 전압(Vesb)을 출력하여 서브스트레이트(SUB)는 소거 서브스트레이트 전압(Vesb)이 공급된다.
상기와 같이, EEPROM 메모리 셀에 대한 소거 동작시 제어 게이트단자(G)는 접지전압(Vss)이 공급되고, 제1드레인/소스단자(DS1)는 소거 드레인전압(Ved)이 공급되고, 제2드레인/소스단자(DS2)는 플로팅되고, 서브스트레이트(SUB)는 소거 서브스트레이트 전압(Vesb)이 공급된다.
EEPROM 메모리 셀에 대한 판독 동작은 다음과 같다.
판독 동작을 수행하기 위해서, 판독제어신호(RC)는 활성화되고, 프로그램 제어신호(PC) 및 소거제어신호(EC)는 비활성화된다.
활성화된 판독제어신호(RC)에 의해 게이트 전압 공급부(100)의 제인버터(INV3)는 로우 논리값을 출력하여 제3피모스트랜지스터(MP3)만 온되고, 제2피모스트랜지스터(MP2)와 제3엔모스트랜지스터(MN3)는 오프된다. 따라서, 게이트 전압 공급부(100)는 제3피모스트랜지스터(MP3)의 온에 의해 판독 게이트전압(Vrg)을 출력하여 제어 게이트단자(G)는 판독 게이트전압(Vrg)이 공급된다.
활성화된 판독제어신호(RC)에 의해 제1전압공급부(200)의 제논리합부(OR1)는 하이 논리값을 출력하여 제1엔모스트랜지스터(MN1)는 온되고, 비활성화된 소거제어신호(EC)에 의해 제1인버터(INV1)는 하이 논리값을 출력하여 제1피모스트랜지스터(MP1)는 오프된다. 따라서, 제1전압공급부(200)는 제1엔모스트랜지스터(MN1)의 온에 의해 접지전압(Vss)을 출력하여 제1드레인/소스단자(DS1)는 접지전압(Vss)이 공급된다.
활성화된 판독제어신호(RC)에 제2전압공급부(300)의 스위칭 제어부(310)는 활성화된 스위칭 제어신호(SC)를 출력하고, 이로 인해 스위칭부(Q)는 온되고, 제2엔모스트랜지스터(MN2)는 온되어 제2드레인/소스단자(DS2)에 판독바이스전압(Vbias)이 공급된다.
활성화된 판독제어신호(RC)에 의해 서브스트레이트 전압 공급부(400)의 제2논리합부(OR2)는 하이 논리값을 갖는 활성화된 신호를 출력하여 제4엔모스트랜지스터(MN4)는 온되고, 비활성화된 소거제어신호(EC)에 의해 제4인버터(INV4)는 하이 논리값을 출력하여 제4피모스트랜지스터(MP4)는 오프된다. 따라서, 서브스트레이트 전압 공급부(400)는 제4엔모스트랜지스터(MN4)의 온에 의해 접지전압(Vss)을 출력하여 서브스트레이트(SUB)는 접지전압(Vss)이 공급된다.
상기와 같이, EEPROM 메모리 셀에 대한 판독 동작시 제어 게이트단자(G)는 판독 게이트전압(Vrg)이 공급되고, 제1드레인/소스단자(DS1)와 서브스트레이트(SUB)는 접지전압(Vss)이 공급되고, 제2드레인/소스단자(DS2)는 판독바이스전압(Vbias)이 공급되어, EEPROM 메모리 셀이 프로그램 동작에 의한 프로그램 셀인 경우 센스앰프(500)로 1.0V의 판독전압(SA)을 출력하고, 소거 동작에 의한 소거 셀인 경우 0V의 판독전압(SA)을 출력하여 판독 동작시 해당 메모리 셀이 프로그램 셀인지 소거 셀인지를 구분하여 판독하게 된다.
상기와 같이, 본 발명의 EEPROM 메모리 셀 구동장치는 EEPROM 메모리 셀의 드레인단자와 소스단자를 구분하여 특정하지 않고, 프로그램시에는 EEPROM 메모리 셀의 제1드레인/소스단자(DS1)에 접지전압(Vss)을 공급하고, 소거 동작시에는 제1드레인/소스단자(DS1)에 소거 드레인전압(Ved)을 공급하고, 판독 동작시에는 제1드레인/소스단자(DS1)에 접지전압(Vss)을 공급하여, 본 발명의 EEPROM 메모리 셀 구동장치는 종래의 EEPROM 메모리 셀 구동장치의 구성인 제1스위칭부(Q1)가 필요하지 않다.
또한, 판독 동작시 온되는 스위칭부(Q)에 제2드레인/소스단자(DS2)에 판독바이어스전압(Vbias)을 공급하기 위한 제2엔모스트랜지스터(MN1)와 센스앰프(500)를 접속하여 판독 동작시 제2드레인/소스단자(DS2)에 판독바이어스전압(Vbias)이 공급되도록 하여 본 발명의 EEPROM 메모리 셀 구동장치는 종래의 EEPROM 메모리 셀 구동장치의 구성인 제2스위칭부(Q2)가 필요하지 않다.
따라서, 본 발명의 EEPROM 메모리 셀 구동장치는 비트 라인 당 고전압으로 동작하고 칩 설계시 큰 면적의 레이아웃 영역을 점유하는 2개의 스위칭부를 줄일 수 있어 전체 칩 레이아웃 면적을 감소시켜 칩의 원가를 인하시킬 수 있고, 스위칭 소자를 제어하는 제어부의 구성도 감소시켜 회로 구성을 단순화할 수 있다.
예를 들어 1024 비트의 EEPROM인 경우, 본 발명에 의해 제작된 EEPROM은 종래에 비해 2048개의 스위칭부를 줄일 수 있어 대략 20% 정도의 칩 레이아웃 면적을 감소시킬 수 있다.
100 : 게이트 전압 공급부 200 : 제1전압공급부
300 : 제2전압공급부 310 : 스위칭 제어부
400 : 서브스트레이트 전압 공급부 500 : 센스앰프

Claims (3)

  1. 부동 게이트(FL), 제어 게이트단자(G), 제1드레인/소스단자(DS1) 및 제2드레인/소스단자(DS2)를 갖는 EEPROM 메모리 셀에 대한 프로그램 동작, 소거 동작 및 판독 동작을 제어하는 EEPROM 메모리 셀 구동장치에 있어서,
    프로그램 동작시에만 활성화되는 프로그램 제어신호(PC)와, 소거 동작시에만 활성화되는 소거제어신호(EC)와, 판독 동작시에만 활성화되는 판독제어신호(RC)에 의해 프로그램 동작시 상기 제어 게이트단자(G)에 프로그램 게이트전압(Vpg)을 공급하고, 소거 동작시 상기 제어 게이트단자(G)에 접지전압(Vss)을 공급하고, 판독 동작시 상기 제어 게이트단자(G)에 판독 게이트전압(Vrg)을 공급하는 게이트 전압 공급부(100);
    프로그램 동작시 상기 활성화된 프로그램 제어신호(PC)에 의해 상기 제1드레인/소스단자(DS1)에 접지전압(Vss)을 공급하고, 소거 동작시 상기 활성화된 소거제어신호(EC)에 의해 상기 제1드레인/소스단자(DS1)에 소거 드레인전압(Ved)을 공급하고, 판독 동작시 상기 활성화된 판독제어신호(RC)에 의해 상기 제1드레인/소스단자(DS1)에 접지전압(Vss)을 공급하는 제1전압공급부(200);
    프로그램 동작시와 소거 동작시 상기 제2드레인/소스단자(DS2)를 플로팅 시키고, 판독 동작시 상기 제2드레인/소스단자(DS2)에 판독바이어스전압(Vbias)을 공급하여 센스앰프(500)로 상기 EEPROM 메모리 셀을 판독하여 판독전압(SA)을 출력하는 제2전압공급부(300): 및
    프로그램 동작시 상기 활성화된 프로그램 제어신호(PC)에 의해 서브스트레이트(SUB)에 접지전압(Vss)을 공급하고, 판독 동작시 상기 활성화된 판독제어신호(RC)에 의해 상기 서브스트레이트(SUB)에 접지전압(Vss)을 공급하고, 소거 동작시 상기 활성화된 소거제어신호(EC)에 의해 상기 서브스트레이트(SUB)에 소거 서브스트레이트 전압(Vesb)을 공급하는 서브스트레이트 전압 공급부(400)를 구비한 것을 특징으로 하는 EEPROM 메모리 셀 구동장치.
  2. 제 1 항에 있어서, 상기 제1전압공급부(200)는,
    상기 소거제어신호(EC)를 수신하여 상기 소거제어신호(EC)를 반전시켜 출력하는 제1인버터(INV1);
    상기 프로그램제어신호(PC)와 판독제어신호(RC)를 수신하여 상기 프로그램제어신호(PC)와 판독제어신호(RC)를 논리합하는 제1논리합부(OR1);
    드레인, 소스 및 게이트로 구성되어, 상기 게이트는 상기 제1인버터(INV1)의 출력에 연결되고, 상기 소스는 소거 드레인전압(Ved)이 연결되고, 드레인은 상기 제1드레인/소스단자(DS1)에 접속되는 제1피모스트랜지스터(MP1); 및
    드레인, 소스 및 게이트로 구성되어, 상기 게이트는 상기 제1논리합부(OR1)의 출력에 연결되고, 상기 소스는 접지전압(Vss)이 연결되고, 상기 드레인은 상기 제1드레인/소스단자(DS1)에 접속되는 제1엔모스트랜지스터(MN1)를 구비한 것을 특징으로 하는 EEPROM 메모리 셀 구동장치.
  3. 제 1 항에 있어서, 상기 제2전압공급부(300)는,
    프로그램 동작시와 소거 동작시 비활성화되고, 판독 동작시 활성화되는 스위칭 제어신호(SC)를 출력하는 스위칭 제어부(310);
    드레인, 소스 및 게이트로 구성되어, 상기 게이트는 상기 판독제어신호(RC)에 연결되고, 상기 드레인은 판독바이어스전압(Vbias)이 연결되는 제2엔모스트랜지스터(MN2); 및
    한 단자가 상기 제2드레인/소스단자(DS2)에 접속되고, 다른 단자가 상기 제2엔모스트랜지스터(MN2)의 소스에 접속되어, 상기 스위칭 제어신호(SC)가 비활성화되면 오프되고, 상기 스위칭 제어신호(SC)가 활성화되면 온되는 스위칭부(Q)를 구비한 것을 특징으로 하는 EEPROM 메모리 셀 구동장치.
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KR900005439A (ko) 1988-09-02 1990-04-14 엔.라이스.머레트 Eeprom 메모리 셀용 구동 회로
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KR20190092783A (ko) 2018-01-31 2019-08-08 창원대학교 산학협력단 이이피롬 장치의 셀 제어회로

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