KR19980083789A - 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 - Google Patents

플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명의 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치는 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 셀 어레이와; 상기 메모리 셀들 중 어드레싱되는 것의 콘트롤 게이트로 제 1 전압을 공급하는 회로와; 상기 어드레싱된 메모리 셀의 상기 콘트롤 게이트가 상기 제 1 전압으로 충분히 충전된 후, 상기 도전층으로 제 2 전압을 공급하는 회로 및; 상기 도전층으로 상기 제 2 전압이 인가될 때, 상기 콘트롤 게이트로 상기 제 1 전압이 인가되는 것을 차단하여 상기 콘트롤 게이트의 전압이 상기 제 2 전압에 의해서 승압되도록 하기 위한 회로를 포함한다.

Description

플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 플레이트 셀 구조를 갖는 낸드형 플래시 메모리 장치(NAND type flash memory device)에 관한 것이다.
낸드형 불 휘발성 반도체 메모리는 메모리 셀에 데이터를 저장하거나 저장된 셀 데이터를 소거하기 위해 전원 전압보다 높은 고전압 레벨(high voltage level)의 프로그램 전압과 소거 전압을 사용하였다. 이로 인해, MOS 트랜지스터(metal oxide semiconductor transistor)의 신뢰성 및 메모리 셀의 디스터번스(disturbance)와 같은 문제점들이 상존해 왔다. 따라서, 프로그램 및 소거 동작시 요구되는 고전압 레벨을 낮추기 위한 많은 노력들이 있어 왔다. 그러한 노력들의 결과로서, 부스터 플레이트(booster plate) 셀 구조가 개발되었다. 이와 관련된 참고 문헌은 1996년에 열린 Symposium of VLSI Tech. Digest 에서 A Novel Booster Plate Technology in High Density NAND Flash Memories for Voltage Scaling-down and Zero Program Disturbance 라는 제목으로 게재된 바 있다.
도 1A는 통상적인 낸드형 플래시 메모리 셀의 등가 회로도이고, 도 1B는 플레이트 셀 구조를 갖는 낸드형 플래시 메모리 셀의 등가 회로도이다. 도 2는 플레이트 셀 구조를 갖는 낸드형 플래시 메모리 셀의 모형을 보여주는 사시도이다.
도 1B에 도시된 바와같이, 플레이트 셀은 3 개의 폴리실리콘막들(poly silicon layers)로 구성되며, 각 폴리실리콘막은 산화막(oxide layer)과 같은 층간 절연막(interlayer insulator)을 사이에 두고 채널 영역 상에 플로팅 게이트(floating gate), 콘트롤 게이트(control gate), 그리고 부스터 플레이트(booster plate)의 순으로 형성되어 있다. 상기 부스터 플레이트는, 도 1B에 도시된 바와같이, 플로팅 게이트와 콘트롤 게이트를 완전히 덮고 있다. 또한, 상기 부스터 플레이트는, 도 2에 도시된 바와같이, 비트 라인 방향으로(in the bit line direction) 하나의 스트링(string)-두 개의 스트링 선택 트랜지스터들(string selection transistors) 사이에 직렬로 다수 개의 메모리 셀들이 연결된 하나의 단위(unit)-을 그리고 워드 라인 방향으로(in the word line direction) 워드 라인 전체를 덮고 있다.
상기한 구조의 부스터 플레이트를 사용함으로써 프로그램 동작시 메모리 셀의 디스터번스(disturbance)를 해결할 수 있을 뿐만아니라 프로그램 동작시 요구되는 고전압 레벨을 낮출 수 있다. 이에따라, 부스터 플레이트를 사용하지 않은 기존의 낸드형 플래시 메모리의 문제점들-트랜지스터의 신뢰성 및 셀 불안전성-을 해결할 수 있다. 도 1A 및 도 1B를 참조하여 부스터 플레이트에 관련된 워드 라인 부스팅 개념을 개략적으로 설명한다.
도 1A에 도시된 바와같이, 부스터 플레이트가 없는 메모리 셀에서 프로그램 동작시 워드 라인에 인가되는 전압 (Vpgm)에 의해서 플로팅 게이트에 유도되는 전압 (Vfg)은 수학식1과 같이 표현된다.
[수학식1]
전압 (Vfg)이 F-N 터널링(Fowler-Nordheim tunneling)이 발생되는 임계값 이상으로 부스팅되는 경우, 게이트 산화막을 통해 채널 영역에서 플로팅 게이트로 전자들이 터널링되어 플로팅 게이트에 축적되며, 그 결과 메모리 셀의 드레솔드 전압(threshold voltage)이 증가된다. 즉, 선택된 메모리 셀은 프로그램된다. 이때, 워드 라인에 인가된 전압 (Vpgm) 대비 플로팅 게이트에 걸리는 전압 (Vfg)의 비를 통상적으로 프로그램시의 커플링 비(coupling ratio) (이하, γc)라 칭한다. 따라서, 부스터 플레이트가 없는 메모리 셀의 커플링 비 (γc)는 {Cb/(Cb+Cd+2Cf)}이 된다.
한편, 도 1B에 도시된 바와같이, 부스터 플레이트를 갖는 메모리 셀의 경우 부스터 플레이트가 플로팅 게이트를 덮고 있기 때문에, 도 1A의 메모리 셀과는 달리 워드 라인에 의한 커플링 이외에도 부스터 플레이트에 의한 커플링 커패시터들 (Ca), (Cc), 그리고 (Cp)이 존재한다. 이를 수학식으로 표현할 경우, 부스터 플레이트와 워드 라인에 일정 전압이 인가되면 먼저, 워드 라인에 의한 플로팅 게이트의 커플링 비 (γw)는 {Cb/(Cb+2Cc+Cd+2Cf)}이고, 부스터 플레이트에 의한 플로팅 게이트의 커플링 비 (γp)는 {2Cc/(Cb+2Cc+Cd+2Cf)}이다. 따라서, 워드 라인과 부스터 플레이트에 동일한 전압을 인가할 경우 부스터 플레이트를 갖는 메모리 셀의 프로그램시 커플링 비 (γc(p))는 수학식2와 같이 표현된다.
[수학식2]
상기한 수학식1과 수학식2에서 알 수 있듯이, 부스터 플레이트를 갖는 메모리 셀의 커플링 비는 부스터 플레이트가 없는 그것보다 크다. 다시말해서, 플레이트 셀 구조의 경우, 워드 라인에 인가된 프로그램 전압 (Vpgm)의 레벨을 플레이트가 없는 메모리 셀의 그것보다 낮추어도 동일한 프로그램 효과를 얻을 수 있다. 또한, 기존의 페이지 단위로 프로그램하는 낸드형 플래시 메모리에서, 프로그램 동작시 동일 페이지 내의 비선택 메모리 셀들이 프로그램되는 것을 방지하기 위해 프로그램 금지 동작(program inhibit operation)이 수행된다. 그 중 대표적인 것은 셀프-부스팅(self-boosting) 원리를 이용한 것이다.
한편, 플레이트 셀 구조에서 선택된 메모리 셀에 연결된 워드 라인의 셀프-부스팅 동작이 수행될 때, 상기 부스터 플레이트는 도 1B의 커패시터 (Cp)을 통해 채널 전압을 상승시키는 역할도 수행하기 때문에 낸드형 플래시 메모리 장치의 프로그램 금지 특성이 우수하다. 즉, 부스터 플레이트가 없는 메모리 셀의 경우, 프로그램 금지된 스트링의 채널 전압을 상승시키는 역할은 워드 라인에 의해서만 수행되는 반면, 플레이트 셀 구조의 경우, 부스터 플레이트와 소오스/드레인 사이에 생성되는 커패시터들 (Cp)를 통해 부스터 플레이트에 인가되는 전압이 프로그램 금지된 메모리 셀의 채널 전압을 플레이트가 없는 그것보다 더 높게 상승시켜주기 때문에 결과적으로 플로팅 게이트와 채널 사이에 걸리는 전압은 감소된다. 따라서, 프로그램 금지 상태가 충분히 유지되기 때문에 소거 상태의 메모리 셀이 소프트 프로그램되는 프로그램 디스터번스(disturbance) 현상을 줄일 수 있다.
도 3은 종래 기술에 따른 프로그램 동작시 전달 트랜지스터들을 제어하기 위한 전압과 선택된 워드 라인과 비선택된 워드 라인들의 전압 레벨을 보여주는 파형도이다.
도 3을 참조하면, 기호 (Vpass)는 비선택된 워드 라인에 인가되는 전압을 나타내고, 기호 (Vpgm)은 선택된 워드 라인과 부스터 플레이트에 인가되는 전압을 나타내며, 기호 (Vpgm_wl)는 도 4에 도시된 스위치 회로의 전달 트랜지스터들을 제어하기 위한 전압을 나타낸다.
프로그램 동작시 선택된 워드 라인 및 부스터 플레이트로 인가될 전압 (Vpgm)이 관련된 전달 트랜지스터들을 통해 충분히 전달되도록 하기 위해, 전달 트랜지스터들의 게이트들로 인가되는 전압 (Vpgm_wl)은 적어도 전압 (Vpgm)과 관련된 전달 트랜지스터들의 각 드레솔드 전압 (Vth)을 더한 전압 (Vpgm+Vth)과 같거나 그것보다 더 높아야 한다.
종래 기술에 따라 선택되는 하나 또는 그 이상의 메모리 셀들을 프로그램하기 위해 도 3의 타이밍도에 따라 프로그램시의 전압들을 인가할 경우 다음과 같은 문제점들이 생겼다.
첫째로, 프로그램 전압을 낮추기 위한 부스터 플레이트를 사용함에 따라 프로그램 동작시 커패시턴스 값이 큰 부스터 플레이트를 충/방전하는 데 소요되는 시간이 길어질 뿐만아니라 소모되는 전류의 양 역시 증가한다. 즉, 부스터 플레이트는 구조상 하나의 워드 라인 로딩에 비해 20배 정도의 용량 성분을 가지고 있기 때문에 상기 부스터 플레이트를 프로그램 전압 레벨까지 충분히 충전시키기 위해서는 많은 시간이 필요하고 소모되는 전류량도 증가한다. 아울러, 부스터 플레이트에 대한 충전이 이루어지는 동안에 발생되는 높은 피크 전류에 의해서 칩의 오동작이 유발될 수 있다.
둘째로, 부스터 플레이트는 인접한 다수의 셀 스트링들을 완전히 덮고 있기 때문에, 상기 부스터 플레이트에 고전압이 인가되는 경우, 셀 스트링들 사이의 누설 전류에 의해 역시 칩의 오동작이 유발된다. 또한, 부스터 플레이트에 반복적으로 인가되는 고전압에 의해서 상기 부스터 플레이트와 플로팅 게이트 사이의 유전체의 신뢰성에 문제가 발생될 경우, 프로그램 동작이 수행되지 않거나 프로그램된 셀이 반대로 약 소거(soft-erase)된 것과 같은 심각한 현상이 발생할 수 있다. 한편, 이러한 문제를 감소시키기 위해 부스터 플레이트에 인가되는 전압을 낮추는 경우, 선택 워드 라인에 인가되는 프로그램 전압이 증가되야 하기 때문에 결과적으로 부스터 플레이트를 사용하는 효과가 감소된다.
따라서 본 발명의 목적은 프로그램 동작시 부스터 플레이트로 인가되는 전압을 낮추기 위한 플레이트 셀 구조를 갖는 전기적으로 소거 및 프로그램 가능한 낸드형 플래시 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 플레이트 셀 구조를 갖는 저 전력 낸드형 플래시 메모리 장치를 제공하는 것이다.
도 1A는 통상적인 낸드형 플래시 메모리 셀의 등가 회로도;
도 1B는 플레이트 구조를 갖는 낸드형 플래시 메모리 셀의 등가 회로도;
도 2는 플레이트 구조를 갖는 낸드형 플래시 메모리 셀의 모형을 보여주는 사시도;
도 3은 종래 기술에 따른 프로그램 동작시 인가되는 전압들의 레벨을 보여주는 파형도;
도 4는 본 발명의 바람직한 제 1 실시예에 따른 낸드형 플래시 메모리 장치의 일부분을 보여주는 블럭도;
도 5는 본 발명에 따른 워드 라인 부스팅 동작을 설명하기 위한 부스터 플레이트를 갖는 메모리 셀과 이에 관련된 전달 트랜지스터들과 커플링 커패시터들을 보여주는 회로도;
도 6은 종래 및 본 발명에 따른 플레이트 전압과 워드 라인 전압의 레벨을 비교하기 위한 도표;
도 7은 본 발명의 제 1 실시예에 따른 블럭 디코더의 상세 회로를 보여주는 회로도;
도 8은 도 4의 섹션 디코더를 보여주는 회로도;
도 9는 제 1 실시예에 따른 부스터 플레이트 구동 회로를 보여주는 회로도;
도 10은 본 발명의 제 1 실시예에 따른 프로그램 동작시 선택된 워드 라인과 비선택된 워드 라인들과 부스터 플레이트에 각각 인가되는 전압 레벨들을 보여주는 타이밍도;
도 11은 제 2 실시예에 따른 블럭 디코더를 보여주는 회로도;
도 12는 제 2 실시예에 따른 프로그램 동작시 워드 라인들과 부스터 플레이트와 전달 트랜지스터들로 인가되는 전압 레벨을 보여주는 타이밍도;
도 13은 본 발명의 제 3 실시예에 따른 플레이트 셀 구조를 갖는 플래시 메모리 장치의 일부분을 보여주는 블럭도;
도 14A 및 도 14B는 제 3 실시예에 따른 블럭 디코더의 구동 회로들을 보여주는 회로도;
도 15는 본 발명의 제 3 실시예에 따른 프로그램 동작시 워드 라인들과 부스터 플레이트와 전달 트랜지스터들로 인가되는 전압 레벨들을 보여주는 타이밍도,
*도면의 주요 부분에 대한 부호 설명*
100 : 어레이 블록 110 : 블럭 디코더
120 : 섹션 디코더 130 : 스위치 회로
140 : 페이지 버퍼 150, 160 : 스위치 펌프 회로들
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 셀 어레이와; 상기 메모리 셀들 중 어드레싱되는 것의 콘트롤 게이트로 제 1 전압을 공급하는 수단과; 상기 어드레싱된 메모리 셀의 상기 콘트롤 게이트가 상기 제 1 전압으로 충분히 충전된 후, 상기 도전층으로 제 2 전압을 공급하는 수단 및; 상기 도전층으로 상기 제 2 전압이 인가될 때, 상기 콘트롤 게이트로 상기 제 1 전압이 인가되는 것을 차단하여 상기 콘트롤 게이트의 전압이 상기 제 2 전압에 의해서 승압되도록 하기 위한 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 전압은 상기 어드레싱된 메모리 셀의 프로그램시 인가되는 전압 레벨이다.
이 실시예에 있어서, 상기 제 2 전압은 상기 제 1 전압과 동일한 레벨이다.
본 발명의 다른 특징에 의하면, 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 셀 어레이와; 상기 메모리 셀들 중 어드레싱되는 그것의 콘트롤 게이트로 제 1 전압을 공급하는 수단과; 상기 제 1 전압이 상기 어드레싱된 셀의 콘트롤 게이트에 충분히 충전된 후, 상기 콘트롤 게이트를 플로팅시키기 위한 수단 및; 상기 제 1 전압이 상기 어드레싱된 셀의 콘트롤 게이트에 충분히 충전된 후, 상기 도전층으로 제 2 전압을 공급하는 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 전압은 상기 어드레싱된 메모리 셀의 프로그램시 인가되는 전압 레벨이다.
본 발명의 또 다른 특징에 의하면, 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 셀 어레이와; 외부로부터의 어드레스 신호에 응답하여 제어 신호를 발생하는 수단과; 프로그램 동작 동안에 상기 메모리 셀들 중 상기 어드레스 신호에 의해서 어드레싱되는 것의 콘트롤 게이트로 공급하기 위한 제 1 전압을 발생하는 수단과; 상기 제어 신호에 응답하여 상기 제 1 전압을 상기 어드레싱된 셀의 콘트롤 게이트로 전달하기 위한 수단 및; 상기 제 1 전압이 상기 어드레싱된 셀의 콘트롤 게이트에 충분히 충전된 후, 상기 도전층으로 제 2 전압을 인가하는 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 전압은 상기 어드레싱된 메모리 셀의 프로그램시 인가되는 전압 레벨이다.
이 실시예에 있어서, 상기 제 2 전압은 상기 제 1 전압과 동일한 레벨이다.
이 실시예에 있어서, 상기 제어 신호의 전압 레벨은 상기 제 1 전압과 동일한 레벨이다.
이 실시예에 있어서, 상기 제어 신호의 전압 레벨은 상기 제 1 전압보다 높은 레벨이다.
이 실시예에 있어서, 상기 제어 신호의 전압 레벨은 상기 어드레싱된 셀의 콘트롤 게이트가 상기 제 1 전압으로 충분히 충전될 때까지 상기 제 1 전압보다 높고, 그 다음에 상기 제 1 전압보다 낮다.
본 발명의 또 다른 특징에 의하면, 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치에 있어서, 복수 개의 행 라인들과; 복수 개의 열 라인들과; 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 적어도 2 개의 어레이 블럭들과; 어드레스 신호에 응답하여 제어 신호를 발생하는 수단과; 하나 또는 그 이상의 메모리 셀들을 프로그램하기 위한 프로그램 사이클 동안에 제 1 구동 신호들과 제 2 구동 신호를 발생하되, 상기 제 1 구동 신호들 각각은 상기 어드레스 신호에 의해서 어드레싱된 상기 메모리 블럭들 중 하나의 메모리 블럭 내의 상기 메모리 셀들에 관련된 행 라인들을 구동하고, 상기 제 2 구동 신호는 상기 선택된 블럭 내의 상기 도전층에 관련된 행 라인을 구동하는 수단 및; 상기 제어 신호에 응답하여 상기 선택된 메모리 블럭에 관련된 상기 행 라인들로 상기 제 1 및 제 2 구동 신호들을 전달하기 위한 수단을 포함하되, 상기 제 2 구동 신호는 상기 제 1 구동 신호들이 생성되고 소정 시간이 경과한 후 발생되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어 신호의 전압 레벨은 상기 메모리 셀들에 관련된 행 라인들 중 상기 어드레스 신호에 의해 선택된 행 라인을 위한 구동 신호의 전압 레벨과 동일한 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어 신호의 전압 레벨은 상기 메모리 셀들에 관련된 행 라인들 중 상기 어드레스 신호에 의해 선택된 행 라인을 위한 구동 신호의 전압 레벨보다 높은 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어 신호의 전압 레벨은 상기 선택된 행 라인이 해당하는 구동 신호의 전압 레벨로 충분히 충전될 때까지 상기 메모리 셀들에 관련된 행 라인들 중 상기 어드레스 신호에 의해 선택된 행 라인을 위한 구동 신호의 전압 레벨보다 높고, 그 다음에 상기 선택된 행 라인을 위한 구동 신호의 전압 레벨보다 낮아지는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치에 있어서, 복수 개의 행 라인들과; 복수 개의 열 라인들과; 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 적어도 2 개의 어레이 블럭들과; 어드레스 신호에 응답하여 제 1 제어 신호와 제 2 제어 신호를 발생하기 위한 수단과; 하나 또는 그 이상의 메모리 셀들을 프로그램하기 위한 프로그램 사이클 동안에 제 1 구동 신호들과 제 2 구동 신호를 발생하되, 상기 제 1 구동 신호들 각각은 상기 어드레스 신호에 의해서 선택된 상기 메모리 블럭들 중 하나의 메모리 블럭 내의 메모리 셀들에 관련된 행 라인들을 구동하고, 상기 제 2 구동 신호는 상기 선택된 블럭 내의 상기 도전층에 관련된 행 라인을 구동하는 수단과; 상기 제 1 제어 신호에 응답하여 상기 선택된 메모리 블럭 내의 상기 메모리 셀들에 관련된 상기 행 라인들로 상기 제 1 구동 신호들을 전달하기 위한 수단 및; 상기 제 2 제어 신호에 응답하여 상기 선택된 메모리 블럭 내의 상기 도전층에 관련된 행 라인으로 상기 제 2 구동 신호를 전달하기 위한 수단을 포함하되, 상기 제 2 구동 신호는 상기 제 1 구동 신호들이 생성되고 소정 시간이 경과한 후 발생되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어 수단은 상기 제 1 제어 신호가 생성되고 소정 시간이 경과한 후 상기 제 2 제어 신호를 발생하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어 수단은 상기 제 2 제어 신호가 발생되기 이전에 상기 제 1 제어 신호의 발생을 중지하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 제어 신호의 전압 레벨은 상기 메모리 셀들에 관련된 행 라인들 중 상기 어드레스 신호에 의해 선택된 행 라인을 위한 구동 신호의 전압 레벨보다 높고, 그 다음에 소정 시간이 경과한 후 0볼트로 설정되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 제어 신호의 전압 레벨은 상기 선택된 메모리 블럭에 해당하는 도전층에 관련된 행 라인을 위한 구동 신호가 인가될 때 상기 메모리 셀들에 관련된 행 라인들 중 상기 어드레스 신호에 의해 선택된 행 라인을 위한 구동 신호의 전압 레벨보다 높아지는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 복수 개의 워드 라인들과; 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 메모리 셀 어레이와; 프로그램 동작 동안에 상기 셀 어레이의 워드 라인들 및 부스터 플레이트에 각각 해당하는 프로그램 전압 및 패스 전압을 전달하기 위한 전달 트랜지스터들과; 상기 전달 트랜지스터들을 활성화시키기 위해, 어드레스 신호에 응답하여 상기 프로그램 전압과 동일하거나 그보다 높은 전압을 발생하는 블럭 디코더를 포함하는 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치의 프로그램 방법에 있어서, 상기 전달 트랜지스터들로 상기 블럭 디코더로부터의 상기 전압을 인가하는 제 1 단계와; 상기 워드 라인들 중 상기 어드레스 신호에 의해서 선택된 워드 라인으로 상기 프로그램 전압을 공급하고, 다른 워드 라인들로 상기 패스 전압을 공급하는 제 2 단계 및; 상기 부스터 플레이트로 상기 프로그램 전압을 공급하는 제 3 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 복수 개의 워드 라인들과; 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 부스터 플레이트를 구비한 메모리 셀 어레이와; 프로그램 동작 동안에 상기 셀 어레이의 워드 라인들에 각각 해당하는 프로그램 전압 및 패스 전압을 전달하기 위한 제 1 전달 트랜지스터들과; 프로그램 동작 동안에 상기 셀 어레이의 부스터 플레이트로 상기 프로그램 전압과 동일한 전압 레벨의 부스터 플레이트 전압을 전달하기 위한 제 2 전달 트랜지스터와; 상기 제 1 전달 트랜지스터들을 활성화시키기 위해 어드레스 신호에 응답하여 상기 프로그램 전압보다 높은 제 1 게이트 전압을 발생하고, 상기 게이트 전압이 발생되고 소정 시간이 경과한 후 상기 제 2 전달 트랜지스터를 활성화시키기 위해 상기 제 1 게이트 전압과 동일한 레벨의 제 2 게이트 전압을 발생하되, 상기 제 2 게이트 전압이 발생되기 이전에 상기 제 1 게이트 전압이 접지 전위로 천이시키는 블럭 디코더를 포함하는 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치의 프로그램 방법에 있어서, 상기 제 1 전달 트랜지스터들로 상기 제 1 게이트 전압을 인가하는 제 1 단계와; 상기 워드 라인들 중 상기 어드레스 신호에 의해서 선택되는 워드 라인으로 상기 프로그램 전압을 공급하고, 다른 워드 라인들로 상기 패스 전압을 공급하는 제 2 단계와; 상기 제 2 전달 트랜지스터들로 상기 제 2 게이트 전압을 인가하는 제 3 단계 및; 상기 부스터 플레이트로 상기 프로그램 전압을 공급하는 제 4 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 복수 개의 워드 라인들과; 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 부스터 플레이트를 구비한 메모리 셀 어레이와; 프로그램 동작 동안에 상기 셀 어레이의 워드 라인들 및 부스터 플레이트에 각각 해당하는 프로그램 전압 및 패스 전압을 전달하기 위한 전달 트랜지스터들과; 상기 전달 트랜지스터들을 활성화시키기 위해, 어드레스 신호에 응답하여 상기 프로그램 전압과 동일하거나 그보다 높은 전압을 발생하는 블럭 디코더를 포함하는 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치의 프로그램 방법에 있어서, 상기 어드레스 신호에 의해서 디코딩되는 메모리 셀에 관련된 워드 라인으로 상기 프로그램 전압을 공급하는 단계와; 상기 프로그램 전압이 상기 워드 라인에 충분히 충전된 후 상기 부스터 플레이트로 상기 프로그램 전압을 인가하여, 상기 콘트롤 게이트로 상기 프로그램 전압이 인가되는 것을 방지하고 상기 콘트롤 게이트의 전압이 승압되도록 하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 복수 개의 워드 라인들과; 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 부스터 플레이트를 구비한 메모리 셀 어레이와; 프로그램 동작 동안에 상기 셀 어레이의 워드 라인들에 각각 해당하는 프로그램 전압 및 패스 전압을 전달하기 위한 제 1 전달 트랜지스터들과; 프로그램 동작 동안에 상기 셀 어레이의 부스터 플레이트로 상기 프로그램 전압과 동일한 전압 레벨의 부스터 플레이트 전압을 전달하기 위한 제 2 전달 트랜지스터와; 상기 제 1 및 제 2 전달 트랜지스터들을 활성화시키기 위한 블럭 디코더를 포함하는 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치의 프로그램 방법에 있어서, 상기 어드레스 신호에 의해서 디코딩되는 메모리 셀에 관련된 워드 라인으로 프로그램 전압을 공급하는 단계와; 상기 프로그램 전압이 상기 워드 라인에 충분히 충전된 후, 상기 워드 라인을 플로팅시키는 단계 및; 상기 부스터 플레이트로 상기 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.
이와같은 장치 및 방법에 의해서, 워드 라인 전압과 부스터 플레이트 전압이 인가되는 시점을 달리하도록 제어함으로써 부스터 플레이트와 워드 라인 사이의 커패시터를 통해 워드 라인 전압을 셀프-부스팅시킬 수 있다.
제 1 실시예
도 4는 본 발명의 바람직한 실시예에 따른 플레이트 셀 구조를 갖는 낸드형 플래시 메모리 장치의 일부분을 보여주는 블럭도이다.
일반적으로, 반도체 메모리 장치는 메모리 셀들의 어레이 영역과 상기 어레이 영역의 행 및 열을 선택하기 위한 주변 회로들을 구비하게 된다. 만약, 상기 어레이 영역이 복수 개의 어레이 블럭들로 분리되는 경우, 그에 따라 해당하는 주변 회로들 역시 그것에 각각 대응되도록 분리됨은 이 분야의 통상적인 지식을 가진 자들에게 자명하다. 이하 설명될 어레이 영역은 복수 개의 어레이 블럭들 중 하나의 어레이 블럭 및 이에 관련된 주변 회로들만을 도시하였다.
도 4에 도시된 바와같이, 플레이트 셀 구조를 갖는 낸드형 플래시 메모리 장치는 어레이 블럭(an array block) (100), 블럭 디코더(a block decoder) (110), 섹션 디코더(a section decoder) (120), 스위치 회로(a switch circuit) (130), 페이지 버퍼(a page buffer) (140), 그리고 펌프 회로들(pump circuits) (150) 및 (160)를 포함한다.
행 방향으로 스트링 선택 라인(string selection line) (SSL), 복수 개의 워드 라인들 (WL0)∼(WL15), 그리고 그라운드 선택 라인(ground selection line) (GSL)과 열 방향으로 비트 라인들 (BL0)∼(BLn)은 상호 교차되도록 배열되어 있다. 상기 어레이 블럭 (100)은 상기 비트 라인들 (BL0)∼(BLn)에 각각 대응하는 복수 개의 스트링들(string_n)을 구비하고, 상기 스트링들 (string_n) 각각은 드레인이 해당하는 비트 라인을 통해 상기 페이지 버퍼 (140)에 접속된 스트링 선택 트랜지스터(string selection transistor) (SST)와 소오스가 접지된 그라운드 선택 트랜지스터(ground selection transistor) (GST) 사이에 직렬로 접속된 복수 개의 메모리 셀 트랜지스터들 (M0)∼(M15)을 포함한다. 상기 메모리 셀 트랜지스터들 (Mi) (여기서 i=0∼15)은 플로팅 게이트와 콘트롤 게이트를 구비한 n 채널 MOS 트랜지스터들로 이루어지며, 상기 트랜지스터들 (M0)∼(M15)의 각 콘트롤 게이트가 대응하는 워드 라인들 (WL0)∼(WL15)에 접속되어 있다.
계속해서, 상기 스트링 선택 트랜지스터 (SST)의 게이트는 스트링 선택 라인 (SSL)에 접속되고, 상기 그라운드 선택 트랜지스터 (GST)의 게이트는 그라운드 선택 라인 (GSL)에 접속된다. 그리고, 부스터 플레이트 (102)는 상기 스트링들 (string_n)로 이루어진 어레이 블럭 (100)을 완전히 덮도록, 도 2에 도시된 바와같이, 워드 라인들 (WL0)∼(WL15) 상에 형성되어 있다. 상기 워드 라인들 (WL0)∼(WL15), 스트링 및 그라운드 선택 라인들 (SSL) 및 (GSL), 그리고 부스터 플레이트 (102)는 상기 블럭 디코더 (110)에 의해서 제어되는 스위치 회로 (130)를 통해 섹션 디코더 (120)에 연결된다. 상기 스위칭 회로 (130)는 복수 개의 NMOS 트랜지스터들 (Tj) (여기서, j = 0 ∼ 18)을 포함하며, 상기 트랜지스터들 (Tj)은 상기 부스터 플레이트 (102), 상기 워드 라인들 (WL0)∼(WL15), 그리고 상기 선택 라인들 (SSL) 및 (GSL)과 상기 섹션 디코더 (120)에 접속된 선택 라인들 (Sbp), (S0)∼(S15), (Sssl) 및 (Sgsl) 사이에 각각 형성되는 전류 통로들과 상기 블럭 디코더 (110)에 접속되는 게이트들을 갖는다.
도 5는 본 발명에 따른 워드 라인 셀프-부스팅 동작을 설명하기 위한 부스터 플레이트를 갖는 메모리 셀 및 이에 관련된 전달 트랜지스터들을 보여주는 회로도이다.
본 발명에 따른 프로그램 동작시 종래와 다른 점은 전달 트랜지스터들의 게이트들로 인가되는 전압이 선택된 워드 라인으로 공급되는 전압과 동일하거나 그 보다 높다는 것과 부스터 플레이트와 상기 선택된 워드 라인의 전압 공급 시점(point of voltage supply)이 다르게 제어된다는 것이다. 그 결과, 부스터 플레이트에 공급되는 전압이 종래의 그것보다 낮고 종래와 동일한 프로그램 효과를 얻을 수 있다.
도 5를 참조하면, 기호 (Vbp)는 부스터 플레이트에 인가되는 전압을 나타내고, 기호 (Vwl)은 선택된 워드 라인 (WL1) 및 전달 트랜지스터들 (T0) 및 (T1)의 게이트들로 인가되는 전압을 나타낸다. 먼저, 선택된 워드 라인 (WL1)에 관련된 전달 트랜지스터 (T1)의 드레인으로 전압 (Vwl)이 인가되고, 전달 트랜지스터들 (T0 및 (T1)의 게이트들로 워드 라인으로 인가된 전압과 동일한 전압 (Vwl)이 인가된다. 그리고, 일정 시간이 경과한 후, 선택된 워드 라인 (WL1)은 전압 (Vwl - Vth)의 레벨까지 충분히 충전된다. 여기서, 기호 (Vth)는 전달 트랜지스터 (T1)의 드레솔드 전압(threshold voltage)을 나타낸다.
그 다음에, 상기 선택된 워드 라인 (WL1)으로 전압 (Vwl)이 인가되고 일정 시간(예를들면, 2μs)이 경과한 시점에서, 전압 (Vbp)이 부스터 플레이트로 인가되고, 부스터 플레이트는 상기 전압 (Vbp)에 따라 충전된다. 이때, 도 5에 도시된 바와같이, 부스터 플레이트와 워드 라인(콘트롤 게이트) (WL1) 사이의 커패시터 (Ca)를 통해 워드 라인의 전압은 초기에 충전된 전압 (Vwl - Vth) 이상으로 승압된다. 상기 전압 (Vwl')이 워드 라인으로 인가된 전압 (Vwl) 보다 높아지면, 전달 트랜지스터 (T1)의 드레인과 소오스가 바뀐다. 그 결과, 전달 트랜지스터 (T1)의 게이트와 소오스 사이의 전압차 (Vgs)는 그것의 드레솔드 전압 (Vth)보다 작아지기 때문에 상기 트랜지스터 (T1)는 턴-오프된다. 따라서, 상기 전압 (Vwl')은 승압된 레벨로 유지된다.
상술한 일련의 전압 공급 단계를 통해 플로팅 게이트에 유도되는 전압 (Vfg)은 전자의 과정에서 워드 라인에 충전된 전압 (Vwl')에 의해서 플로팅 게이트에 유도되는 전압 (Vfg1)과 후자의 과정에서 부스터 플레이트에 인가되는 전압 (Vbp)에 의해서 플로팅 게이트에 유도되는 전압 (Vfg2)으로 나눠지며, 상기 전압들 (Vfg1) 및 (Vfg2)은 하기한 수학식3과 같이 표현된다.
[수학식3]
따라서, 최종적으로 프로그램 동작시 플로팅 게이트에 유도되는 전압은 수학식4와 같이 표현된다.
[수학식4]
상술한 바와같은 전압 공급 단계에 따라 프로그램이 수행될 때, 부스터 플레이트와 워드 라인에 동일 전압이 인가되는 경우, 플레이트 셀의 커플링 비 (γc'(plate))는 수학식5와 같이 표현된다.
[수학식5]
상술한 수학식1에 표현된 종래의 커플링 비 (γc)와 수학식5에 표현된 본 발명에 따른 커플링 비 (γc')을 살펴보면, 본 발명에 따른 커플링 비 (γc')가 종래의 그것에 비해 크가는 것을 알 수 있다. 전형적인 부스터 플레이트의 커패시턴스 값을 계산할 경우, 본 발명에 따른 커플링 비 (γc')는 1.08이고, 종래 커플링 비 (γc)는 0.67이다. 이를 다른 측면에서 해설할 경우 다음과 같다.
어레이 블럭의 선택될 메모리 셀을 프로그램할 경우, 선택된 메모리 셀에 해당하는 워드 라인으로 인가되는 전압이 종래와 동일한 전압으로 인가되도록 하기 위해서 본 발명에 따라 부스터 플레이트에 인가되는 전압은 종래의 플레이트 전압보다 낮다. 다시말해서, 본 발명의 커플링 비는 종래의 커플링 비보다 크기 때문에 부스터 플레이트로 인가되는 전압이 종래의 전압보다 낮더라도 플로팅 게이트에 유도되는 전압은 종래와 동일한 전압이 유도된다. 따라서, 낮은 플레이트 전압이 부스터 플레이트로 인가되더라도 종래와 동일한 프로그램 효과를 얻을 수 있다. 예를들면, 워드 라인 전압과 플레이트 전압이 동일한 전압으로 인가되더라도, 종래의 플레이트 전압이 16볼트로 인가되는 경우와 동일한 프로그램 효과를 얻을 수 있다.
도 6은 종래 기술에 따라 워드 라인과 플레이트에 각각 16볼트, 18볼트, 그리고 20볼트를 인가할 때와 동일한 프로그램 효과를 얻을 수 있는 본 발명에서의 워드 라인 및 플레이트 전압을 보여주는 그래프이다. 도 6에 도시된 바와같이, 종래 기술에 따른 프로그램 동작시 워드 라인과 플레이트 전압을 16볼트로 인가할 경우 동일한 프로그램 효과를 얻기 위한 본 발명의 워드 라인과 플레이트 전압(A점)은 10볼트임을 알 수 있다.
도 7은 본 발명의 제 1 실시예에 따른 블럭 디코더의 상세 회로를 보여주는 회로도이다.
도 7을 참조하면, 제 1 실시예에 따른 블럭 디코더 (110)는 앞서 설명된 바와같이 셀 어레이 영역이 적어도 2 개 이상의 어레이 블럭들로 나눠지는 경우 어드레스의 조합에 의해 선택된 하나이고, 그리고 상기 선택된 블럭 디코더는 선택된 어레이 블럭에 관련된 전달 트랜지스터들을 제어하기 위한 전압 (Vx)을 발생한다. 기호 (nPGMs)는 프로그램 동작을 알리는 신호로서 활성화되는 상태가 로우 레벨인 신호이고, 기호 (Ops)는 일정 주기를 갖는 발진 신호이며, 기호 (nBi)는 어드레스의 조합에 의해 선택된 블럭임을 알리는 신호로서 활성화되는 상태는 로우 레벨이다. 상기 블럭 디코더 (110)는 인버터 (2), 낸드 게이트 (4), 디플리숀(depletion) MOS 트랜지스터들 (6) 및 (8), 그리고 스위치 펌프 회로 (111)을 포함한다.
상기 낸드 게이트 (4)는 일 입력 단자로 상기 인버터 (2)를 통해 상기 블럭 선택 신호 (nBi)가 인가되고 타 입력 단자로 상기 발진 신호 (Ops)가 인가된다. 상기 블럭 선택 신호 (nBi)가 로우 레벨로 활성화되고 상기 발진 신호 (Ops)가 일정 주기로 발진할 때, 상기 낸드 게이트 (4)는 상기 발진 신호에 따라 반전된 발진 신호(inverted oscillation signal)을 출력한다. 상기 스위치 펌프 회로 (111)은 상기 낸드 게이트 (4)의 출력에 따라 미도시된 고전압 펌핑 회로로부터의 전압 (Vpgm)을 순차적으로 펌핑하여 블럭 디코더 (110)의 출력 단자 (1)로 상기 전압 (Vpgm)을 공급한다.
상기 회로 (111)는 MOS 커패시터 (10), NMOS 트랜지스터들 (12) 및 (14), 그리고 디플리숀 MOS 트랜지스터 (16)을 포함한다. 상기 MOS 커패시터 (10)은 소오스와 드레인이 상기 낸드 게이트 (4)의 출력 단자에 상호 접속되어 있고, 상기 NMOS 트랜지스터 (12)는 그것의 게이트와 드레인이 상기 MOS 커패시터 (10)의 게이트에 접속되고 그것의 소오스가 출력 단자 (1)에 접속되어 있다. 그리고, 상기 디플리숀 MOS 트랜지스터 (16)와 상기 NMOS 트랜지스터 (14)는 상기 출력 단자 (1)에 각각 접속되는 게이트들과 상기 전압 (Vpgm)이 인가되는 입력 단자 (3)와 상기 NMOS 트랜지스터 (12)의 게이트 사이에 직렬로 형성되는 전류 통로들을 갖는다.
상기 낸드 게이트 (4)로부터 하이 레벨의 상기 반전된 펄스 신호가 상기 MOS 커패시터 (10)에 인가되면, 상기 커패시터 (10)의 펌핑에 의해서 NMOS 트랜지스터 (12)의 게이트 및 드레인 전압이 상기 커패시터 (10)에 의해서 펌핑된 전압으로 챠아지되고, 그 결과 상기 트랜지스터 (12)는 활성화된다. 계속해서, 상기 커패시터 (10)에 의해서 상기 활성화된 트랜지스터 (12)의 드레인에 챠아지된 전압은 그것의 채널을 통해 출력 단자 (1)로 전달된다. 그리고, 상기 출력 단자 (1)로 공급된 전압에 의해서 NMOS 트랜지스터 (14)가 턴-온되기 때문에, 상기 전압 (Vpgm) 중 상기 출력 단자의 전압에 해당하는 전압이 상기 NMOS 트랜지스터의 게이트로 전달된다. 다시, 상기 낸드 게이트 (4)로부터 하이 레벨의 반전된 펄스 신호가 상기 MOS 커패시터 (10)에 인가되면, 상기 커패시터 (10)의 펌핑 동작에 따라 다시 상기 트랜지스터 (12)의 게이트 및 드레인 전압이 상승된다. 이때, 상기 트랜지스터의 게이트 및 드레인의 전압은 상기 커패시터에 의한 전압이 이전 펌핑 동작에 의한 전압에 더해진 전압 레벨이다. 계속해서, 앞서 설명한 바와같은 펌핑 동작이 반복됨으로써 출력 단자 (1)가 상기 전압 (Vpgm)의 레벨로 펌핑된다. 여기서, 트랜지스터들을 통해 전달되는 전압이 그것들의 드레솔드 전압만큼 감압됨은 이 분야의 통상적인 지식을 가진 자들에게 자명하다.
상기 MOS 트랜지스터들 (6) 및 (8)은 상기 인버터 (2)와 블럭 디코더 (110)의 출력 단자 (1) 사이에 전류 통로들이 직렬로 형성되고, 상기 신호 (nPGMs)와 전원 전압 (VDD)가 각각 인가되는 게이트들을 갖는다. 상기 신호 (nPGMs)가 인가되는 트랜지스터 (6)은 프로그램 동작 동안 즉, 상기 신호 (nPGMs)가 로우 레벨로 활성화될 때 턴-오프된다. 그리고, 상기 트랜지스터 (6)은 상기 신호 (nPGMs)가 하이 레벨로 비활성화될 때 턴-온되고, 그 결과 전압 (Vpgm)으로 챠아지된 출력 단자 (1)를 방전한다. 트랜지스터들 중 전류 통로에 기재된 기호 (N)은 그것의 드레솔드 전압이 약 0.1볼트 정도인 트랜지스터임을 나타내는 기호이다.
도 8은 도 4의 섹션 디코더를 보여주는 회로도이다. 도 8에 도시된 섹션 디코더는 도 4의 복수 개의 워드 라인들 중 하나의 워드 라인에 해당하는 섹션 디코더만을 도시하였다. 나머지 워드 라인들의 그것은 도 8의 그것과 동일한 구성을 갖는다.
도 8을 참조하면, 기호 (nTi)는 어드레스 디코딩에 의해 발생된 신호로서 워드 라인들 중 하나가 선택될 때 로우 레벨로 활성화된다. 기호 (nREADs)는 독출 동작을 알리는 신호로서 독출 동작 동안 로우 레벨로 활성화되는 신호이고, 그리고 프로그램 동작 동안 하이 레벨로 비활성화된다. 기호들 (nPGMs) 및 (Ops)는 도 7의 그것들과 동일한 신호들이다.
다시 도 8을 참조하면, 섹션 디코더 (120)은 어드레스 디코딩에 의해 발생된 상기 신호 (nTi)에 의해서 선택되며, 프로그램 동작 동안 선택된 워드 라인으로 전압 (Vpgm)을 공급하기 위한 제 1 구동 회로 (122)와, 비선택된 워드 라인들로 전압 (Vpass)을 공급하기 위한 제 2 구동 회로 (124)와, 프로그램 동작이 완료된 후 선택된 워드 라인에 챠아지된 전압 (Vpgm)과 비선택된 워드 라인들에 챠아지된 전압 (Vpass)을 방전시키기 위한 방전 회로 (126)를 포함한다. 아울러, 상기 섹션 디코더 (120)는 본 발명에 따른 프로그램 동작과는 관련되지 않은 독출 동작시 필요한 회로 (128)를 포함하며, 여기서 그것에 대한 설명은 생략한다.
상기 제 1 구동 회로 (122)는 노어 게이트 (26), 낸드 게이트들 (28) 및 (28), MOS 커패시터 (40), 디플리숀 MOS 트랜지스터 (42), 그리고 스위치 펌프 회로 (121)를 포함한다. 상기 노어 게이트 (122)는 일 입력 단자로 상기 신호 (nPGMs)가 인가되고 타 입력 단자로 신호 (nTi)가 인가되며, 프로그램 동작시 상기 노어 게이트 (26)의 출력은 하이 레벨이다. 상기 낸드 게이트 (28)는 상기 노어 게이트 (26)의 출력 단자에 접속되는 일 입력 단자와 상기 발진 신호 (Ops)가 인가되는 타 입력 단자를 가지며, 출력 단자가 상기 스위치 펌프 회로 (121)에 접속되어 있다. 상기 노어 게이트 (26)의 출력이 하이 레벨일 때 상기 낸드 게이트 (28)는 반전된 발진 신호를 출력하고 그 결과 상기 스위치 펌프 회로 (121)가 활성화된다. 반면, 상기 노어 게이트 (26)의 출력이 로우 레벨일 때, 상기 낸드 게이트 (28)는 상기 발진 신호 (Ops)가 발진하더라도 하이 레벨로 유지되기 때문에 상기 스위치 펌프 회로 (121)가 비활성화된다.
상기 스위치 펌프 회로 (121)는 도 7의 그것과 동일한 기능을 수행하기 위한 것으로써, 프로그램 동작시 선택된 워드 라인으로 전압 (Vpgm)을 공급하기 위한 것이다. 상기 스위치 펌프 회로 (121)는 MOS 커패시터 (30)와 세 개의 NMOS 트랜지스터들 (32), (34), 그리고 (36)을 포함한다. 상기 MOS 커패시터 (30)는 소오스 및 드레인이 상기 낸드 게이트 (28)의 출력 단자에 공통으로 접속되고, 상기 NMOS 트랜지스터 (32)는 게이트와 드레인이 상기 커패시터 (30)의 게이트에 공통으로 접속되며, 소오스가 접속점 (31)에 연결되어 있다. 상기 NMOS 트랜지스터 (34)는 전압 (Vpgm)이 인가되는 입력 단자 (33)와 상기 NMOS 트랜지스터 (32)의 게이트 사이에 전류 통로가 형성되고 그것의 게이트가 상기 접속점 (31)에 연결되어 있다. 그리고, 상기 NMOS 트랜지스터 (36)는 입력 단자 (33)와 행 선택 라인 (Si) 사이에 전류 통로가 형성되고 그것의 게이트가 상기 접속점 (31)에 연결되어 있다. 상기 낸드 게이트 (28)로부터 주기적으로 발진하는 발진 신호가 인가되면, 도 7에서 설명된 바와같이, MOS 커패시터 (30)의 펌핑 동작에 따라 NMOS 트랜지스터들 (32) 및 (34)을 통해 접속점 (31)의 전압은 전압 (Vpgm)이 선택된 행 선택 라인 (Si)으로 공급될 수 있는 전압 레벨로 펌핑됨으로써 상기 트랜지스터 (36)를 통해 전압 (Vpgm)이 공급된다. 상세한 동작은 도 7의 스위치 펌프 회로와 유사하기 때문에 여기서 그것에 대한 설명은 생략한다.
상기 낸드 게이트 (38)은 상기 펄스 신호 (Ops)가 인가되는 일 입력 단자와 상기 노어 게이트 (26)의 출력 단자에 접속되는 타 입력 단자를 갖는다. 상기 MOS 커패시터 (40)의 소오스와 드레인이 상기 낸드 게이트 (38)의 출력 단자에 공통으로 접속되며 그것의 게이트는 상기 접속점 (31)에 접속되어 있다. 상기 낸드 게이트 (38)와 상기 MOS 커패시터 (40)는 스위치 펌프 회로 (121)와 함께 접속점 (31)의 레벨을 더 빠르게 전압 (Vpgm)의 레벨로 펌핑하기 위한 것이다. 그리고, 상기 디플리숀 MOS 트랜지스터 (42)는 상기 노어 게이트 (26)의 출력 단자와 상기 접속점 (31) 사이에 전류 통로가 형성되고 그것의 게이트로 신호 (nTi)가 인가된다.
비선택된 워드 라인들로 전압 (Vpass)을 공급하기 위한 상기 제 2 구동 회로 (124)는 제 1 구동 회로 (122)와 동일한 구성을 갖는다. 따라서, 설명의 중복을 피하기 위해 그것에 대한 설명은 여기서 생략된다. 단, 낸드 게이트 (38)와 MOS 커패시터 (40)는 제 1 구동 회로 (122)에만 제공된다. 선택되는 워드 라인에 해당하는 행 선택 라인이 접속된 섹션 디코더 (120) 내의 상기 제 1 및 제 2 구동 회로들 (122) 및 (124)는 프로그램 동작시 하나만 동작되도록 상기 제 1 구동 회로 (122)에 로우 레벨의 신호 (nTi)가 인가되고 상기 제 2 구동 회로 (124)에 하이 레벨의 신호 (nTib)가 인가된다. 결국, 프로그램 동작시 로우 레벨의 신호 (nTi)가 인가되는 제 1 구동 회로 (122)만 동작하여 선택된 워드 라인으로 프로그램 전압 (Vpgm)을 공급하게 된다. 반면, 비 선택된 워드 라인에 해당하는 섹션 디코더들 내의 제 1 및 제 2 구동 회로들 (122) 및 (124) 중 제 2 구동 회로 (124)만이 동작하여 그것들로 패스 전압 (Vpass)이 공급된다.
상기 방전 회로 (126)은 일 입력 단자로 상기 신호 (nPGMs)가 인가되고 타 입력 단자로 상기 신호 (nREADs)가 인가되는 낸드 게이트 (64)와 상기 낸드 게이트 (64)의 출력 단자에 접속된 인버터 (66)와 상기 행 선택 라인 (Si)와 접지 사이에 전류 통로들이 직렬로 형성되고, 게이트들이 전원 전압 단자와 상기 인버터 (66)의 출력 단자에 각각 접속되는 디플리숀 MOS 트랜지스터 (60)와 NMOS 트랜지스터 (62)를 포함한다.
도 9는 제 1 실시예에 따른 섹션 디코더 내의 부스터 플레이트 구동 회로를 보여주는 회로도이다.
도 9을 참조하면, 본 발명에 따른 부스터 플레이트 구동 회로 (170)은 지연부 (68)와 플레이트 전압 구동부 (132)와 방전부 (134)를 포함한다. 여기서, 상기 플레이트 전압 구동부 (132)는 도 8의 제 1 구동 회로 (122)와 동일한 구성을 갖는다. 따라서, 설명의 중복을 피하기 위해, 그것에 관한 상세한 설명은 생략된다. 상기 지연부 (68)은 프로그램을 알리는 신호 (nPGMs)을 일정 시간 동안 지연시켜 출력하기 위한 것으로서, 바람직한 실시예에서 약 2μS로 설정된다. 프로그램 동작이 시작되면, 상기 신호 (nPGMs)은 로우 레벨로 활성화된다. 그러나, 상기 지연부 (68)에 의해서 플레이트 전압 구동부 (132)의 노어 게이트 (70)의 출력은 로우 레벨이다. 비록 발진 신호 (Ops)가 일정한 주기로 발진하더라도 상기 플레이트 전압 구동부 (132)는 2μS 동안 펌핑 동작이 수행되지 않는다. 따라서, 프로그램 동작이 시작되고 2μS의 시간이 경과한 후 상기 지연부 (132)가 활성화되고 앞서 설명한 바와 같은 펌핑 동작을 통해 도 4의 부스터 플레이트 (102)로 전압 (Vpgm)을 공급한다. 그리고, 프로그램 동작이 완료된 후, 상기 방전 회로 (134) 내의 낸드 게이트 (88)의 출력은 하이 레벨로 천이되기 때문에 플레이트 선택 라인 (Sbp)과 접지 사이에 전류 통로가 형성되는 NMOS 트랜지스터 (90)가 턴-온되어 상기 플레이트 선택 라인 (Sbp)에 챠아지된 전압을 방전시킨다.
도 10은 본 발명의 제 1 실시예에 따른 프로그램 동작시 선택된 워드 라인과 비선택된 워드 라인들과 부스터 플레이트에 각각 인가되는 전압 레벨들을 보여주는 타이밍도이다. 본 발명의 제 1 실시예에 따른 프로그램 동작은 도 4 내지 도 10를 참조하여 이하 설명된다.
도 10을 참조하면, 프로그램 레벨 설정 구간 (A)에서 입력되는 어드레스의 조합에 의해서 선택된 도 8의 섹션 디코더 (120)는 선택된 워드 라인으로 전압 (Vpgm)을 인가하고 비선택된 워드 라인들에 해당하는 섹션 디코더를 통해 그것들로 전압 (Vpass)이 인가된다. 그 다음, 일정 시간(본 발명의 바람직한 실시예의 경우 2μS)이 경과한 후 도 9의 플레이트 구동 회로 (170)는 상기 선택된 워드 라인으로 인가된 전압 (Vpgm)과 동일한 레벨의 전압을 부스터 플레이트 (102)로 인가한다. 마지막으로, 상기 프로그램 설정 구간에서 설정된 전압들을 이용하여 선택된 메모리 셀의 프로그램 동작이 프로그램 구간 (B)에서 수행된다. 좀 더 상세히 본 발명에 따른 프로그램 동작을 설명하면 다음과 같다.
먼저, 프로그램 동작이 시작되면 프로그램을 알리는 신호 (nPGMs)가 로우 레벨로 활성화되고 입력되는 어드레스의 조합에 의해서 디코딩된 로우 레벨의 신호 (nTi)가 발생된다. 이와 동시에 프로그램 동작시 필요한 전압들 (Vpgm) 및 (Vpass)이 도 4의 챠아지 펌프 회로들 (150) 및 (160)으로부터 각각 발생되고, 상기 신호 (nTi)에 의해서 선택된 행 선택 라인(예를들면, S0)은 도 8의 섹션 디코더 (120)에 의해서 전압 (Vpgm)이 공급되고, 다른 행 선택 라인들 (S1)∼(S15)은 전압 (Vpass)이 각각 공급된다.
그리고, 도 7의 블럭 디코더 (110)는 입력되는 어드레스에 의해서 디코딩된 선택 블럭임을 알리는 로우 레벨의 신호 (nBi)와 로우 레벨의 상기 신호 (nPGMs)와 발진 신호 (Ops)에 응답하여, 스위치 회로 (131) 내의 전달 트랜지스터들 (Tj)의 게이트들로 상기 선택된 워드 라인으로 공급된 전압과 동일한 전압 (Vpgm)을 공급한다. 따라서, 워드 라인들 (WL0)∼(WL15)과 스트링 및 그라운드 선택 라인들 (SSL) 및 (GSL)과 부스터 플레이트 (102)는 상기 블럭 디코더 (110)에 의해서 턴-온된 전달 트랜지스터들 (Tj)을 통해 해당하는 행 선택 라인들 (Sssl), (S0)∼(S15), 및 (Sgsl)과 플레이트 라인 (Sbp)에 각각 접속된다. 계속해서, 섹션 디코더 (120)로부터 공급된 전압 (Vpgm)이 전달 트랜지스터 (T2)를 통해 선택된 워드 라인 (WL0)으로 전달되기 때문에 선택된 워드 라인은 전압 (Vpgm - Vth)으로 충전된다.
일정 시간(2μS)이 경과한 후 도 9의 플레이트 구동 회로 (170)를 통해 부스터 플레이트 (102)로 전압 (Vpgm)이 인가되면, 선택된 워드 라인 (WL0)의 전압은 부스터 플레이트 (102)와 워드 라인 (WL0) 사이의 커패시터 (Ca)의 커플링 비에 따라 셀프-부스팅된다. 따라서, 도 10에 도시된 바와같이, 상기 선택된 워드 라인은 초기에 챠아지된 전압 (Vpgm - Vth)보다 높은 전압으로 셀프 부스팅되고, 선택된 메모리 셀은 수학식4에 따라 유도되는 플로팅 게이트의 전압 (Vfg)에 의해 채널로부터 플로팅 게이트로 전하들이 터널링된다. 이로써, 선택된 메모리 셀의 드레솔드 전압은 높아진다. 즉, 선택된 메모리 셀은 프로그램된다.
제 2 실시예
본 발명의 제 2 실시예에 따른 플레이트 셀 구조를 갖는 플래시 메모리 장치는 제 1 실시예와 동일한 방법에 따라 프로그램이 수행된다. 단, 선택된 워드 라인의 셀프 부스팅 효과를 높이기 위해, 스위칭 회로 (130)를 제어하기 위한 블럭 디코더 (110)의 출력 전압 레벨을 단계적으로 제어한다. 즉, 섹션 디코더 (120)로부터 선택된 워드 라인으로 전압 (Vpgm)이 충분히 전달되도록 위해, 전압 (Vpgm)이 선택된 워드 라인으로 인가되는 동안 블럭 디코더 (110)는 전압 (Vpgm)보다 높은 전압 (Vpgm + Va)을 출력하고 일정 시간이 경과된 후 상기 블럭 디코더 (110)는 플레이트에 인가되는 전압보다 높고 선택된 워드 라인으로 인가되는 전압보다 낮은 레벨의 전압 (Vb)을 출력한다. 상기 전압 (Vb)는 0볼트보다 크고 11볼트보다 낮은 레벨이다. 이를 실현하기 위한 블럭 디코더 (110)의 회로도가 도 11에 도시되어 있다. 그리고, 본 발명의 제 2 실시예에 따른 섹션 디코더 (120) 및 플레이트 구동 회로 (170)는 제 1 실시예에 따른 도 8 및 도 9의 그것과 동일한다. 따라서, 설명의 중복을 피하기 위해 그것들에 대한 설명은 생략한다.
도 11을 참조하면, 제 2 실시예에 따른 블럭 디코더 (110)은 프로그램 동작이 시작되면 전압 (Vpgm)보다 높은 전압 (Vpgm + Va)으로 전달 트랜지스터들 (Tj)을 제어하고, 일정 시간이 경과한 후 상기 전압 (Vpgm + Va) 보다 낮은 전압 (Vb)으로 상기 전달 트랜지스터들 (Tj)을 제어한다. 상기 전압 (Vb)는 0볼트보다 크고 전압 (Vpgm) (예를들면, 11볼트)보다 낮은 전압이며, 바람직한 제 2 실시예의 경우, 7볼트인 것을 일예로 설명한다.
도 11에 도시된 바와같이, 제 1 구동부 (113)은 프로그램을 알리는 신호 (nPGMs)와 어드레스의 디코딩에 의해서 선택된 블럭임을 알리는 신호 (nBi)와 발진 신호 (Ops)에 응답하여 도 7의 블럭 디코더 (110)와 동일한 펌핑 동작에 따라 그것의 출력 (Vx)을 전압 (Vpgm + Va)으로 구동한다. 상기 제 1 구동부 (113)은 도 7의 블럭 디코더 (110)과 동일한 구성을 갖는다. 따라서, 설명의 중복을 피하기 위해 상기 제 1 구동부 (113)에 대한 설명은 여기서 생략된다. 그리고, 도 7에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서 동일한 참조번호를 병기한다.
제 2 구동부 (115)는 상기 신호 (nPGMs)에 응답하여 일정 시간이 경과한 후 상기 출력 전압 (Vx)을 전압 (Vb)로 구동하기 위한 것으로서, 지연부 (20), 인버터 (22), 그리고 NMOS 트랜지스터 (24)를 포함한다. 상기 지연부 (20)는 프로그램을 알리는 신호 (nPGMs)를 일정 시간(2μS) 지연시키기 위한 것으로서, 상기 제 1 구동부 (113)의 낸드 게이트 (18)의 일 입력 단자로 상기 지연부 (20)의 출력 (nPGMs_D)가 인가되기 때문에, 상기 신호가 로우 레벨로 활성화되더라도 상기 낸드 게이트 (18)의 입력 레벨은 일정 시간 동안 하이 레벨로 유지된다. 이에따라, 일정 시간 동안 상기 발진 신호 (Ops)에 따라 도 7의 그것과 동일한 펌핑 동작이 수행되고, 그 결과 출력 전압 (Vx)는 전압 (Vpgm + Va)으로 구동된다. 이후, 상기 지연부 (20)로부터 출력되는 신호 (nPGMs_D)가 로우 레벨이 되기 때문에 상기 제 1 구동부 (113)는 비활성화되고, 인버터 (22)를 통해 하이 레벨의 신호 (nPGMs_D)가 인가되는 트랜지스터 (24)는 턴-온된다. 따라서, 상기 트랜지스터 (24)를 통해 블럭 디코더 (110)의 출력 (Vx)는 전압 (Vb)로 구동된다.
도 12는 제 2 실시예에 따른 프로그램 동작시 워드 라인들과 부스터 플레이트와 전달 트랜지스터들로 인가되는 전압 레벨을 보여주는 타이밍도이다.
도 12에 도시된 바와같이, 전달 트랜지스터들의 게이트들 (Tj)로 인가되는 전압 (Vx)는 초기에 13볼트로 인가되고, 선택된 워드 라인에 대응하는 행 선택 라인으로 전압 (Vpgm=11볼트)이 공급되고, 그리고 비선택된 워드 라인들로 전압(Vpass = 5볼트)이 공급된다. 그 결과, 대응하는 전달 트랜지스터들 (Tj)을 통해 선택된 워드 라인은 전압 (Vpgm)으로 챠아지되고, 비선택된 워드 라인들은 전압 (Vpass)으로 챠아지된다. 이러한 상태에서 일정 시간(2μS)이 경과된 후 상기 전압 (Vx)은 0볼트보다 크고 프로그램 전압(11볼트)보다 낮은 전압 (Vb = 7볼트)로 설정된다. 선택된 워드 라인은 11볼트로 챠아지되고 비선택된 워드 라인들은 5볼트로 챠아지된 상태에서, 전달 트랜지스터들의 게이트 전압이 7볼트로 설정되기 때문에 선택된 워드 라인에 해당하는 전달 트랜지스터 (Tj)의 소오스와 드레인이 바뀌게 되고, 그 결과 턴-오프된다. 즉, 선택된 워드 라인은 플로팅된다. 이후, 도 9의 플레이트 구동 회로 (170)로부터의 전압 (Vpgm)이 대응하는 전달 트랜지스터(예를들면, T0)를 통해 부스터 플레이트 (102)로 공급됨에 따라 제 1 실시예에서 설명된 바와 같이 부스터 플레이트 (102)와 선택된 워드 라인 (예를들면, WL0)사이의 커패시터 (Ca)의 커플링에 따라 워드 라인 전압 전압이 17볼틀로 셀프 부스팅된다. 이에따라, 선택된 메모리 셀의 플로팅 게이트에 유도되는 전압 (Vfg)은 상술한 수학식4에 따라 F-N 터널링이 발생될 수 있는 레벨로 설정되어 프로그램이 수행된다.
제 3 실시예
도 13은 본 발명의 제 3 실시예에 따른 플레이트 셀 구조를 갖는 플래시 메모리 장치를 보여주는 블럭도이다. 도 13에 도시된 어레이 영역 (100), 섹션 디코더 (120), 그리고 페이지 버퍼 (140)는 도 4의 그것과 동일하기 때문에, 설명의 중복을 피하기 위해, 도 13의 그것에 대한 설명은 여기서 생략된다.
다시 도 13을 참조하면, 스위칭 회로 (130)은 전압 (Vx)에 의해서 제어되는 전달 트랜지스터들 (T1')∼(T18')과 전압 (Vp)에 의해서 제어되는 전달 트랜지스터 (T0')를 포함한다. 상기 전압들 (Vp) 및 (Vx)는 블럭 디코더 (110)의 출력들이다. 상기 전달 트랜지스터들 (T1')∼(T18')은 스트링 선택 라인 (SSL), 워드 라인들 (WL0)∼(WL15), 그리고 그라운드 선택 라인 (GSL)을 대응하는 행 선택 라인들 (Sssl), (S0)∼(S15), 그리고 (Sgsl)과 접속시키기 위한 것이며, 상기 전달 트랜지스터 (T0')는 부스터 플레이트 (102)와 플레이트 라인 (Sbp)을 접속시키기 위한 것이다.
프로그램 동작이 시작될 때 상기 블럭 디코더 (110)는 전압 (Vx = Vpgm + Va) (예를들면, 13볼트)을 상기 전달 트랜지스터들 (T1')∼(T18')의 게이트들로 인가한다. 따라서, 상기 트랜지스터들 (T1')∼(T18')이 활성화됨에 따라 선택된 워드 라인으로 섹션 디코더 (120)로부터 전압 (Vpgm)이 인가되고 다른 워드 라인들로 전압 (Vpass)이 인가된다. 일정 시간(2μs)이 경과한 후, 상기 블럭 디코더 (110)에 의해서 상기 전압 (Vx)은 0볼트로 재설정되고 이에 제어되는 전달 트랜지스터들 (T1')∼(T18')은 모두 턴-오프됨에 따라 모든 라인들은 플로팅된다. 그 다음에, 상기 선택된 워드 라인으로 인가된 전압과 동일한 전압 (Vpgm)이 플레이트 라인 (Sbp)으로 인가되는 시점에서 전달 트랜지시터 (T0')의 게이트로 인가되는 전압 (Vp)은 상기 블럭 디코더 (110)에 의해서 상기 전압 (Vx)과 동일한 전압(13볼트)으로 공급된다.
도 14A는 제 3 실시예에 따른 블럭 디코더의 구동 회로를 보여주는 회로도이다. 제 3 실시예에 따른 도 14A의 구동 회로 (180)는 제 2 실시예에 따른 도 11의 그것과 동일한 구성을 갖는다. 따라서, 설명의 중복을 피하기 위해, 도 14A의 그것에 대한 설명은 여기서 생략된다. 단, NMOS 트랜지스터 (24)의 드레인이 접지되어 있기 때문에, 지연부 (20)에 의한 지연 시간 이후 전압 (Vx)는 0볼트로 설정되는 것이 도 11의 그것과 다른 점이다. 도 11의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서 동일한 참조번호를 병기한다. 도 14B는 제 3 실시예에 따른 부스터 플레이트에 관련된 전달 트랜지스터 (T0')를 제어하기 위한 구동 회로이다.
도 14B를 참조하면, 전압 (Vp)를 발생하는 회로 (190)는 프로그램 동작이 시작될 때 전압 (Vp)을 0볼트로 출력하고, 일정 시간(2마이크로 세크보다 긴)이 경과된 후 전압 (Vpgm) 보다 높은 전압 (Vpgm + Va)을 출력한다. 상기 디코던 (180)은 인버터 (96) 및 NMOS 트랜지스터 (98)로 이루어며 도 13의 전달 트랜지스터 (T0')의 게이트를 접지시키기 위한 제 1 구동부 (182)와 인버터들 (2) 및 (94), 지연부 (92), 낸드 게이트 (95), 디플리숀 MOS 트랜지스터들 (6) 및 (8), 그리고 스위치 펌프 회로 (184)로 이루어지며 상기 전달 트랜지스터 (T0')의 게이트로 전압 (Vpgm) 보다 높은 전압 (Vpgm + Va)을 공급하기 위한 제 2 구동부 (186)를 포함한다. 도 14A의 구성 요소와 동일한 기능을 갖는 상기 제 2 구동부 (184)의 구성 요소에 대해서 동일한 참조 번호를 병기한다.
상기 NMOS 트랜지스터 (98)는 출력 단자 (91)와 접지 사이에 형성되는 전류 통로와 인버터 (96)를 통해 프로그램을 알리는 신호 (nPGMs)가 인가되는 게이트를 갖는다. 상기 신호 (nPGMs)가 로우 레벨로 활성화되면, 상기 트랜지스터 (98)가 턴-온되기 때문에 전압 (Vp)의 출력을 위한 출력 단자 (91)은 접지된다. 낸드 게이트 (95)는 일 입력 단자로 인버터 (2)를 통해 어드레스의 디코딩에 의해 선택된 블럭임을 알리는 신호 (nBi)가 인가되고 다른 입력 단자로 발진 신호 (Ops)가 인가되며 또 다른 입력 단자로 지연부 (92)와 인버터 (94)를 통해 상기 신호 (nPGMs)가 인가된다. 프로그램 동작이 시작되면 어드레스의 조합에 의한 신호 (nBi)와 신호 (nPGMs)은 로우 레벨로 활성화된다.
따라서, 프로그램 시작 이전에 설정된 로우 레벨의 신호 (nPGMs)가 낸드 게이트 (95)의 일 입력 단자에 인가되기 때문에 상기 낸드 게이트 (95)로 발진 신호 (Ops)가 인가되고 프로그램 동작이 시작되더라도 그것의 출력은 일정 시간 동안 하이 레벨로 유지된다. 이에 따라, 스위칭 펌프 회로 (184)는 비활성화된다. 일정 시간이 경과한 후 지연부 (92) 및 인버터 (94)를 통해 낸드 게이트 (95)의 입력 단자가 로우 레벨에서 하이 레벨로 천이됨에 따라 낸드 게이트 (95)는 반전된 발진 신호를 출력하고, 그 결과 스위치 펌프 회로 (184)는 활성화되고, 그리고 펌핑 동작을 수행하여 전압 (Vpgm) 보다 높은 전압 (Vpgm + Va)을 출력 단자 (91)로 펌핑한다. 여기서, 상기 스위치 펌프 회로 (184) 및 디플리숀 MOS 트랜지스터들 (6) 및 (8)은 도 7의 그것과 동일한 구성을 갖고 동일한 방법에 따라 펌핑 동작이 수행되기 때문에 도 14B의 그것에 대한 설명은 생략된다.
도 15는 본 발명의 제 3 실시예에 따른 프로그램 동작시 워드 라인들과 부스터 플레이트와 전달 트랜지스터들로 인가되는 전압 레벨들을 보여주는 타이밍도이다. 제 3 실시예에 따른 프로그램 동작은 참조 도면들 도 13, 도 14A, 그리고 도 14B에 따라 이하 설명된다.
먼저, 프로그램 동작이 시작되면 프로그램을 알리는 신호 (nPGMs)가 로우 레벨로 활성화되고 입력되는 어드레스의 조합에 의해서 디코딩된 로우 레벨의 신호 (nTi)가 발생된다. 이와 동시에 프로그램 동작시 필요한 전압들 (Vpgm) 및 (Vpass)이 도 4의 챠아지 펌프 회로들 (150) 및 (160)로부터 각각 발생되고, 상기 신호 (nTi)에 의해서 선택된 행 선택 라인은 도 8의 섹션 디코더 (120)에 의해서 전압 (Vpgm)이 공급되고, 비선택된 행 선택 라인들은 전압 (Vpass)이 각각 공급된다.
그리고, 도 14A의 블럭 디코더 (110)의 구동 회로 (180)은 입력되는 어드레스에 의해서 디코딩된 선택 블럭임을 알리는 로우 레벨의 신호 (nBi)와 로우 레벨의 상기 신호 (nPGMs)와 발진 신호 (Ops)에 응답하여, 도 13의 스위치 회로 (130) 내의 전달 트랜지스터들 (T1')∼(T18')의 게이트들로 상기 선택된 워드 라인으로 공급된 전압 (Vpgm)보다 높은 전압 (Vpgm + Va) (바람직한 실시예에서 13볼트)을 공급한다. 따라서, 스트링 선택 라인 (SSL), 워드 라인들 (WL0)∼(WL15), 그리고 그라운드 선택 라인들 (GSL)은 상기 블럭 디코더 (110)에 의해서 턴-온된 전달 트랜지스터들 (T1')∼(T18')을 통해 해당하는 행 선택 라인들 (Sssl), (S0)∼(S15), 그리고 (Sgsl)에 각각 접속된다. 따라서, 상기 선택된 워드 라인(WL0)은 전압 (Vpgm)으로 챠아지되고, 다른 워드 라인들 (WL1)∼(WL15)은 전압 (Vpass)으로 챠아지된다. 이때, 일정 시간(2nS)이 경과한 후 전달 트랜지스터들 (T1')∼(T18')의 게이트들로 인가되는 전압 (Vx)이 0볼트로 낮아짐에 따라 워드 라인들은 플로팅된다.
그 다음에, 부스터 플레이트로 해당하는 전압, 즉 전압 (Vpgm)이 인가되는 될 때, 도 14B의 구동 회로 (190)로부터 전압 (Vpgm)보다 높은 전압 (Vpgm + Va)이 플레이트 라인 (Sbp)에 관련된 전달 트랜지스터 (T0')의 게이트로 인가될 때, 도 9의 플레이트 구동 회로 (170)로부터의 전압 (Vpgm)이 전달 트랜지스터 (T0')를 통해 부스터 플레이트 (102)로 인가된다. 이에따라, 선택된 워드 라인(WL0)은 부스터 플레이트 (102)와 선택된 워드 라인 (WL0) 사이의 커패시터 (Ca)의 커플링 비에 따라 17볼트의 전압 레벨로 셀프-부스팅된다. 결국, 상기 선택된 워드 라인 (WL0)은 초기에 챠아지된 전압 (Vpgm)보다 높은 전압(예를들면, 17볼트)으로 부스팅됨으로써, 선택된 메모리 셀은 수학식4에 따라 유도되는 플로팅 게이트의 전압 (Vfg)에 의해 채널로부터 플로팅 게이트로 전하들이 터널링된다. 따라서, 선택된 메모리 셀은 프로그램된다.
아울러, 전압 (Vx)에 의해서 제어되는 전달 트랜지스터들 (T1')∼(T18')이 워드 라인들로 해당하는 전압들이 공급되고 일정 시간이 경과한 후 턴-오프되기 때문에, 부스터 플레이트 (102)와 비 선택된 워드 라인들 사이의 커패시터에 의한 셀프 부스팅으로 비선택된 워드 라인들도 초기에 챠아지된 전압(5볼트)보다 높은 전압(12볼트)으로 부스팅된다. 이와 같이, 비선택된 워드 라인들을 플로팅 상태로 유지하여 그것들을 높은 전압으로 부스팅시킴으로써 종래의 경우 프로그램 동작 동안에 비선택된 워드 라인들로 전압 (Vpass)을 인가할 때 소모되는 전력을 줄일 수 있다.
본 발명의 제 1, 제 2, 그리고 제 3 실시예들을 통해 다음과 같은 효과를 얻을 수 있다. 종래의 경우 프로그램 전압을 줄이기 위한 부스터 플레이트를 사용함에 따라 프로그램 동작시 커패시턴스 값이 큰 부스터 플레이트를 충/방전하는 데 소요되는 시간이 길고 소모되는 전류의 양이 증가하였다. 하지만, 본 발명에 따른 제 1 내지 제 3 실시예들과 같이 먼저, 선택된 워드 라인으로 전압 (Vpgm)을 인가하고 일정 시간이 경과한 후 플레이트 전압을 공급함으로써, 부스터 플레이트와 워드 라인 사이의 커패시터를 통해 워드 라인 전압을 프로그램시 요구되는 전압 레벨로 셀프-부스팅시킬 수 있다. 이로써, 부스터 플레이트로 인가되는 전압을 낮출 수 있고, 그 결과 부스터 플레이트로 인가되는 전압이 높은 경우에 발생되었던 종래의 문제점들을 해결할 수 있다.
또한, 제 3 실시예의 경우, 플레이트용 전달 트랜지스터와 스트링용 전달 트랜지스터들로 분리 제어되도록 스위치 회로 (130)를 제공하였다. 그리고, 선택된 워드 라인과 비 선택된 워드 라인들로 각각 전압 (Vpgm)과 전압 (Vpass)을 인가하고 일정 시간이 경과한 후, 스트링용 전달 트랜지스터들을 턴-오프시켜 워드 라인들을 플로팅시킨다. 이후, 플레이트 전압을 인가할 때, 플레이트용 전달 트랜지스터를 제어하기 위한 구동 회로 (190)로부터 발생된 높은 전압(예를들면, 13볼트)을 부스터 플레이트 (102)로 인가한다. 이에 따라, 제 1 및 제 2 실시예들과 마찬가지로 워드 라인 전압이 프로그램시 요구되는 전압 레벨로 셀프-부스팅됨과 아울러, 비선택된 워드 라인들 역시 높은 전압으로 부스팅된다. 이로써, 종래의 경우 비선택된 워드 라인들로 전압 (Vpass)을 공급함에 따라 소모되었던 전력을 줄일 수 있다.
상기한 바와같이, 프로그램 동작시 부스터 플레이트로 인가되는 전압 레벨을 낮추기 위해 워드 라인 전압과 플레이트 전압을 인가하는 시점을 다르게 제어함으로써 달성할 수 있고, 그 결과 종래 문제점들을 해결함과 아울러 프로그램시 소모되는 전력을 줄일 수 있다.

Claims (24)

  1. 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 셀 어레이와;
    상기 메모리 셀들 중 어드레싱되는 것의 콘트롤 게이트로 제 1 전압을 공급하는 수단과;
    상기 어드레싱된 메모리 셀의 상기 콘트롤 게이트가 상기 제 1 전압으로 충분히 충전된 후, 상기 도전층으로 제 2 전압을 공급하는 수단 및;
    상기 도전층으로 상기 제 2 전압이 인가될 때, 상기 콘트롤 게이트로 상기 제 1 전압이 인가되는 것을 차단하여 상기 콘트롤 게이트의 전압이 상기 제 2 전압에 의해서 승압되도록 하기 위한 수단을 포함하는 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전압은 상기 어드레싱된 메모리 셀의 프로그램시 인가되는 전압 레벨인 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 전압은 상기 제 1 전압과 동일한 레벨인 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치.
  4. 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 셀 어레이와;
    상기 메모리 셀들 중 어드레싱되는 그것의 콘트롤 게이트로 제 1 전압을 공급하는 수단과;
    상기 제 1 전압이 상기 어드레싱된 셀의 콘트롤 게이트에 충분히 충전된 후, 상기 콘트롤 게이트를 플로팅시키기 위한 수단 및;
    상기 제 1 전압이 상기 어드레싱된 셀의 콘트롤 게이트에 충분히 충전된 후, 상기 도전층으로 제 2 전압을 공급하는 수단을 포함하는 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 전압은 상기 어드레싱된 메모리 셀의 프로그램시 인가되는 전압 레벨인 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치.
  6. 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 셀 어레이와;
    외부로부터의 어드레스 신호에 응답하여 제어 신호를 발생하는 수단과;
    프로그램 동작 동안에 상기 메모리 셀들 중 상기 어드레스 신호에 의해서 어드레싱되는 것의 콘트롤 게이트로 공급하기 위한 제 1 전압을 발생하는 수단과;
    상기 제어 신호에 응답하여 상기 제 1 전압을 상기 어드레싱된 셀의 콘트롤 게이트로 전달하기 위한 수단 및;
    상기 제 1 전압이 상기 어드레싱된 셀의 콘트롤 게이트에 충분히 충전된 후, 상기 도전층으로 제 2 전압을 인가하는 수단을 포함하는 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 전압은 상기 어드레싱된 메모리 셀의 프로그램시 인가되는 전압 레벨인 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 전압은 상기 제 1 전압과 동일한 레벨인 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치.
  9. 제 6 항에 있어서,
    상기 제어 신호의 전압 레벨은 상기 제 1 전압과 동일한 레벨인 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치.
  10. 제 6 항에 있어서,
    상기 제어 신호의 전압 레벨은 상기 제 1 전압보다 높은 레벨인 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치.
  11. 제 6 항에 있어서,
    상기 제어 신호의 전압 레벨은 상기 어드레싱된 셀의 콘트롤 게이트가 상기 제 1 전압으로 충분히 충전될 때까지 상기 제 1 전압보다 높고, 그 다음에 상기 제 1 전압보다 낮은 전기적으로 소거 및 프로그램 가능한 플래쉬 메모리 장치.
  12. 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치에 있어서,
    복수 개의 행 라인들과;
    복수 개의 열 라인들과;
    소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 적어도 2 개의 어레이 블럭들과;
    어드레스 신호에 응답하여 제어 신호를 발생하는 수단과;
    하나 또는 그 이상의 메모리 셀들을 프로그램하기 위한 프로그램 사이클 동안에 제 1 구동 신호들과 제 2 구동 신호를 발생하되, 상기 제 1 구동 신호들 각각은 상기 어드레스 신호에 의해서 어드레싱된 상기 메모리 블럭들 중 하나의 메모리 블럭 내의 상기 메모리 셀들에 관련된 행 라인들을 구동하고, 상기 제 2 구동 신호는 상기 선택된 블럭 내의 상기 도전층에 관련된 행 라인을 구동하는 수단 및;
    상기 제어 신호에 응답하여 상기 선택된 메모리 블럭에 관련된 상기 행 라인들로 상기 제 1 및 제 2 구동 신호들을 전달하기 위한 수단을 포함하되,
    상기 제 2 구동 신호는 상기 제 1 구동 신호들이 생성되고 소정 시간이 경과한 후 발생되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제어 신호의 전압 레벨은 상기 메모리 셀들에 관련된 행 라인들 중 상기 어드레스 신호에 의해 선택된 행 라인을 위한 구동 신호의 전압 레벨과 동일한 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제어 신호의 전압 레벨은 상기 메모리 셀들에 관련된 행 라인들 중 상기 어드레스 신호에 의해 선택된 행 라인을 위한 구동 신호의 전압 레벨보다 높은 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제어 신호의 전압 레벨은 상기 선택된 행 라인이 해당하는 구동 신호의 전압 레벨로 충분히 충전될 때까지 상기 메모리 셀들에 관련된 행 라인들 중 상기 어드레스 신호에 의해 선택된 행 라인을 위한 구동 신호의 전압 레벨보다 높고, 그 다음에 상기 선택된 행 라인을 위한 구동 신호의 전압 레벨보다 낮아지는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  16. 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치에 있어서,
    복수 개의 행 라인들과;
    복수 개의 열 라인들과;
    소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 적어도 2 개의 어레이 블럭들과;
    어드레스 신호에 응답하여 제 1 제어 신호와 제 2 제어 신호를 발생하기 위한 수단과;
    하나 또는 그 이상의 메모리 셀들을 프로그램하기 위한 프로그램 사이클 동안에 제 1 구동 신호들과 제 2 구동 신호를 발생하되, 상기 제 1 구동 신호들 각각은 상기 어드레스 신호에 의해서 선택된 상기 메모리 블럭들 중 하나의 메모리 블럭 내의 메모리 셀들에 관련된 행 라인들을 구동하고, 상기 제 2 구동 신호는 상기 선택된 블럭 내의 상기 도전층에 관련된 행 라인을 구동하는 수단과;
    상기 제 1 제어 신호에 응답하여 상기 선택된 메모리 블럭 내의 상기 메모리 셀들에 관련된 상기 행 라인들로 상기 제 1 구동 신호들을 전달하기 위한 수단 및;
    상기 제 2 제어 신호에 응답하여 상기 선택된 메모리 블럭 내의 상기 도전층에 관련된 행 라인으로 상기 제 2 구동 신호를 전달하기 위한 수단을 포함하되, 상기 제 2 구동 신호는 상기 제 1 구동 신호들이 생성되고 소정 시간이 경과한 후 발생되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제어 수단은 상기 제 1 제어 신호가 생성되고 소정 시간이 경과한 후 상기 제 2 제어 신호를 발생하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제어 수단은 상기 제 2 제어 신호가 발생되기 이전에 상기 제 1 제어 신호의 발생을 중지하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 제 1 제어 신호의 전압 레벨은 상기 메모리 셀들에 관련된 행 라인들 중 상기 어드레스 신호에 의해 선택된 행 라인을 위한 구동 신호의 전압 레벨보다 높고, 그 다음에 소정 시간이 경과한 후 0볼트로 설정되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  20. 제 16 항에 있어서,
    상기 제 2 제어 신호의 전압 레벨은 상기 선택된 메모리 블럭에 해당하는 도전층에 관련된 행 라인을 위한 구동 신호가 인가될 때 상기 메모리 셀들에 관련된 행 라인들 중 상기 어드레스 신호에 의해 선택된 행 라인을 위한 구동 신호의 전압 레벨보다 높아지는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  21. 복수 개의 워드 라인들과; 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 도전층을 구비한 메모리 셀 어레이와; 프로그램 동작 동안에 상기 셀 어레이의 워드 라인들 및 부스터 플레이트에 각각 해당하는 프로그램 전압 및 패스 전압을 전달하기 위한 전달 트랜지스터들과; 상기 전달 트랜지스터들을 활성화시키기 위해, 어드레스 신호에 응답하여 상기 프로그램 전압과 동일하거나 그보다 높은 전압을 발생하는 블럭 디코더를 포함하는 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치의 프로그램 방법에 있어서,
    상기 전달 트랜지스터들로 상기 블럭 디코더로부터의 상기 전압을 인가하는 제 1 단계와;
    상기 워드 라인들 중 상기 어드레스 신호에 의해서 선택된 워드 라인으로 상기 프로그램 전압을 공급하고, 다른 워드 라인들로 상기 패스 전압을 공급하는 제 2 단계 및;
    상기 부스터 플레이트로 상기 프로그램 전압을 공급하는 제 3 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 프로그램 방법.
  22. 복수 개의 워드 라인들과; 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 부스터 플레이트를 구비한 메모리 셀 어레이와; 프로그램 동작 동안에 상기 셀 어레이의 워드 라인들에 각각 해당하는 프로그램 전압 및 패스 전압을 전달하기 위한 제 1 전달 트랜지스터들과; 프로그램 동작 동안에 상기 셀 어레이의 부스터 플레이트로 상기 프로그램 전압과 동일한 전압 레벨의 부스터 플레이트 전압을 전달하기 위한 제 2 전달 트랜지스터와; 상기 제 1 전달 트랜지스터들을 활성화시키기 위해 어드레스 신호에 응답하여 상기 프로그램 전압보다 높은 제 1 게이트 전압을 발생하고, 상기 게이트 전압이 발생되고 소정 시간이 경과한 후 상기 제 2 전달 트랜지스터를 활성화시키기 위해 상기 제 1 게이트 전압과 동일한 레벨의 제 2 게이트 전압을 발생하되, 상기 제 2 게이트 전압이 발생되기 이전에 상기 제 1 게이트 전압이 접지 전위로 천이시키는 블럭 디코더를 포함하는 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치의 프로그램 방법에 있어서,
    상기 제 1 전달 트랜지스터들로 상기 제 1 게이트 전압을 인가하는 제 1 단계와;
    상기 워드 라인들 중 상기 어드레스 신호에 의해서 선택되는 워드 라인으로 상기 프로그램 전압을 공급하고, 다른 워드 라인들로 상기 패스 전압을 공급하는 제 2 단계와;
    상기 제 2 전달 트랜지스터들로 상기 제 2 게이트 전압을 인가하는 제 3 단계 및;
    상기 부스터 플레이트로 상기 프로그램 전압을 공급하는 제 4 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 프로그램 방법.
  23. 복수 개의 워드 라인들과; 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 부스터 플레이트를 구비한 메모리 셀 어레이와; 프로그램 동작 동안에 상기 셀 어레이의 워드 라인들 및 부스터 플레이트에 각각 해당하는 프로그램 전압 및 패스 전압을 전달하기 위한 전달 트랜지스터들과; 상기 전달 트랜지스터들을 활성화시키기 위해, 어드레스 신호에 응답하여 상기 프로그램 전압과 동일하거나 그보다 높은 전압을 발생하는 블럭 디코더를 포함하는 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치의 프로그램 방법에 있어서,
    상기 어드레스 신호에 의해서 디코딩되는 메모리 셀에 관련된 워드 라인으로 상기 프로그램 전압을 공급하는 단계와;
    상기 프로그램 전압이 상기 워드 라인에 충분히 충전된 후 상기 부스터 플레이트로 상기 프로그램 전압을 인가하여, 상기 콘트롤 게이트로 상기 프로그램 전압이 인가되는 것을 방지하고 상기 콘트롤 게이트의 전압이 승압되도록 하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 프로그램 방법.
  24. 복수 개의 워드 라인들과; 소오스, 드레인, 플로팅 게이트, 그리고 콘트롤 게이트를 갖는 전기적으로 소거 및 프로그램 가능한 메모리 셀들과, 상기 메모리 셀들을 덮는 부스터 플레이트를 구비한 메모리 셀 어레이와; 프로그램 동작 동안에 상기 셀 어레이의 워드 라인들에 각각 해당하는 프로그램 전압 및 패스 전압을 전달하기 위한 제 1 전달 트랜지스터들과; 프로그램 동작 동안에 상기 셀 어레이의 부스터 플레이트로 상기 프로그램 전압과 동일한 전압 레벨의 부스터 플레이트 전압을 전달하기 위한 제 2 전달 트랜지스터와; 상기 제 1 및 제 2 전달 트랜지스터들을 활성화시키기 위한 블럭 디코더를 포함하는 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리 장치의 프로그램 방법에 있어서,
    상기 어드레스 신호에 의해서 디코딩되는 메모리 셀에 관련된 워드 라인으로 프로그램 전압을 공급하는 단계와;
    상기 프로그램 전압이 상기 워드 라인에 충분히 충전된 후, 상기 워드 라인을 플로팅시키는 단계 및;
    상기 부스터 플레이트로 상기 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 프로그램 방법.
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