CN1331234C - 非易失性存储单元及其制造方法 - Google Patents
非易失性存储单元及其制造方法 Download PDFInfo
- Publication number
- CN1331234C CN1331234C CNB2004100061266A CN200410006126A CN1331234C CN 1331234 C CN1331234 C CN 1331234C CN B2004100061266 A CNB2004100061266 A CN B2004100061266A CN 200410006126 A CN200410006126 A CN 200410006126A CN 1331234 C CN1331234 C CN 1331234C
- Authority
- CN
- China
- Prior art keywords
- volatile memory
- plate antenna
- memory cells
- capacity plate
- doped region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000000034 method Methods 0.000 title claims description 5
- 238000007667 floating Methods 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 229920005591 polysilicon Polymers 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 abstract description 19
- 230000005641 tunneling Effects 0.000 abstract description 5
- 239000004215 Carbon black (E152) Substances 0.000 abstract 4
- 229930195733 hydrocarbon Natural products 0.000 abstract 4
- 150000002430 hydrocarbons Chemical class 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
一种非易失性存储单元(Memory Cell)，包括一开关装置，设置于一衬底上；一第一平板电容，具有一第一掺杂区；以及一第二平板电容，具有一第二掺杂区，其中该开关装置与第一、第二平板电容是共享一多晶硅浮置栅极，以储存电荷作为该非易失性存储单元的写入，并且在不导致该非易失性存储单元内任何接面崩溃之下，由该第一掺杂区与该浮置栅极间的隧穿(tunneling)，来抹除该非易失性存储单元；且该第一、第二掺杂区是在该多晶硅浮置栅极形成之前，形成于该衬底中，使得在一操作电压范围之内，该第一、第二平板电容的电容值为固定值。
Description
技术领域
本发明是关于一种存储单元(Memory Cell)，特别是有关于一种非易失性存储单元，是由一晶体管与两个平板电容所构成，且在一操作电压范围之内，上述平板电容的电容值为固定值。
背景技术
非易失性存储器装置具有于丧失电力后，仍可以记住所储存数据的能力。电可抹除式存储器(EEPROM)为非发性存储器中的一种，是使用一电子信号将数据写入存储单元中或由存储单元中将数据抹除。此种存储器通常会使用浮置栅极的结构，并且由一层多晶硅所构成的浮置栅极，是根据存储单元的写入而储存电荷。
美国专利编号第6,191,980号专利，是揭露一种EEPROM存储单元，如图1中所示。其中存储单元100包括一PMOS晶体管MC1、一NMOS晶体管M2，以及一抹除装置M3，并且是共享一层多晶硅栅极206。并且为了增加控制栅极与浮置栅极的耦合，更可包括一电容器C1。然而，该EEPROM存储单元的写入(program)及抹除(erase)是使用晶体管结构来操作，举例来说，一个存储单元中同时会具有P阱区及N阱区，故存储单元的尺寸较大且增加了面积的需求。
发明内容
有鉴于此，本发明的首要目的，是在于缩小存储单元所需的面积大小，以降低存储器装置的制造成本。
根据上述目的，本发明是提供一非易失性存储器。该非易失性存储单元包括一开关装置以及一第一、第二平板电容。开关装置是设置于一衬底上，第一、第二平板电容分别具有一第一、第二掺杂区。开关装置与第一、第二平板电容是共享一多晶硅浮置栅极，以储存电荷作为该非易失性存储单元的写入，并且在不导致该非易失性存储单元内任何接面崩溃之下，由该第一掺杂区与该浮置栅极间的隧穿(tunneling)，来抹除该非易失性存储单元。此外，第一、第二掺杂区是在多晶硅浮置栅极形成之前，形成于该衬底中，使得在一操作电压之下，该第一、第二平板电容的电容值为固定值。
根据上述目的，本发明提供一非易失性存储器的制造方法，首先，于一衬底上定义出一第一有源区与一第一及第二组件区。接着，重掺杂该第一及第二组件区，以成形一第一、第二重掺杂区。然后，形成一浮置栅极于该第一、第二重掺杂区与该第一有源区之上，其中该浮置栅极与该第一重掺杂区构成一第一平板电容，并且该浮置栅极与该第二重掺杂区构成一第二平板电容。最后，以该浮置栅极为掩模，对该第一有源区进行掺杂，以形成一漏极区及一源极区，以形成一开关晶体管，其中形成该第一、第二重掺杂区使得在一操作电压范围内，该第一、第二平板电容的电容值为固定值。
附图说明
图1为一公知EEPROM存储单元的示意图。
图2为本发明的非易失性存储单元的示意图。
图3为本发明的非易失性存储单元的结构图。
图4a表示图1中MOS电容器MC1、M3的结构。
图4b显示图4a中MOS电容器的CV曲线。
图4c表示图1中电容器C1的结构。
图4d显示图4c中电容器C1的CV曲线。
图4e表示本发明中平板电容的结构。
图4f显示本发明中平板电容器的CV曲线。
图5a～图5c为本发明的存储单元制造流程图。
符号说明：
MC1：MOS晶体管； M2：NMOS晶体管；
M3：抹除装置； 206：多晶硅栅极；
C1：电容器；
10：存储单元； 11：衬底；
12：第一掺杂区； 14：第二掺杂区；
16：多晶硅浮置栅极；18：第一有源区；
19：源极； 21：漏极；
C11：第一平板电容； C12：第二平板电容；
M11：开关装置； P1～P4：接点；
BL：位线； WL：字符线。
具体实施方式
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
图2为本发明的非易失性存储单元的示意图，而图3为本发明的非易失性存储单元的结构图。如图中所示，本发明的非易失性存储单元包括一开关装置M11及一第一、第二平板电容C11、C12。于本例中，开关装置M11是可为一NMOS晶体管，设置于一衬底11之上。开关装置M11的源极19与漏极21是由接点P3、P4电性连到接地和位线BL。第一、第二平板电容C11、C12，是分别具有一第一、第二掺杂区12、14。第二平板电容的第二掺杂区14(下电极)是由接点P2耦接至字符线WL。
开关装置M11与第一、第二平板电容C1、C2是共享一多晶硅浮置栅极16，以储存电荷作为该非易失性存储单元10的写入，并且在不导致该非易失性存储单元10内任何接面崩溃之下，由第一掺杂区12与多晶硅浮置栅极16间的隧穿(tunneling)，来抹除该非易失性存储单元10。此外，第一、第二掺杂区12、14是在多晶硅浮置栅极16形成之前，形成于衬底11中，使得在一操作电压范围之内，第一、第二平板电容C11、C12的电容值为固定值。于本发明中，该操作电压范围内的电压是用以执行存储单元的写入、读取或抹除。
存储单元10中是由热载流子注入来写入资料，并由FN(Fowler-Nordheim)隧穿(tunneling)来抹除资料。在存储单元的操作上，是施加一大约4～10伏特的电压，最好为5伏特，至开关装置M11的漏极和第二平板电容C12的第二掺杂区14，并同时将开关装置M11的源极和第一平板电容C11的第一掺杂区12保持在接地电位，来进行存储单元10的写入。此时，会产生热载流子注入到耦接的浮置栅极16中。
另外，是由施加一大约10伏特的电压至第一平板电容C11的第一掺杂区12，同时将开关装置M11的漏极与源极和第二平板电容C12的第一掺杂区12保持在接地电位，来进行存储单元10的抹除。此时，于该第一掺杂区12与浮置栅极16间会产生隧穿(tunneling)，使得电子由浮置栅极16中被移出。
图1所示的公知EEPROM存储单元是使用晶体管结构(MOS电容器MC1、M3)来操作。图4a是表示图1中MOS电容器MC1、M3的结构，由于MOS电容器具有沟道，所以在存储单元的操作中，MOS电容器MC1、M3的电容值会根据跨在其上的电压Vc，而有所变化，并不会保持固定。当MOS电容器上的电压Vc接近于其临界电压时，其沟道中会产生反转层，故MOS电容器的等效电容值会下降，如图4b中所示。因此在存储单元不论是要用以写入、抹除或读取的操作电压范围Vop内，MOS电容器的等效电容值是变动的。
另外，图4c是表示图1中电容器C1的结构，由于电容器C1是由一覆晶硅层PC、其下方的P阱区及其间的氧化层所构成。但是当电容器C1上的电压Vc超过于一临界电压Vt时，其在P阱区中会产生一空乏区，故电容器C1的等效电容值会下降，如图4d中所示。由于一般来说P阱区通常不是重掺杂，故造成空乏区的临界电压Vt仍会位于存储单元的操作电压范围内。因此，同样地在存储单元的操作电压范围Vop内，MOS电容器的等效电容值也是会变动的。
然而，于本发明中存储单元是使用平板电容C11、C12来操作，并且平板电容C11、C12的下电极(12、14)是由重掺杂区(N+)所构成，如图4e中所示。由于重掺杂区(n+)作为平板电容C11、C12的下电极，故要在重掺杂区(n+)中产生空乏区而造成电容值的变化，需要施加很大的负电压在平板电容的两端，此负电压Vc将会超出存储单元的操作电压范围Vop之外。因此，平板电容在存储单元的操作电压范围Vop内，本发明的平板电容C11、C12的电容值并不会有所变化，而会保持固定值，如图4f中所示。所以，如图1中所示的存储单元中的电容器C1以及MOS电容器MC1、M3并不符合本发明中所定义的平板电容C11、C12。
此外，若图1中的电容器C1以及MOS电容器MC1、M3，为了在存储单元的操作电压范围内，达到与本发明同样的电容耦合率的话，则必须要加大其尺寸，故其面积会增加，成本即跟着增加。在本发明中存储单元是由平板电容来操作，而不是用晶体管来操作，因此本发明的存储单元仅需要较小的面积，故可降低存储器装置的制造成本。
本发明亦提供一种非易失性存储单元的制造方法，如第5a～5c图中所示。首先，于衬底11上定义出一第一有源区18与一第一及第二组件区。接着，重掺杂该第一及第二组件区，以成形一第一、第二重掺杂区12、14，如图5a中所示。
然后，于第一、第二重掺杂区12、14与第一有源区18之上，形成一多晶硅浮置栅极16。多晶硅浮置栅极16与第一重掺杂区12及其间的栅极氧化层(未显示)构成一第一平板电容C11，并且多晶硅浮置栅极16与第二重掺杂区14其间的栅极氧化层(未显示)构成一第二平板电容C12，如图5b中所示。其中形成该第一、第二重掺杂区12、14使得在操作电压范围(例如-5V～10V)之内，第一、第二平板电容的电容值是不会改变而为固定值。
最后，以多晶硅浮置栅极16为掩模，对第一有源区18进行掺杂，以形成一漏极区19及一源极区21，以形成一开关晶体管M11，如图5c中所示。
Claims (7)
1.一种非易失性存储单元，包括：
一开关装置，设置于一衬底上；
一第一平板电容，具有一第一掺杂区；以及
一第二平板电容，具有一第二掺杂区，其中该开关装置与第一、第二平板电容共享一多晶硅浮置栅极，以储存电荷作为该非易失性存储单元的写入，并且在不导致该非易失性存储单元内任何接面崩溃之下，由该第一掺杂区与该浮置栅极间的隧穿，来抹除该非易失性存储单元；且该第一、第二掺杂区是在该多晶硅浮置栅极形成之前，形成于该衬底中，使得在一操作电压范围之内，该第一、第二平板电容的电容值为固定值。
2.根据权利要求1所述的非易失性存储单元，其中该开关装置为一NMOS晶体管。
3.根据权利要求1所述的非易失性存储单元，其中该第一掺杂区为该第一平板电容的下电极。
4.根据权利要求1所述的非易失性存储单元，其中该第二掺杂区为该第二平板电容的下电极。
5.一种非易失性存储单元的制造方法，包括：
于一衬底上定义出一第一有源区与一第一及第二组件区；
重掺杂该第一及第二组件区，以成形一第一、第二重掺杂区；
形成一浮置栅极于该第一、第二重掺杂区与该第一有源区之上，其中该浮置栅极与该第一重掺杂区构成一第一平板电容，并且该浮置栅极与该第二重掺杂区构成一第二平板电容；以及
以该浮置栅极为掩模，对该第一有源区进行掺杂，以形成一漏极区及一源极区，以形成一开关晶体管，其中形成该第一、第二重掺杂区使得在一操作电压范围之内，该第一、第二平板电容的电容值为固定值。
6.一种非易失性存储单元，包括：
一开关装置；
一第一平板电容，具有一下电极；以及
一第二平板电容，其中该开关装置与第一、第二平板电容共享一多晶硅浮置栅极，以储存电荷作为该非易失性存储单元的写入，并且在不导致该非易失性存储单元内任何接面崩溃之下，由该下电极与该浮置栅极间的隧穿，来抹除该非易失性存储单元；且在一操作电压之下，该第一、第二平板电容的电容值为固定值。
7、根据权利要求6所述的非易失性存储单元，其中上述开关装置为一NMOS晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100061266A CN1331234C (zh) | 2004-03-02 | 2004-03-02 | 非易失性存储单元及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100061266A CN1331234C (zh) | 2004-03-02 | 2004-03-02 | 非易失性存储单元及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1665029A CN1665029A (zh) | 2005-09-07 |
| CN1331234C true CN1331234C (zh) | 2007-08-08 |
Family
ID=35036004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100061266A Expired - Lifetime CN1331234C (zh) | 2004-03-02 | 2004-03-02 | 非易失性存储单元及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1331234C (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7326994B2 (en) * | 2005-10-12 | 2008-02-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Logic compatible non-volatile memory cell |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1199909A (zh) * | 1997-05-19 | 1998-11-25 | 三星电子株式会社 | 有闪速电可擦可编程只读存储器单元的非易失性存储设备 |
| US6191980B1 (en) * | 2000-03-07 | 2001-02-20 | Lucent Technologies, Inc. | Single-poly non-volatile memory cell having low-capacitance erase gate |
| CN1289148A (zh) * | 1999-08-31 | 2001-03-28 | 株式会社东芝 | 非易失性半导体存储器及其制造方法 |
| CN1374663A (zh) * | 2001-03-07 | 2002-10-16 | 日本电气株式会社 | 提高可靠性的存储单元、非易失性存储装置及其控制方法 |
-
2004
- 2004-03-02 CN CNB2004100061266A patent/CN1331234C/zh not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1199909A (zh) * | 1997-05-19 | 1998-11-25 | 三星电子株式会社 | 有闪速电可擦可编程只读存储器单元的非易失性存储设备 |
| CN1289148A (zh) * | 1999-08-31 | 2001-03-28 | 株式会社东芝 | 非易失性半导体存储器及其制造方法 |
| US6191980B1 (en) * | 2000-03-07 | 2001-02-20 | Lucent Technologies, Inc. | Single-poly non-volatile memory cell having low-capacitance erase gate |
| CN1374663A (zh) * | 2001-03-07 | 2002-10-16 | 日本电气株式会社 | 提高可靠性的存储单元、非易失性存储装置及其控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1665029A (zh) | 2005-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI269303B (en) | Semiconductor device having a byte-erasable EEPROM memory | |
| KR101039244B1 (ko) | 비휘발성 메모리 및 그 제조방법 | |
| US7359241B2 (en) | In-service reconfigurable DRAM and flash memory device | |
| CN108206186A (zh) | 具有擦除元件的单层多晶硅非易失性存储单元结构 | |
| CN100490152C (zh) | 非挥发性存储单元以及相关操作方法 | |
| CN100495711C (zh) | 一种半导体器件 | |
| CN107871745A (zh) | 非易失记忆单元和相关操作方法 | |
| US20020071315A1 (en) | Nonvolatile memory having embedded word lines | |
| US5770877A (en) | Semiconductor memory device and method for fabricating the same | |
| US9214465B2 (en) | Structures and operational methods of non-volatile dynamic random access memory devices | |
| CN101388247A (zh) | 存储单元装置、控制存储单元的方法、存储器阵列及电子设备 | |
| US7217616B2 (en) | Non-volatile memory cell and method of forming the same | |
| CN1331234C (zh) | 非易失性存储单元及其制造方法 | |
| KR20100045856A (ko) | 비휘발성 메모리 소자 및 그 구동 방법 | |
| EP1814121A1 (en) | Non-volatile EEPROM type memory architecture | |
| JP4071120B2 (ja) | フラッシュメモリ、フラッシュメモリセルの構造及びアレイ構造 | |
| CN102376717B (zh) | 低电压操作的电可擦可编程只读存储器阵列 | |
| CN101207132A (zh) | 一种闪存单元及其操作方法 | |
| CN100521214C (zh) | 非易失性存储器 | |
| CN116056458B (zh) | 降写入电压的单层多晶硅存储单元、存储阵列及操作方法 | |
| JP3923822B2 (ja) | ランダムプログラミングが可能な不揮発性半導体メモリ | |
| TWI252488B (en) | Non-volatile memory cell and fabrication method thereof | |
| CN108695331B (zh) | 存储器及其编程方法、擦除方法和读取方法、电子装置 | |
| CN100452231C (zh) | 使用源极偏压执行非挥发性内存单元写入动作的方法 | |
| TWI230940B (en) | A low voltage, low power, and high speed programming scheme for flash memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20070808 |
|
| CX01 | Expiry of patent term |