KR100439783B1

KR100439783B1 - 저전원전압에서의동작에적합한메모리및이메모리용의감지증폭기

Info

Publication number: KR100439783B1
Application number: KR1019970040914A
Authority: KR
Inventors: 브루스 엘. 몰턴
Original assignee: 모토로라 인코포레이티드
Priority date: 1996-08-23
Filing date: 1997-08-23
Publication date: 2004-10-12
Also published as: JP3663039B2; SG71717A1; EP0828253A2; CN1176466A; DE69727744T2; US5729493A; EP0828253A3; CN1105389C; EP0828253B1; JPH1083682A; DE69727744D1; TW337020B; US5754482A; KR19980019017A

Abstract

메모리(400)는 다중 비트 라인들에 연결된 전류-전압 변환기들(current-to-voltage converters: 512 및 513)과, 전류 기준을 형성하는 공통 전류원(548), 및 공통 래치 비교기(530)로 형성된 감지 증폭기(500)를 포함한다. 다중 비트 라인들 중 하나를 선택하는 열 디코드 선택 회로(column decode select circuit:515)가 전류-전압 변환기들(512 및 513)과 공통 래치 비교기(530)의 입력 사이에 개재된다. 감지 증폭기(500)의 구성성분들의 배전(distribution)은 저 전원 전압에서의 동작을 허용한다. 감지 증폭기(500)는 공통 래치 비교기(530)의 기준 입력 상에서의 제 1 방전율을 설정하기 위해 클램프(clamp) 및 부하(loading) 장치를 사용한다. 선택된 메모리 셀의 상태는 공통 래치 비교기(530)의 다른 입력 상에서 제 2 방전율을 설정하며, 이 제 2 방전율은 당해 메모리 셀의 상태에 의존하여 상기 제 1 방전율보다 크거나 작아진다. 공통 래치 비교기(530)부분은 또한 프로그램 모드동안 래치들로서의 이중 기능을 한다.

Description

저 전원 전압에서의 동작에 적합한 메모리 및 이 메모리용의 감지 증폭기

발명의 분야

일반적으로, 본원 발명은 감지 증폭기, 및 특히 저 전압 메모리용의 감지 증폭기에 관한 것이다.

발명의 배경

전기적 소거 가능하고 프그램가능한 리드-온리 메모리(EEPROM)는 전기적 신호들을 사용하여 정보의 소거 및 기록이 이루어지는 불휘발성 메모리 장치들이다. EEPROM 장치는 전형적으로 수천 개의 메모리 셀들을 포함하며, 이 셀들은 각각 개별적으로 프로그래밍되고 소거될 수 있다. 일반적으로, EEPROM 셀은 부동 게이트 트랜지스터 및 선택 트랜지스터를 포함한다. EEPROM 장치내의 선택 트랜지스터들은 소거 또는 프로그래밍되어야 하는 개별적인 EEPROM 셀들을 선택하는데 사용된다. 이 장치 내의 부동 게이트 트랜지스터들은 사실상 각각의 특정 메모리 셀의 디지탈 값을 저장하는 트랜지스터들이다.

셀을 프로그래밍하고 소거하기 위해, Fowler Nordheim 터널링(tunneling)으로 공지된 현상이 통상적으로 부동 게이트 트랜지스터의 부동 게이트 전극 상에 포지티브(positive) 또는 네거티브(negative) 전하를 저장하는데 사용된다. 예컨대, 프로그래밍은, 부동 게이트 트랜지스터의 제어 게이트가 접지에 홀딩 되어 있는 동안, 포지티브 전압을 선택 게이트 트랜지스터의 드레인 및 게이트에 인가함므로써 이루어진다. 결과적으로, 전자들은 부동 게이트 트랜지스터의 부동 게이트로부터 터널 유전체를 거쳐 드레인으로 터널링하여 포지티브로 충전된 당해 부동 게이트를 벗어난다.

EEPROM의 한 특별한 구조로는 플래시 EEPROM을 들 수 있다. 플래시 EEPROM들은 전기적 소거 및 프로그래밍 기능을 제공하며 일반적으로 증가된 회로 밀도를 갖는다. 이 증가된 회로 밀도는 통상 플래시 EEPROM 어레이를 블록 소거(block erase)함으로써 이루어진다. 통상, 상기 플래시 EEPROM 어레이는 단일 스텝 또는 순식간에 소거되며, 이 때문에 플래시 EEPROM으로 지칭된다.

일반적으로, 최소한의 회로 면적을 가진 고속에서 동작하는 집적 회로 EEPROM 을 제작하는 것이 바람직하다. 게다가, 상기 집적 회로 EEPROM 로 하여금 더욱 낮은 전압들에서 동작하게 하는 것이 바람직하다. 시간이 경과함에 따라, 전력을 감소시키고자 하는 요구는 더욱더 낮은 전압의 집적 회로들을 요구하게 된다. 최신 기술로, 이 낮은 전압은 전형적으로 2.7 과 3.0 volts 사이의 값으로 되나, 그 이상의 감소가 기대된다.

전형적인 플래시 EEPROM 집적 회로가 어드레스를 수신하며 응답으로 하나 또는 그 이상의 메모리들을 선택할 것이다. 상기 메모리들은 통상 상기 어드레스의 제 1 부분, 즉 행 어드레스에 응답하여 행들 및 열들로 구성되며, 메모리는 선택된 행을 따라 위치한 메모리 셀들을 선택한다. 상기 어드레스의 제 2 부분, 즉 열 어드레스에 응답하여, 선택된 행을 따라 위치한 메모리 셀들 중 하나 또는 그이상의 셀들이 감지 및 출력을 위해 선택된다. 상기 메모리 셀들 자체는 비트 라인들로 알려진 신호 라인들이 높은 용량성 부하(capacitive loading)를 갖기 때문에, 단지 작은 차동 신호를 제공할 수 있으며, 따라서 상대적으로 작은 신호를 출력될 수 있는 신호로 변환시키는데 효과적인 감지 증폭기가 요구된다. 일반적으로 하나 또는 그 이상의 데이터 신호들이 수신되며 선택된 행을 따라 위치한 선택된 열들 내의메모리 셀들로 구동되는 기록 동작이 역으로 진행한다.

그러므로, 이것은 작은 차동 신호들을 감지 할 수 있고 공간을 효율적으로 할 수 있는 감지 증폭기에 대해 바람직하다.

발명의 상세한 설명

본원 발명에 있어서, 제어 회로는 소거 전압, 포지티브 프로그램 전압, 및 네거티브 프로그램 전원을 수신한다. 상기 제어 회로는 바이어스 회로를 거처 바이어스 전압을 발생시킨다. 선택된 메모리 셀에 대한 프로그램 사이클동안, 상기 네거티브 프로그램 전원이 제어 게이트 라인에 공급된다. 선택되지 않은 메모리 셀에 대한 프로그램 사이클동안, 포지티브 프로그램 전압이 상기 제어 게이트 라인에 공급된다. 선택된 메모리 셀에 대한 소거 사이클동안, 상기 소거 전압이 상기 제어 게이트 라인에 공급된다.

본원 발명은 불휘발성 메모리 어레이의 드레인 교란 문제점 및 대역간의 누설을 개선하기 위한 방법을 제공한다. 이들 문제점을 처리하기 위해, 앞서 공지된 장치들은 메모리 어레이의 레이아웃을 변경시켜왔거나 또는 당해 어레이에서 자체 구조 또는 각각의 메모리 셀을 조절해왔다. 그러나, 본원 발명은 상기 메모리 어레이의 물리적 설계를 변경시키기 보다는 메모리 어레이가 어떻게 동작되는 방법을 변경시킨다.

단지 불휘발성 메모리 어레이의 동작만이 변화되므로, 상기 메모리 어레이의 레이아웃에 대한 값비싼 변화 또는 개별적인 메모리 셀 구조에 대한 설계 변화를실행할 필요가 전혀 없다. 본원 발명이 상기 메모리 어레이에 대한 변경들을 포함할 수 없기 때문에, 특정 EEPROM 셀 구조에 제한되지는 않는다. 이것은 본원 발명의 프로그램 및 판독 기술이 다양한 불휘발성 메모리 어레이 구조들과 함께 사용될 수 있게 허용해준다.

이하 도 1을 참조하면, 본원 발명에 따른 불휘발성 메모리 어레이를 프로그래밍하는 방법에 대한 상세한 설명이 제공된다. 도 1 은 각각 절연 트랜지스터(isolation transistor) 및 부동 게이트 트랜지스터를 가진 개별적인 메모리 셀들로 이루어진 메모리 셀(25)을 도시한다. 도 1 이 불휘발성 메모리 어레이의 개략적인 도시를 부여하도록 제공되고, 본원 발명이 해당 구조 또는 메모리 어레이(25)내의 메모리 셀들의 수에만 제한되지 않음은 물론이다. 본 발명의 많은 특징들 중 하나는 이하의 동작 기술들이 여러 크기 및 구조들을 가진 메모리 어레이들과 양립할 수 있다는 것이다.

이 특정 실예에서, 메모리 어레이(25)는 각각의 행이 네 개의 셀들을 갖는 두 개 행의 메모리 셀들을 갖도록 배열된다. 대시 선으로 이루어진 박스들은 메모리 어레이(25)내의 두 개의 메모리 셀들의 소자들을 식별하기 위해 사용된다. 이하의 논의를 목적으로, 메모리 어레이(25)는 선택된 메모리 셀(10) 및 선택되지 않은 메모리 셀(30)을 포함한다. 선택된 메모리 셀(10)은 프로그래밍, 또는 소거, 또는 판독되는 메모리를 지칭하며, 선택되지 않은 메모리 셀(30)은 당해 메모리 어레이(25)내에서 인에이블되지 않고 잠정적으로 드레인 교란 현상의 영향을 받게되는 하나의 이웃하는 셀을 지칭한다.

메모리 어레이(25)내의 각각의 메모리 셀은 하나의 제어 게이트 라인, 하나의 절연 게이트 라인, 하나의 소스 라인, 및 하나의 드레인 라인에 의해 인에이블된다. 이들 신호 라인들은 모두 메모리 어레이(25)의 동작동안 각각의 메모리 셀의 적절한 부분들에 대해 필요한 전압 포텐셜을 제공한다. 앞서 언급된 바와 같이, 본 발명의 실시예들은 어느 한 메모리 셀 구조에 제한되지 않는다. 그러나, 명료성을 목적으로, 특정 메모리 셀 구조가 메모리 어레이(25)내에 사용될 수 있는 메모리 셀의 예로서 제공될 것이다. 도 2 는 각각의 메모리 셀 위치를 실행하기 위해 사용될 수 있는 메모리 셀의 확대된 횡단면도이다.

도 2 에 도시된 바와 같이, 메모리 셀(10)은 두 개의 트랜지스터, 즉 절연 트랜지스터(22) 및 부동 게이트 트랜지스터(23)를 구비한다. 메모리 셀(10)의 구조 및 제작이 US 특허 제 5,471,422 호에 기술되며, 이것은 1995년 11월 28일자로 Chang 등에게 특허로서 허여되었다. 절연 트랜지스터(22)는 소스 단자(12)와 드레인 단자(13)사이의 채널을 변경시키는데 사용되는 게이트 단자(19)를 갖는다. 부동 게이트 트랜지스터(23)는, 유전체(17)에 의해 부동 게이트 구조(18)로부터 전기적으로 절연되며 소스 단자(13)와 드레인 단자(14)사이의 채널을 변경시키기 위한 제어 게이트로서 사용된다. 절연 트랜지스터(22)의 드레인 단자(13)가 또한 부동 게이트 트랜지스터(23)의 소스 단자(13)로서 작용함을 주목하여라. 트랜지스터(22 및 23)는 모두 기판(11)과, 게이트 단자(19), 및 부동 게이트 구조(18)사이의 전기적 절연을 제공하는 공통 유전체 층(16)상에 형성된다.

앞서 공지된 불 휘발성 메모리 어레이들이 전형적으로 각각의 메모리 셀들의논리 상태를 저장하는 단일 부동 게이트 트랜지스터로 이루어지는 메모리 셀들을 포함한다. 이러한 메모리들은 일반적으로 특정 열 내의 모든 트랜지스터들을 위한 드레인 전압이 공유되고 게이트 전압이 공통 학내의 모든 트랜지스터에 의해 공유되도록 구성된다. 하나의 개별적 메모리를 프로그래밍하기 위해, 네거티브 전압이 상기 게이트 단자에 인가되고, 소스 라인이 접지되며, 포지티브 전압이 상기 드레인 라인에 인가된다. 어레이 구조에 있어서, 단지 선택된 부동 게이트 트랜지스터들만이 프로그래밍을 진행시키기 위해 큰 전압차를 야기시키면서 상기 드레인 상에 상기 포지티브 전압을 그리고 상기 게이트 상에 네거티브 전압을 갖게될 것이다. 그러나, 프로그래밍되고 있는 메모리 셀과 동일한 열 내에 있는 다른 부동 게이트 트랜지스터들이 또한 자체 드레인 상에 포지티브 전압을 갖게된다는 것이 널리 공지되어 있다. 그러나, 이들 선택되지 않은 메모리 셀들이 자체 게이트 단자들에 인가된 네거티브 전압을 갖지 않는다. 그러므로, 이들 셀들은 프로그래밍되고 있는 메모리 셀만큼 큰 전압차를 갖지 않지만, 여전히 드레인 교란 문제를 초래하기에 충분히 큰 전압 차를 가질 것이다.

본원 발명의 프로그래밍 기술은 모든 선택되지 않은 메모리 셀들에 존재하는 전압 차를 감소시키므로써 앞서 공지된 메모리 어레이들의 상기 단점을 처리한다. 다음의 예를 위해 다시 도 1 로 돌아가서, 선택된 메모리 셀(10)이 선택되지 않은 메모리 셀(30)이 교란되지 않고 남아있는 동안 프로그래밍된다. 대부분의 신호 라인들은, 이 라인들이 도 2 에 제공된 구조체들에 대해 전압 포텐셜을 제공하는데 사용되므로, 이 구조체들에 사용된 동일한 소자 수를 갖는 것으로 의도적으로 식별됨을 주목하여라. 본원 발명에 따른 선택된 메모리 셀(10)을 프로그래밍하기 위해, 약 -5 volts 내지 -15 volts 의 네거티브 전압이 제어 게이트 라인(21)에 의해 게이트 단자(21)에 인가된다. 드레인 라인(14)이 약 0.1 volts 내지 10 volts 의 포지티브 전압을 부동 게이트 트랜지스터(23)의 드레인 단자(14)에 인가하는데 사용된다. 한 절연 게이트 라인(19)은 전형적으로 접지(즉, 0 volts)되거나 또는 절연 트랜지스터(22)를 턴 오프시키기에 충분히 낮은 전압을 갖는다. 선택된 메모리 셀(10)과 선택되지 않은 메모리 셀(30)에 의해 공유되는 소스 라인(12)은 약 -5 volts 내지 5 volts 의 전압 포텐셜을 갖는다.

이제, 본원 발명은 선택된 메모리 셀(10)이 프로그래밍되고 확인됨에 따라 선택되지 않은 메모리 셀(30)이 단자들에 대해 서로 다른 전압들을 인가하므로써 선행 기술과 상이하다. 선택되지 않은 트랜지스터들의 게이트 단자를 접지시키는 대신, 약 0.1 volts to 10 volts 의 전압이 제어 게이트 라인(32)을 사용하여 선택되지 않은 메모리 셀(30)에 인가된다. 게이트 단자(32)에서의 전압 포텐셜이 게이트 단자(21)에서 보다 높은 약 0.1 volts 내지 20 volts 이므로, 선택되지 않은 메모리 셀(30)에서의 드레인 교란 문제점이 훨씬 더 개선된다. 한 포지티브 전압이, 종래 기술에서와 같이 접지되는 것에 반대하여, 선택되지 않은 게이트들의 게이트 단자에 인가되기 때문에, 선택되지 않은 게이트들의 드레인 단자를 따라 존재하는 수직 필드가 상당히 감소된다.

본원 발명의 프로그래밍 기술이 각각의 메모리 셀에 대해 한 단일 부동 게이트 트랜지스터를 갖는 앞서 공지된 메모리 어레이들과 함께 사용될 수 없음이 지적되어야 한다. 이들 앞서 공지된 메모리 셀들이 하나의 절연 트랜지스터를 갖지 않기 때문에, 상기 단일 부동 게이트 트랜지스터는 상기 메모리 어레이 내에 존재하는 모든 전압들에 노출된다. 하나의 포지티브 전압이 선택되지 않은 메모리 셀들의 게이트 단자에 인가되어야 할 경우, 상기 전압은 모든 부동 게이트 트랜지스터들의 소스와 드레인 사이에 채널을 발생시킬 것이다. 이 전류는 상당한 량의 전력을 소모할 뿐만 아니라, 열 캐리어 주입(HCI)으로 인해 상기 선택되지 않은 트랜지스터들이 프로그래밍되게 한다.

본원 발명의 프로그래밍 기술은 상기 드레인 교란 문제로부터 상기 선택되지 않은 메모리 셀들을 보호할 뿐 만 아니라, 그것은 또한 충전 펌프로부터 흐르는 전류량을 감소시킨다. 모든 선택되지 않은 메모리 셀들의 드레인 단자들에서의 수직 전계를 감소시키므로써 , 상기 기판으로부터 상기 드레인 단자로 통과하는 전류의 량이 상당히 감소된다. 이것은 또한 프로그래밍 시퀀스동안 충전 펌프에 의해 제공될 필요가 있는 전류의 량을 감소시킨다. 그러므로, 본원 발명은 불휘발성 메모리 어레이들로 하여금 작은 전하 펌프를 사용하여 설계되게 허용해주며, 이것은 상기 메모리 어레이의 최종 제조 비용을 감소시킨다.

본원 발명은, 또한 일단 선택된 메모리 셀(10)이 프로그래밍되면, 메모리 어레이(25)를 판독하기 위해 개선된 기술을 제공한다. 선택된 메모리 셀(10)내에 저장된 값을 판독하기 위해, 약 0.1 volts 내지 5 volts 가 드레인 라인(14) 및 제어 게이트 라인(21)상에 존재한다. 상기 전원 전압, Vdd, 이 절연 게이트 라인(19)상에 위치하며, 소스 라인(12)이 접지된다. 일단 상기 전압들이 설정되면, 부동 게이트 트랜지스터(23)를 통과하는 전류가 메모리 셀(10)의 상태를 결정하도록 측정된다.

앞서 공지된 판독 기술들이 통상적으로 판독 동작 동안 선택되지 않은 메모리 위치들의 게이트 단자를 접지시킨다. 접지 포텐셜에서조차 각각의 메모리 셀을 통과하는 다소 한정된 량의 누설 전류가 존재할 것이다. 큰 어레이 구조체에 있어서 , 이 기생 누설이 판독 동작의 전력 소모를 증가시킬 것이다. 한편, 본원 발명은 이들 메모리 셀이 작동되지 않게 하기 위해 공지된 전압 레벨을 선택되지 않은 메모리 셀들의 절연 트랜지스터의 게이트 단자 상에 위치시킨다. 예컨대, 절연 게이트 라인(31)이 선택되지 않은 메모리 셀(30)이 작동되지 못하게 하기 위해 접지된다. 이것은 충전 펌프들에 의해 요구된 전류량을 감소시킬 뿐 만 아니라, 메모리 어레이(25)의 전력 소모를 감소시킨다. 이 본원 발명의 특징은 상기 선택되지 않은 메모리 로케이션의 제어 게이트로 하여금 임의의 전압 포텐셜에 위치하게 허용해준다. 상기 선택되지 않은 메모리 로케이션들은 상기 절연 트랜지스터에 의해 전기적으로 절연되므로 누설 전류를 발생시키는 원인이 되지 않을 것이다.

도 3 은 프로그래밍, 소거, 및 판독 동작동안 상기 선택된 메모리 셀 및 선택되지 않은 메모리 셀들에 대한 특정한 조건들을 설명하기 위한 도면이다. 이 특정예는 본원 발명에 의해 제공된 범위에 해당하는 것이며, 결코 도 3 이 본원 발명의 범위를 결정함에 있어서 한계를 규정하는 것은 아니다.

도 4 는 본원 발명에 따른 메모리 모듈(400)을 부분 블록도 및 부분 평면도 형태로 도시한 도면이다. 메모리 모듈(400)은 일반적으로 제어 및프리-디코드부(pre-decoder portion:410), 저전압 디코드부(420 및 460), 고전압 워드 디코드부(430 및 470), 고전압 프리-디코드부(432 및 472), 비트 셀 어레이(440 및 480), 및 감지 증폭기부(450)를 포함한다. 제어 및 프리-디코드부(410)는 "ADDRESS/CONTROL"로 라벨링된 어드레스 및 제어 정보를 수신하기 위한 입력, "DATA"로 라벨링된 신호들을 전달하기 위한 양방향성 단자, 저 전압 워드 디코드 부(420 및 460), 고 전압 프리-디코드부(432 및 472), 및 감지 증폭기부(450)에 연결된 출력들을 갖는다. 저 전압 워드 디코드부(420 및 460)는 비트 셀 어레이(440 및 480)에서 트랜지스터들의 게이트를 선택하기 위한 신호들을 제공하기 위해 비트 셀 어레이(440) 및 비트 셀 어레이(480)에 연결된 출력들을 갖는다. 고 전압 프리-디코드부(432 및 472)는 각각 고전압 워드 디코드부(430 및 470)에 연결된 출력들을 갖는다. 고전압 워드 디코드부(430) 및 고전압 워드 디코드부(470)는 비트 셀 어레이들(440 및 480)에 연결된다.

메모리 모듈(400)은 좌측 1/2 비트 셀 어레이(440) 및 우측 1/2 비트 셀 어레이(480)를 가진 플래시 EEPROM 메모리 어레이다. 각각의 비트 셀 어레이는 각각 제어 비트 라인 및 선택 게이트 라인에 의해 표현된 행들과 비트 라인들에 의해 표현된 열들의 교차부에 위치한 메모리 셀들을 포함한다. 상기 비트 라인들은 감지 증폭기부(450)의 대응하는 입력들에 연결되며, 이것은 8 개의 열들을 선택한다. 판독 모드동안, 감지 증폭기부(450)는 8 개의 선택된 비트 라인들로부터 신호들을 감지하며, 이 감지된 신호들을 제어 및 프리-디코드부(410)에 제공하고, 이 디코드부(410)는 응답으로 DATA를 출력한다. 한 프로그램 모드 동안, DATA는 제어및 프리-디코드부(410)를 통해 감지 증폭기부(450)에 입력되며, 대응하는 메모리 셀들에 대한 프로그래밍을 위해 8 개의 선택된 비트 라인들 상으로 구동된다. 도 4 에는, 도 4 의 메모리 셀들에 일치하는 2 개의 전형적인 메모리 셀들(10 및 30)이 도시되며, 이들 셀은 도 1 의 메모리 셀들과 일치하며 따라서 동일한 참조 번호가 할당된다. 용어 "선택 게이트" 및 "절연 게이트"가 본 논의에서 상호 변화 가능하게 사용됨을 주목하여라. 동일한 열 내에 위치한 다른 메모리 셀들의 드레인 단자들 및 드레인 단자(14)는 감지 증폭기부(450)에 연결된 비트 라인에 연결된다. 한 판독 사이클에는 인습적으로 선택된 메모리 셀로 흐르는 방향으로 라벨링되며 아래에서 보다 잘 상기 판독 사이클의 동작을 이해하는 데 유용한 "IBIT"로 라벨링된 한 비트 셀 전류가 연관된다.

앞서 설명된 실시예에 있어서, 메모리 모듈(400)이 마이크로프로세서(도시되지 않음)의 일부분으로서 마이크로프로세서 코어에 연결되도록 적응된 모듈이다. 그러나, 메모리 모듈(400)이 또한 단일 칩 플래시 메모리가 되도록 적응될 수도 있음이 분명해야한다. 제어 및 프리-디코드 블록(410)은 어드레스 및 그것으로부터의 제어 신호의 수신을 위한 입력을 가진 마이크로프로세서의 내부 버스 및 마이크로컨트롤러의 내부 버스의 데이터 부분에 대한 양방향성 연결부에 연결되도록 적응된다. DATA는 메모리 모듈(400)의 구성에 의존하는 임의 수의 신호들을 포함할 수 도 있으나, 설명된 실시예에 있어서, 8 개의 데이터 신호들을 포함할 수 도 있음을 주목해야한다.

제어 및 프리-디코더 블록(410)은 여러 기능들을 실행한다. 제어 및 프리-디코더(410)는 메모리 모듈(400)의 상이한 동작을 인에이블링하기 위한 여러 개의 레지스터들을 포함한다. 이러한 동작들은, 제한된 것은 아니지만, 충전 펌프 인에이블, 기록 인에이블, 및 소거 인에이블을 포함한다. 더욱이, 제어 및 프리-디코드 블록(410)은 상기 ADDRESS/CONTROL을 수신하고 상기 어드레스를 완전하게 디코딩하는데 필요한 디코딩 기능의 일부분을 실행하기 위한 논리를 포함한다. 제어 및 프리-디코더 블록(410)은 또한 도 11 에 도시된 충전 펌프(120)와 관련된 전압을 포함하는 여러 전력 신호들을 루팅하기 위한 스위칭 기능들을 포함한다. 판독 또는 프로그램 사이클에 응답하여, 제어 및 프리-디코드 블록(410)은 계속적인 디코딩을 위해 저 전압 워드 디코드 블록들(420)에 프리-디코딩된 어드레스들을 제공한다. 추가의 디코딩이 완전히 디코딩된 선택 게이트 구동 신호들이 그로부터 출력될 수 있도록 실행된다.

더욱이, 저전압 워드 디코드 블록들(420및 460)이 고 전압 워드 디코드 블록들(430및 470)에 대해 비트 셀 어레이들(440 및 480)양단에 프리디코딩된 신호들을 제공한다. 예컨대, 도 4 는 저 전압 디코드 부(420)가 고 전압 워드 디코드 부(430)에 제공하는 "PREDECODED SIGNAL"로 라벨링된 전형적인 신호를 도시한다. 상기 어레이의 두 단부들 사이에 저 전압 및 고 전압 디코더들을 분할하고 상기 프리디코딩된 신호들을 당해 어레이내의 메모리 셀들의 유용한 피치 내에 적합한 신호 라인들 상에 프리코딩된 신호들을 전송하므로써 메모리(400)가 디코딩에 필요한 회로 면적을 감소시킨다.

고 전압 프리-디코드 블록들(432 및 472)은 각각 고 전압 워드 디코드블록(430 및 470)내에서 사용하기 위한 고전압 신호들을 제공한다. 각각의 고전압 프리-디코드 블록들(432 및 472)은 +5volt, 15 volt, 및 -12volts를 수신하며, 더욱이 상기 어드레스 및 여러 제어 신호들의 일부분을 수신한다. 고전압 프리-디코드 블록들(432 및 472)은 응답으로 각각 고 전압 워드 디코드 블록들(430 및 470)에 고전압 프리-디코딩된 어드레스 신호들을 제공한다. 고전압 워드 디코드 블록들(430 및 470)은 저 전압 워드 디코드 블록들(420 및 460) 및 고전압 워드 디코드 블록들(432및 472)로부터 프리디코딩된 신호들을 수신하며, 또한 한 선택된 행에서 트랜지스터 제어 게이트들을 구동한다. 상기 제어 게이트들은 앞서 도 3을 참조하여 논의된 바와 같이 적절한 전압으로 구동된다.

각각의 셀 어레이(440 및 480)는 메모리 모듈(400)의 각각의 1/2내에 워드 라인들 및 비트 라인들의 유일한 교차부들에 위치한 개별적인 비트 셀들을 포함한다. 예컨대, 비트 셀 어레이들(440 및 480)은 256 워드 라인들 × 512 비트 라인들로 각각 구성된다. 각각의 워드 라인에 대해, 고유한 제어 및 선택 게이트 신호가 사용됨을 주목하여라. 512 비트 라인들은 하나의 비트 라인 신호를 감지 증폭기부(450)에 제공한다. 비트 셀 메모리(440)내에도 1 의 메모리 셀들(10 및 30)에 일치하는 전형적인 한 쌍의 비트 셀들을 볼 수 있으며, 그러므로, 동일한 참조 번호들로 표시된다.

감지 증폭기부(450)는 64개의 감지 증폭기들을 포함하고 제어 및 프리-디코드부(410)에 대한 양방향성 연결부를 갖는다. 64 개의 감지 증폭기들 각각이 8 개의 비트 라인들에 연결되고 프리-디코드부(410)로부터의 디코드 정보에 의거하여,판독 모드동안 8-1 멀티플렉스 기능을 실행한다. 프로그램 모드 또는 소거 모드동안 1-8 디-멀티플렉스 기능이 발생함을 주목하여라. 64 개의 감지 증폭기들로부터 8 개의 멀티플렉싱된 출력들이 8-비트 출력을 제공하기 위해 선택된다. 본원 발명의 양상에 따라, 상기 증폭기들의 일부분이, 도 8 을 참조하여 이하에서 설명되는 바와 같이, 프로그램 사이클 동안 데이터를 저장하는데 사용되어, 집적 회로 면적을 절약한다.

판독 사이클 동안, 제어 및 프리-디코드 블록(410)은 입력 어드레스 및 당해 판독 사이클을 지정하는 제어 신호들을 수신한다. 이 사이클동안, 제어 및 프리-디코드 블록(410)은 메모리 셀 바이트가 단지 어레이(440) 또는 어레이(480)가 액티브하도록 좌측 또는 우측 1/2 어레이들에서 선택되는지 여부를 결정한다. 상기 판독 사이클 동안, 모든 메모리 셀들의 제어 게이트들이 일정한 전압 레벨로 유지되게 한다. 상기 설명된 실시예에서 이 일정 레벨은 "Vss" 로 라벨링된 전원 전압과, "V_TP"로 표시된 P-채널 임계, 및 약 200mV에 일치하는 작은 추가 전압의 합에 일치한다. Vss 는 약 0volts의 공칭 값을 가진 보다 더 네거티브이거나 또는 접지 전원 전압 단자이다. 비 선택된 메모리 셀들에 대해, 상기 절연 게이트는 0volts에 유지되는 반면, 선택된 메모리 셀들에 대해선, 상기 절연 단자가 "VDD"로 라벨링된 전원 전압 단자의 값으로 구동된다. V_DD는 2.7 volt의 공칭값을 가진 보다 포지티브인 전원 전압 단자이지만 그의 실제 값은, 약 1.8volts로 낮아질 수 도 있다. 이들 전압들은 상기 비트 셀 어레이의 워드 라인을 선택한다. 예컨대, 메모리 셀(10)이 위치하게 되는 워드 라인이 선택될 경우, 선택 게이트 1"SG1"이 V_DD의 전압으로 구동되며 제어 게이트 1"CG1"이 일정 레벨로 홀딩될 것이다. 결과적으로, 메모리 셀(10)의 컨덕턴스는 비트 라인을 방전시키도록 작용할 것이다. 그러나, 메모리 셀(30)의 제어 게이트 CG2가 일정(DC)레벨에 유지되는 동안, 자체 절연 게이트는 약 0volt로 구동될 것이다.

기록 사이클로 공지된 프로그램 사이클동안, 제어 및 디코드 블록(410)은 상기 어드레스 및 기록 사이클이 진행중인 것을 나타내는 제어 신호들을 수신하며, 판독 사이클동안 디코딩된 어드레스 신호들을 제공한다. 그러나, 상기 기록 사이클동안, 데이터의 흐름은 반전된다. 감지 증폭기부(450)내에서의 감지 증폭기들은 입력 데이터를 래칭하고 선택된 비트 라인들 상에 입력 데이터를 구동함으로써 추가 기능을 실행한다. 상기 기록 사이클 동안, 상기 선택된 워드 라인상의 메모리 셀들은 자체 절연 게이트들을 0volts 구동하며 그들의 제어 게이트들을 필요에 따라 고전압 워드 디코드 블록(430 또는 470)에 의해 -12volts 로 구동시킨다. 그러나, 선택되지 않은 워드 라인들 상의 메모리 셀들은 0volts 로 구동된 자체 절연 게이트들을 가지며 자체 제어 게이트들을 3.5volts 로 구동시킨다. 3.5volts의 전압이 적절한 크기를 가진 N-채널 트랜지스터 임계에 일치하는 량만큼 5volt 충전 펌프 전압을 감소시키므로써 얻어진다. 상기 판독 사이클동안, 상기 절연 게이트 전압은 메모리 셀(10)이 액티브 워드 라인에 존재하는지 여부를 결정하는 반면, 프로그램 모드에서, 상기 제어 게이트 전압은 셀(10)이 액티브 워드 라인 내에 있는지 여부를 결정한다.

소거 사이클 동안, 선택된 워드 라인, 선택된 워드 라인 블록, 또는 전체 비트 셀 어레이가 소거될 수 도 있다. 소거를 위한 옵션의 선택이 환경에 따라 변함을 주목하여라. 상기 소거 사이클 동안, 상기 제어 게이트 상에서 구동된 전압은 선택된 워드 라인내의 메모리 셀들이 소거되는 지 여부를 결정한다. 상기 선택된 워드 라인내의 메모리 셀들은 충분한 시간량동안 고전압 워드 디코드 블록(430)에 의해 15 volts로 구동된 자체 제어 게이트들을 갖는다. 상기 선택된 워드 라인상의 메모리 셀들의 제어 게이트에 인가된 15volt가 약 50ms동안 유지되어야 한다는 것을 주목하여라. 마이크로제어기 코어와 함께 사용하기 위해 적응된 메모리 모듈(400)에 있어서, 50ms가 상기 마이크로제어기 코어에 의해 결정되며, 이것은 이와 같은 시간이 경과할 때까지 액세스되지 않는다. 그러나, 메모리 모듈(400)은 스탠드 얼론 메모리로서 실행될 경우, 소거 모드동안 경과된 시간을 측정하기 위한 온-칩 타이머를 포함하는 것이 바람직하다. 소거 모드동안, 상기 선택된 워드 라인의 절연 게이트가 V_DD의 전압으로 구동된다. 또한 소거모드동안, 모든 비트 라인들은 0volts의 전압에서 홀딩된다. 상기 절연 게이트를 V_DD의 값에 홀딩하는 것은 채널 양단에서 터널링이 균일하게 발생하는 것을 허용하며 신뢰도를 개선할 수 있다.

도 5 는 도 4 메모리 모듈(400)의 디코드 및 감지 증폭기부(감지 증폭기; 500)를 부분 블록도, 부분 논리도, 및 부분 개략도 형태로 도시한 도면이다. 감지 증폭기(500)는 도 4 에 도시된 임의의 감지 증폭기 SA1 내지 SAN를 나타낸다. 감지증폭기(500)는 디코드 논리부(510 및 520), P-형 MOS 트랜지스터들(542,544,562,564), 인버터들(inverters:546 및 566), 전류원(548,550,568 및 570), 및 전압 비교기(530)를 포함한다. 디코드 논리 부(510)는 트랜지스터들(512 및 513), 선택 회로(515), 및 임계 전압 발생기(511)를 포함하는 다수의 N-형 MOS 트랜지스터들을 갖는다. 트랜지스터(512)는 게이트, 비트 셀 어레이(440)로부터 다수의 비트 라인들 중 하나를 수신하기 위한 제 1 전류 전극, 및 제 2 전류 전극을 갖는다. 트랜지스터(513)는 게이트, 비트 셀 어레이(440)로부터의 다수의 비트 라인들 중 하나를 수신하기 위한 제 1 전류 전극, 및 제 2 전류 전극을 갖는다. 선택 회로(515)는 다수의 전송 게이트들(518 및 517)을 포함하는 다수의 전송 게이트들을 갖는다. 전송 게이트(518)는 제어 및 디코드부(410)에 연결된 포지티브 및 네거티브 제어 전극, 트랜지스터(513)의 제 2 전류 전극에 연결된 제 1 전류 전극, 및 "INA"로 라벨링된 노드(531)에 연결된 제 2 전류 전극을 갖는다. 전송 게이트(517)는 상기 제어 및 디코드부(410)에 연결된 포지티브 및 네거티브 제어 전극, 트랜지스터(512), 및 노드 INA(531)에 연결된 제 2 전류 전극을 갖는다.

디코드 논리(520)는 트랜지스터들(522 및 523), 선택 회로(525), 및 임계 전압 발생기(521)를 포함하는 다수의 N-형 MOS 트랜지스터들을 갖는다. 트랜지스터(522)는 게이트, 비트 셀 어레이(480)로부터의 다수의 비트 라인들 중 하나를 수신하기 위한 제 1 전류 전극 및 제 2 전류 전극을 갖는다. 트랜지스터(523)는 게이트, 비트 셀 어레이(480)로부터의 다수의 비트 라인들 중하나를 수신하기 위한 제 1 전류 전극, 및 제 2 전류 전극을 갖는다. 선택 회로(525)는 게이트들(528 및 527)을 포함하는 다수의 전송 게이트들을 갖는다. 전송 게이트(528)는 상기 제어 및 디코드부(410), 트랜지스터(523)의 제 2 전류 전극에 연결된 제 1 전류 전극, 및 "INB"로 라벨링된 노드(532)에 연결된 제 2 전류 전극을 갖는다. 전송 게이트(527)는 상기 제어 및 디코드부(410)에 연결된 포지티브 및 네거티브 제어 전극, 트랜지스터(522)의 제 2 전류 전극에 연결된 제 1 전류 전극, 및 노드 INB 에 연결된 제 2 전류 전극을 갖는다.

트랜지스터(542)는 게이트, V_DD에 연결된 소스, 및 드레인을 갖는다. 트랜지스터(544)는 노드 INA(531)에 연결된 게이트, 트랜지스터(542)의 드레인에 연결된 소스, 및 노드 INA에 연결된 드레인을 갖는다. 인버터(546)는 "RIGHT ARRAY ENABLE"(584)이라고 라벨링된 신호를 수신하기 위한 입력 단자, 및 트랜지스터(542)의 게이트에 연결된 출력 단자를 갖는다. 전류원(548)으로 라벨링된 신호를 수신하기 위한 입력 단자, 및 트랜지스터(542)의 게이트에 연결된 출력 단자를 갖는다. 전류원(548)은 신호 LEFT ARRAY ENABLE(580)를 수신하기 위한 인에이블 입력 단자, V_DD에 연결된 제 1 전류 단자, 및 노드 INA(531)에 연결된 제 2 전류 단자를 갖는다. 전류원(550)은 신호 RIGHT ARRAY ENABLE(584)를 수신하기 위한 인에이블 입력 단자, 노드 INA(531)에 연결된 제 1 전류 단자, 및 V_SS에 연결된 제 2 전류 단자를 갖는다.

P-형 MOS 트랜지스터(562)는 게이트, V_DD에 연결된 소스, 및 드레인을 갖는다. P-형 트랜지스터(564)는 상기 노드 INA 에 연결된 게이트, 트랜지스터(562)의 드레인에 연결된 소스, 및 단자 INA 에 연결된 드레인을 갖는다. 상기 인버터(566)는 LEFT ARRAY ENABLE(584)를 수신하기 위한 입력 단자, 및 트랜지스터(562)의 게이트에 연결된 제 2 출력을 갖는다. 전류원(568)은 "RIGHT ARRAY ENABLE(580)"로 라벨링된 신호를 수신하기 위한 인에이블 단자와, V_DD에 연결된 제 1 전류 단자, 및 노드 INB 에 연결된 제 2 전류 단자를 갖는다. 전류원(570)은 "LEFT ARRAY(584)"로 라벨링된 신호를 수신하기 위한 인에이블 단자와, 접지에 연결된 제 1 전류 단자, 및 상기 노드 INA 에 연결된 제 2 전류 단자를 갖는다. 전압 비교기(530)는 "COMPARE ENABLE (582)"로 라벨링된 신호를 수신하기 위한 제어 입력 단자, 노드 INA에 연결된 제 1 입력 단자, 노드 INB에 연결된 제 2 입력 단자, 및 "DATA OUT(534)"로 라벨링된 신호를 제공하기 위한 출력 단자를 갖는다.

감지 증폭기(500)는 상기 감지 증폭기(450)의 감지 증폭기의 일부분을 나타낸다. 상기 감지 증폭기(500)에 도시된 소자들은 판독 모드에 관련된 감지 증폭기의 판독 모드에 관련된 감지 증폭의 부분들이다.

동작시, 판독 사이클의 시작동안, 노드들(531 및 532)에서의 전압 레벨은, 전압 비교기(530)의 측면 상에서, 도 5 에 도시되지 않은 회로에 의해 V_DD에 이퀄라이징된다. 노드 INA(531) 및 노드 INB(532)사이의 상이한 방전율을 발생시키므로써, 감지 증폭기(500)는 전압 비교기(530)에서 응답으로 비트 셀 및 구동 신호 DATA OUT (534)에 적당히 저장된 데이터 상태를 감지할 수 있다.

노드 INA(531)가 비트 셀 어레이(440)로부터 정보를 수신하도록 선택되고, 어레이(440)의 비도전 비트 셀이 선택되었을 경우, 상기 노드INA(531)상에서 어떠한 방전율도 존재하지 않을 것이다. 결과적으로, 노드INA(531)는 V_DD의 자체 프리충전 레벨을 유지할 것이다. 그러나, 비트 셀 어레이(480)로부터 정보를 수신하도록 선택되지 않은 노드 INB(532)는 소정의 비율로 방전하도록 허용될 것이며, 그러므로 상기 전압 비교기로 하여금 노드 INA(531)상에서 보다 노드 INB(532)상에서의 비교적 낮은 전압을 검출하도록 허용한다. 상기 비교에 의거하여, 전압 비교기(530)는 본 시스템에 의해 지정된 논리 레벨 하이 또는 논리 레벨 로우 신호로서 신호 DATA OUT(534)를 제공한다.

노드 INA(531)는 비트 셀 어레이(440)로부터 정보를 수신하도록 선택되고, 어레이(440)의 도전 비트 셀이 선택되었을 경우, 방전율이 노드 INA(531)상에서 발생할 것이다. 감지 증폭기(500)는 노드 INA(531)에서의 방전율이 노드 INB(532)상에서의 방전율보다 크다. 상기 방전율에 있어서의 차는 상기 전압 비교기(530)로 하여금 노드 INB(532)상에서 보다 노드 INB(531)상에서의 비교적 낮은 전압을 검출할 것을 허용한다. 결과적으로, 전압 비교기(530)는 비도전 비트 셀이 판독 될 때 해당 판독에 상보적인 상태를 검출할 것이다.

노드 INB(532)의 방전율은, 데이터가 비트 셀 어레이(440)로부터 판독될 때 기준으로 작용하는 것으로서, LEFT ARRAY ENABLE (580)이 판독 사이클의 시작을 나타낼 때 인에이블링되는 전류원(570)에 의해 고정된 비율로 제어된다. 또한신호LEFT ARRAY ENABLE(580)의 활성화는 전류원(548)을 인에이블링시키며, 이것은 선택시 소정의 비율로 노드 INA(531)를 충전시키기 위한 전류를 제공한다. 전류원(548)이 노드 INA(531)에 전하를 공급하는 비율은 비도전 비트 셀이 어레이(440)에서 선택될 때 노드 INA(531)가 V_DD의 선 충전된 전압을 유지하도록 된다. 더욱이, 전류원(548)이 노드 INA(531)에 EOGO 전하를 공급하는 비율은 도전 비트가 감지되고 있을 때 노드 INA(531)상에서 방전율은 노드 INA(532)상에서의 방전율보다 커진다. 그러므로, 전류원(548)의 충전율이 전류원(570)의 방전율보다 훨씬 작다.

전류원들(548 및 570)의 관계는 전압 비교기(530)가 노드 INB(532) 및/또는 노드 INA(531)이 방전하고 있을 때 비트 셀의 도전 상태를 적절하게 감지할 것을 허용한다. 이 관계는, 고주파수 동작시, 상기 방전이 비교적 단시간에 걸쳐 발생한다는 면에서 유용하다. 감지 증폭기(500)는 상기 노드(531 및 532)가 시간이 경과함에 따라 완전히 제로 볼트로 방전하도록 허용될 경우 도전 비트를 판독할 수 없으며, 그에 따라 전압 비교기(530)로 하여금 정확한 데이터를 판독하지 못하게 한다. 이 문제점을 해결하기 위해, 감지 증폭기(500)는 다이오드-연결된 P-채널 트랜지스터(564)에 의해 그리고 P-채널 트랜지스터(562)를 인에이블링하므로써 형성된 클램핑 회로를 포함한다. 트랜지스터(562 및 564)는 노드 INB (532)를 소정의 전압으로 클램핑하며, 그에 따라 전류원(570)이 노드(532)를 완전히 방전시키기지 못하게 된다. 결과적으로, 노드(531 및 532)가 방전을 끝내게 되는 느린 시스템에서,노드 INB(532)는 전압차가 전압 비교기(530)에 의해 감지될 수 있는 노드 INA(531)에서 보다 높은 전압 레벨을 유지할 것이다. 반대로, 비도전 비트가 판독중일 때, 노드 INB(532)는 노드 INA(531)에서 보다 낮은 전압에 위치하게 된다.

앞서 논의된 방식으로 상기 데이터를 감지하기 위해, 노드 INA(531)에서의 전압으로 어레이(440)내의 비트 셀로부터 감지된 전류를 노드 INA(531)에서의 전압으로 변환시키는 것이 필요하다. 감지 증폭기(500)는 로딩(loading) 기능으로부터 전류-전압 변환 기능들을 분리시키므로써 매우 낮은 전원 전압에서의 동작을 허용하는 방식으로 이 감지 기능을 달성한다. 상기 전압 강하를 발생시키기에 적은 전류를 가진 종래 기술에 반대하여, 감지 증폭기(500)는 전압 비교기(530)에서 감지된 전압 강하의 량이 최적화되게 함으로써 낮은 전압 동작을 허용한다.

이들 성분들 사이의 전압 변환 관계는 전송 게이트(517)가 선택될 때 시작한다. 전송 게이트(517)가 비트 셀 어레이(440)로부터 8 비트 게이트들 중 하나를 선택하도록 디코드 논리에 의해 제어되는 Left Bit Decode 블록(519)내의 8 개의 전송 라인들 중 하나임을 주목하여라. 일단 선택되면, 선택된 비트 라인으로부터의 감지된 전류가 전아 기준(511)에 의 해 V_SS를 초과하는 레벨 2 N-채널 임계에 바이어싱이되는 N-채널 트랜지스터(512)를 통해 흐르도록 허용된다. 이것은 상기 N-채널 트랜지스터(512)가 낮은 입력 임피던스 및 비교적 높은 출력 임피던스를 가진 공통 게이트 진폭기와 비슷한 방식으로 동작하도록 허용한다. 상기 트랜지스터(512)의 낮은 입력 임피던스 특성은 상기 판독 사이클의 온셋에서 신속하게 프리 충전하게 허용하는 반면, 전류원(548)의 매우 높은 임피던스 특성들과 관련하여 높은 임피던스 출력 특성은 노드 INA(531)상에서의 상기 트랜지스터(512)양단에서의 높은 전압 이득을 허용한다.

감지 증폭기 기능의 분포의 결과로서, 본 실시예에서의 트랜지스터(512)는 종래 기술에 의해 제공된 것보다 상기 비트 라인에서 보다 낮은 임피던스를 제공한다. 이 방식으로의 전류-전압 변환기를 배치하는 이점은 전송 게이트(517) 양단에 비교적 적은 전압 강하가 존재하며, 비교적 짧은 비트 라인 전하 시간을 요하거나, 또는 비교적 작은 선 충전 트랜지스터들을 요한다는 것이다. 종래 기술에 대한 본원 발명에 대한 다른 이점은 노드 INA(531)가 판독 사이클의 온셋에 앞서 V_DD로 충전된다는 사실이다. 결과적으로, 전송 게이트(517)가 선택될 때, 상기 전송 게이트(517)의 P-채널 게이트-소스 전압은 완전 전원 V_DD이다. 이것은 전압 전송 게이트(517)의 P-채널부가 완전히 도전이 되게 허용해준다. 종래 기술에 있어서, 상기 게이트-소스는 V_DD빼기(minus) 본 장치의 임계에 매우 가까운 게이트 구동을 제공하는 비트 라인 동작 레벨로 제한된다. 결과적으로, 종래 기술의 전송 게이트는 컷 오프근처에서 동작한다. 본 발명은 노드 INA(531)가 접지로 완전하게 방전하도록 허용한다. 게이트(517)의 N-채널부 없이, 이것은 일어날 것으로 허용되지 않는다.

앞서 기술된 내용이 메모리 어레이부(440)로부터의 판독에 중점을 두고 있는 반면, 데이터가 메모리 어레이부(480)로부터 판독되고 있을 때, 본 회로는 유사한방식으로 동작한다.

도 6 는 도 5 의 감지 증폭기(500)의 동작을 이해하는데 유용한 도전성 메모리 셀 및 비 도전성 메모리 셀의 판독 사이클과 관련된 여러 신호들의 타이밍도이다. 수평축은 각 그래프부분에 대한 시간을 나타낸다. 도전성 비트 판독 및 비 도전성 비트 판독이 각각 세 개의 그래프에 의해 나타내어진다. 첫 번째 그래프는 수직 액세스시 전압을 나타내고, 제 2 그래프는 전류를 나타내는 반면, 세 번째 그래프는 비교기 출력 상태를 도시한다.

도 6 는 도전성 비트 판독 및 비도전성 비트 판독동안 도 5를 참조하여 논의된 신호 관계를 도시한다. 도 6 에 도시된 신호들의 상대 값이 메모리 모듈(400)의 동작을 이해하는데 유용한 반면, 반드시 일정한 비율로 축소하여 도시될 필요는 없음을 주목하여라. 데이터가 노드 INA 531에서 판독되고 있을 때, 앞서 논의된 바와 같은 도전성 비트 판독동안, 노드 INB 532에서의 전압 레벨은 노드 INA531에서의 신호와는 상이한 비율로 방전할 것이며 완전히 접지로 방전하지 않을 것이다. 결과적으로, 전압 비교기(530)는, 단지 당해 비교기(530)의 전압 오프셋에 의해서만 왜곡되는 노드 INA531 및 노드 INB 532사이의 전압차를 감지하므로써 선택된 메모리 셀의 상태를 판독할 수 있다.

마찬가지로, 그래프(600)는 "IBIT"612 로 지칭되는 어레이(440)의 비트 셀과 관련된 메모리 셀 전류의 표시; "S1"614로 지칭되는 전류원(548 및 568)을 통한 전류의 표시; 및 "S1"614로 지칭되는 전류원을 통한 전류의 표시를 나타낸다.

도 7 는 도 4의 메모리 모듈(400)내에서 사용하기 위한 프로그래밍구동기(700)를 블록도 형태로 도시한 도면이다. 프로그래밍 구동기(700)는 도 5 의 감지 증폭기(500)의 일부분을 형성하며, 판독 사이클에 공통인 소자들과 기록 사이클만의 고유의 소자를 모두 포함한다. 프로그래밍 구동기(700)는 도 5 의 전압 비교기(530)의 일부분과, 프로그램 구동기(710), 디코더(720 및 760), 및 강제 회로(740 및 780)를 포함한다. 프로그래밍 구동기(700)에 관련된 전압 비교기(530) 부분은 절연 회로(730 및 770), 및 균형 래치(750)를 포함한다. 절연 회로(730)는 노드(731)에 연결된 입력, 및 노드 INA(531)에 연결된 출력을 갖는다. 절연 회로(770)는 노드(771)에 연결된 입력 및 단자 INB를 갖는다. 균형 래치(750)는 "READ LATCH", "READ LATCHB", "PROGRAM LATCH", "PROGRAM LATCHB"로 지칭된 신호들을 수신하기 위한 제어 입력 단자와, 노드들(731 및 771)에 연결된 데이터 입력 단자들, 및 신호 DATA OUT 534를 공급하기 위한 출력 단자를 갖는다.

강제 회로(forcing circuit:740)는 "DATAL"로 라벨링된 신호를 수신하기 위한 입력 단자, 및 노드 (731)에 연결된 출력 단자를 갖는다. 강제 회로(780)는 "DATAR"로 라벨링된 신호를 수신하기 위한 입력 단자, 및 노드(771)에 연결된 출력 단자를 갖는다. 프로그램 구동기(710)는 "VPGM"으로 라벨링된 전하-펌프형의 기준 전압을 수신하기 위한 전압 기준 입력 단자와, 노드(771)에 연결된 "IN1"으로 라벨링된 제 1 입력 단자와, 노드 (771)에 연결된 "IN2"로 라벨링된 제 2 입력 단자와, "V_OUTL"로 라벨링된 제 1 출력 신호를 공급하기 위한 "OUT1"으로 라벨링된 제 1 출력 단자, 및 "V_OUTR"로 라벨링된 제 2 출력 단자를 갖는다.

동작시, 프로그래밍 구동기(700)는 도 5 의 감지 증폭기(500)를 가진 공통 소자를 포함하며, 이는 회로 면적을 절약한다. 도 7 에 도시된 바와 같이, 전압 비교기(530)는 또한 프로그램 모드동안 사용되며 균형 회로(750) 및 두 개의 절연 회로(730 및 770)를 포함한다. 균형 회로(750)는 강제 회로(740 및 780)로부터의 선택된 비트 라인으로 구동될 데이터를 수신한다. 프로그램 모드에서 신호DATAL 및 DATAR은 모두, 상보적 형태는 아니지만 구동된다. 상기 신호들 DATAL 및 DATAR 중 어느 신호가 참이고 어느 신호가 그의 보안적 신호인지는 어떤 1/2어레이가 선택되는 지에 따라 좌우된다. 이 상태는 "PGM LATCH" 및 "PGM LATCHB"로 라벨링된 신호들이 활성화될 때 상기 래치 내에 저장된다. 상기 래칭된 데이터는 선택된 비트 라인이 위치하게 되는 비트 라인 디코더에 적절한 전압 레벨을 제공하게 되는 프로그램 구동기(710)에 의해 수신된다. 마찬가지로, 우측 비트 셀 어레이(480)가 기록 모드동안 선택될 때, 강제 회로(780)는 적절한 상태를 래치(740)에 대해 구동하며, 상기 프로그램 구동기(710)는 적절한 신호를 비트 라인 디코더(760)에 공급한다.

프로그램 구동기(710)는 각각 입력들 IN1 및 IN2에서 노드 (731 및 771)상의 신호들을 수신하며, 각각 OUT1 및 OUT2로 라벨링된 출력 전압들을 공급하도록 적응된다. 상기 전압들 OUT1 및 OUT2는 수신된 전압들 보다 높은 전압 레벨에 위치한다. 상기 비교적 높은 전압 레벨들은 약 5volts인 입력 전압 신호 VPGM에 의해 결정된다. 프로그램 구동기(710)의 동작으로 인해, 전압 비교기(530)는 신호들의 비교적 높은 전압 OUT1 및 OUT2가 균형 회로(750)의 회로를 손상시키는 것을 막기 위한 절연 회로(730 및 770)를 필요로 한다. 또한, 프로그램 사이클동안, 선택된 메모리 셀의 전류 요구는 VPGM의 전압에 상당히 크게 영향을 미치며, 그러므로, VPGM으로부터 분리된 안정한 V_DD으로부터 균형 래치(750)를 파워링하는 것이 중요하다. 전압 비교기(530)의 재사용은 회로 면적에 있어서의 감소를 허용하고 아울러 프로그램 구동 기능이 비교적 적은 피치, 즉 감지 증폭기와 관련된 8 비트 라인의 피치 안에서 달성되게 허용해준다.

도 8 는 도 5 의 감지 증폭(500) 및 도 7 의 프로그래밍 구동기(700) 부분들을 실행시키는데 사용될 수 도 있다. 도 8 에서의 회로가 이들 회로의 특정한 보기이므로, 도 8 의 신호들과 도 5 의 신호들 사이에서 반드시 1-대-1 대응이 될 필요는 없다. 예컨대, 도 5 의 신호COMPARE ENABLE 582는 도 8 의 상보적 신호들 SALATB 및 SALAT를 사용하여 실행된다. 신호 DATA OUT 534가 버스 부분을 형성하는 도 8 의 신호들 DATAL 및 DATAR에 의해 실행된다. 도 8 의 신호들 CDECL 및 CDECR은 각각 도 5의 노드 INA 531 및 노드 INB 532이다. 도 5 및 도 7 의 소자들에 상당하는 다른 소자들은 동일한 참조 번호들로 식별된다.

도 9 는 본원 발명에 따른 제어 게이트 구동기 회로(900)를 부분 블록도, 부분 논리도, 및 부분 개략도 형태로 도시한 도면이다. 제어 게이트 구동 회로(900)는 도 4 의 고전압 워드 디코드 부(430)의 일부분을 나타낸다. 제어 게이트 구동 회로(900)는 절연 회로/레벨 시프터(910), 전압 기준 스위치(912), P-형 MOS 트랜지스터들(925, 932, 934, 및 936), 바이어스 회로(920), 소거 전압 공급원(914), 포지티브 프로그램 전압 공급원(916), 네거티브 프로그램 전압 공급원(930), 펄스회로(940), 및 고 전압 행 디코더(950)를 포함한다.

절연 회로/레벨 시프터(910)는 "PROGRAM/ERASE DECODE"964로 라벨링된 신호를 수신하기 위한 제 1 입력 단자와, "READ SIGNAL" 962로 라벨링된 신호를 수신하기 위한 제 2 입력 단자와, 제 1 전압 기준 단자와, 접지 포텐셜에 연결된 제 2 전압 기준 단자, 및 출력 단자를 갖는다. 전압 기준 스위치(912)는 제 1 입력 전압 단자와, 제 2 입력 전압 기준 단자, 및 제 3 입력 전압 기준 단자, 및 절연 회로(910)의 제 1 전압 기준 단자에 전압 기준 출력을 공급하도록 연결된 출력 단자를 갖는다.

트랜지스터(925)는 접지 포텐셜에 연결된 게이트와, 접지 포텐셜에 연결된 드레인과, 전압 기준 스위치(912)의 제 1 입력 전압 기준 단자에 연결된 소스, 및 벌크 단자를 갖는다. 바이어스 회로(920)는 트랜지스터(925)의 소스에 연결된 제 1 단자, 및 트랜지스터(925)의 벌크 단자에 연결된 제 2 단자를 갖는다. 바이어스 회로(920)는 저항기(921 및 922)를 포함한다. 저항기(921)는 V_DD에 연결된 제 1 단자 및 트랜지스터(925)의 벌크 전극에 연결된 제 2 단자를 갖는다. 저항기(922)는 저항기(921)의 제 2 단자에 연결된 제 1 단자, 및 트랜지스터(925)의 소스에 연결된 제 2 단자를 갖는다.

소거 전압 공급원(914)은 접지 기준 포텐셜에 연결된 제 1 단자, 및 전압 기준 스위치(912)의 제 2 전압 기준 입력에 연결된 제 2 단자를 갖는다. 포지티브 프로그램 전압 공급(916)은 접지 포텐셜 기준에 연결된 제1 전압 단자, 및 전압 기준스위치(912)의 제 3 입력 전압 기준 단자에 연결된 제 2 전압 단자를 갖는다. 트랜지스터(936)는 접지 기준 포텐셜에 연결된 게이트, 절연 회로(912)의 출력 단자에 연결된 제 2 전류 전극, 및 제 1 전류 전극에 연결된 벌크 전극을 갖는다. 트랜지스터(934)는 게이트, 제 1 전류 전극, 트랜지스터(936)의 제 2 전류 전극에 연결된 제 2 전류 전극, 및 트랜지스터(936)의 제1 전류 전극에 연결된 벌크 전극을 갖는다. 트랜지스터(932)는 게이트, 제 1 전류 전극, 트랜지스터(934)의 제1 전류 전극에 연결된 제 2 전류 전극, 및 트랜지스터(936)의 제1 전류 전극에 연결된 벌크 전극을 갖는다. 네거티브 프로그래밍 전압 공급원(930)은 접지 전압 공급원에 연결된 제 1 단자, 트랜지스터(932)의 제1 전류 전극에 연결된 제 2 단자를 갖는다. 펄스 회로(940)는 "DECODED ADDRESS"로 라벨링된 신호를 수신하기 위한 입력을 가지며, 아울러 트랜지스터(932)의 게이트에 연결된 제 1 출력 단자, 및 트랜지스터(934)의 게이트에 연결된 제 2 출력 단자를 갖는다. 고전압 행 디코더(950)는 "ADDRESS 960"으로 라벨링된 신호를 수신하기 위한 입력 및 상기 DECODED ADDRESS를 펄스 회로(940)에 공급하기 위한 출력을 갖는다.

도 9 에 도시된 바와 같이, 제어 게이트 구동 회로(900)는 고 전압 프리-디코드 블록(432)및 고 전압 워드 디코더(430) 부분을 포함함을 주목하여라. 그러나, 다른 실시예에서 이들 기능의 표시는 서로 상이하다. 그러므로, 제어 게이트 구동 회로(900)에 의해 전체적으로 실행되는 기능을 인식하는 것이 중요하다.

동작시, 제어 게이트 구동기 회로(900)는 도 3 및 도 4를 참조하여 기술된 바와 같이 제어 게이트를 구동한다. 판독 모드동안, 전압 기준 스위치(912)는 트랜지스터(925)로의 전기적 연결을 허용하도록 제 1 위치로 세팅된다. 또한 당해 판독 모드 동안, READ SIGNAL 962는 활성이 되어 절연 회로/레벨 시프터(910)로 하여금 자체 출력 단자 상에 제 1 전압 기준 단자에서의 전압에 일치하는 전압을 제공하게 한다. 이 전압은 트랜지스터(925)의 P-채널 임계 전압과 추가의 소량을 합한 값에 일치한다. 이 추가의 소량의 값은 저항기들(921 및 922)의 상대적 크기와 트랜지스터(925)의 특성에 의해 결정된다. 바이어스 회로(920)는 상기 트랜지스터(925)의 임계 전압을 미소하게 증가시키기 위해 MOSFET들의 바디 효과(body effect)를 이용하며, 따라서 다이오드-연결 트랜지스터(925)의 소스에서의 전압이 당해 트랜지스터를 도통시키기 위해 트랜지스터(936)의 소스에서 필요한 전압보다 다소 높아질 것이다. 트랜지스터(925)와 트랜지스터(936)사이의 바이어싱시 증가하는 차로 인해, 트랜지스터(936)는 미약하게 도통하게 될 것이다. 트랜지스터(936)를 위와 같이 미약하게 도통하게 만들기 위한 제어는 트랜지스터(925)의 벌크를 바이어스 회로(920)의 소스를 넘어 바이어싱하고 트랜지스터(925 및 936)사이를 매칭시키므로써 이루어진다. 양호하게도, 트랜지스터(925 및 936)에는 동일한 게이트폭 및 게이트 길이 크기들이 주어지며 집적 회로 상에서 동일한 방향으로 배향된다. 게다가, 상기 소량의 추가 전압은 양호하게도 트랜지스터(936)가 모든 예상되는 처리 변화에 대해 도통되도록 보장하기 위해 선택된다.

소거 모드동안, 전압 기준 스위치(912)는 소거 공급 전압(914)과 절연 회로/레벨 시프터 (910)의 제 1 전압 기준 단자를 전기적으로 연결하기 위해 제 2 위치로 설정된다. READ SIGNAL(962)는 소거 모드동안 비활성이 되므로, 절연 회로 레벨시프터(910)가 제어 게이트에 대해 +15 volts를 공급하는지 여부가 PGM/ERASE DECODE SIGNAL 964에 의해 결정된다. PGM/ERASE DECODE SIGNAL 964는 프로그램/소거 신호 및 저 전압 워드 디코드 블록(420 또는 460)으로부터 수신된 프리-디코딩된 신호의 논리적 결합을 나타낸다. PGM/ERASE DECODE SIGNAL 964가 활성인 소거 모드 동안, 제어 게이트 구동기(900)는 소거 전압 공급(914)에 의해 발생된 +15 volt 레벨에 대해 상기 대응하는 제어 게이트를 구동한다.

프로그램 모드 동안, 전압 기준 스위치(912)가 포지티브 프로그램 공급 전압(916)과 절연 회로/레벨 시프터(910)의 제 1 전압 기준 단자를 전기적으로 연결하도록 제 3 위치로 세팅된다. 소거 모드와는 달리, 신호 PGM/ERASE DECODE 964가 상기 대응하는 제어 게이트가 선택된 행상에 위치하지 않을 때의 프로그램 모드동안 활성이 된다. 선택되지 않은 행 구동시, 절연 회로/레벨 시프터(910)는 포지티브 프로그램 공급원(916)에 의해 제공되는 3.5 volts에 일치하는 전압을 구동한다. 상기 트랜지스터(936)의 제1 전류 전극에 인가된 3.5 volts 신호는 트랜지스터(936)로 하여금 도통되게 해주며, 그에 따라 프로그래밍을 위해 선택되지 않은 셀 의 제어 게이트에 대해 3,5 volts의 전압을 제공하게 된다.

신호 PGM/ERASE DECODE 964가 비활성일 때, 이는 상기 대응하는 제어 게이트가 선택된 행상에 위치하는 것을 나타내며, 절연 회로/레벨 시프터(910)는 트랜지스터(936)의 제 1 전류 전극에 대해 V_SS를 구동하여, 트랜지스터(936)를 비도전 상태로 한다. 동시에, 고전압 행 디코더(950)는 펄스 회로(940)에 대해 신호 DECODEDADDRESS를 활성화시킨다. 펄스 회로(940)는 트랜지스터(932 및 934)로 하여금 도통되게 하여, 네거티브 프로그램 전압 공급원(930)을 제어 게이트에 연결되게 한다. 이 방식으로 선택될 시, 트랜지스터(936)는 네거티브 프로그램 공급원(930)에 의해 공급된 -12volt가 절연 회로/레벨 시프터(910)의 출력 단자에 도달하지 못하게 하는 절연 트랜지스터로서 작용한다.

프로그래밍을 위해 선택되지 않은 셀에 3.5 volt 바이어스를 공급하므로써, 제어 게이트 구동 회로(900)는 두 가지 목적을 달성한다. 첫 번째로, 그것은 부동 게이트 근방의 전계에 의해 영향을 받는 비트 셀 접합부 누설 전류의 일부를 감소시킨다. 이 누설 전류에 있어서의 감소는 또한 프로그래밍 전원으로부터의 전류 요구를 감소시킨다. 제어 게이트 구동기 회로(900)는 또한 프로그래밍을 위해 선택된 비트 라인 상에서의 선택되지 않은 셀의 터널 산화물양단의 전계를 조절하기 위해 선택되지 않은 제어 게이트들 상에서 3.5 volt 바이어스를 사용한다. 이것을 비트 라인 전압들이 프로그래밍되고 있는 비트 라인의 선택되지 않은 셀들 상에 저장된 데이터 상태를 교란시킬 수 있는 비율을 감소시킨다.

네거티브 프로그램 전압원(negative program voltage supply:930), 포지티브 프로그램 공급원(positive program supply:916), 및 소거 전압(914)은 좌측 비트 셀 어레이(440), 및 우측 비트 셀 어레이(480) 모두에 공통이다. 고전압 워드 디코드 블록(430)내에는 네 개의 트랜지스터들이 존재하며, 그중 트랜지스터(932)가 가장 대표적인 것이다. 더욱이, 각각의 워드 라인에 대응하는 트랜지스터는 트랜지스터(934)이다.

프로그램 모드 동안 선택된 워드 라인에 연속적인 활성 신호를 공급하는 대신, 펄스 회로(940)가 선택된 워드 라인 상에 -12volt의 프로그램 전압을 점진적으로 공급하기 위해 트랜지스터(932 및 934)를 선택하도록 펄스 스트림을 공급한다. 네거티브 프로그램 공급원(930)을 연결하기 위한 회로가 판독 모드의 중요한 속도 경로 내에 존재하지 않으므로, 펄스 회로(940)로 하여금 요구된 -12 volts를 점진적으로 발생시키도록 허용하기 위해 상기 속도를 최대화시킬 필요가 전혀 없다. 더욱이, 트랜지스터(932 및 934)가 보다 작아질 수 있다. 도시된 실시예에 있어서, 트랜지스터(934)는 상기 메모리 셀의 피치 내에 고정되도록 충분히 작다. 아울러, 이 펄싱(pulsing) 동작은 네거티브 프로그램 전압 공급원(930)으로 기능하는 전하 펌프 내의 캐패시터들이 또한 보다 적어지게 허용해 준다.

도 10은 도 9 의 펄스 회로(940)의 일부분을 실행시키는데 사용될 수 있는 특수 회로를 개략도 형태로 도시한 도면이다. 이 회로는 단지 예시적인 거세에 불가하며 기타 다른 회로가 사용될 수 도 있음을 주목하여라. 트랜지스터(1002)는 트랜지스터(934)와 유사하나, 트랜지스터(934)가 하는 것과는 달리 상이한 워드 라인 상에서 제어 게이트들을 구동한다. 트랜지스터(934)는 "CGO"로 라벨링된 제어 게이트 구동 신호를 제공하는 반면, 트랜지스터(1002)는 "CG1"으로 라벨링된 상이한 제어 게이트 신호를 제공한다. 본원 발명의 특정 실시예로서, 도 10의 신호들과 도 9 의 신호들 사이의 1-대-1 대응이 반드시 될 필요는 없다.

도 11 는 본원 발명에 따라 도 9 의 제어 게이트 구동 회로(900)에 대한 공급 전압들을 발생시키기 위해 사용되는 전하 펌프(1120)를 부분 블록도 및 부분 개략도 형태로 도시한 도면이다. 전하 펌프(1120)는 비선형 스테이지(1130), 기준 전압 발생 스테이지(1140), 및 선형 스테이지(1150 및 1160)를 포함한다. 상기 전압 기준 발생 회로(1140)는 제 1 의 전압 기준 단자 V_DD에 연결되며 "V_Z"로 라벨링된 기준 전압을 발생시킨다. V_DD는 2.7volts의 공칭 값을 가진 비교적 포지티브의 전원 전압 단자이나 훨씬 낮은 값을 가질 수 도 있다. 상기 스테이지(1130)는 V_DD에 연결되며, 기준 전압 V_Z및 "PROGRAM /ERASE CONTROL"로 라벨링된 신호를 수신하며 "PROGRAM VOLTAGE 1"으로 라벨링된 신호들 및 "Φ A" "Φ B" "Φ C" 및 "Φ D"으로 라벨링된 신호들을 발생시킨다. 상기 선형 스테이지(1150)는 신호들Φ C, Φ D, 및 PROGRAM VOLTAGE 1을 수신하며, "ERASE VOLTAGE"로 라벨링된 출력 신호를 발생시킨다. 선형 스테이지(1160)는 ΦA, ΦB를 수신하며, "PROGRAM VOLTAGE 2"로 라벨링된 신호를 발생시킨다. 도 3 에 도시된 바와 같이, 상기 PROGRAM VOLTAGE 1 이 약 5 volts인 반면, PROGRAM VOLTAGE 2는 -12volts이며, 따라서 그들은 도 1 의 EEPROM 셀을 프로그래밍하는데 사용되기에 적합하다. 상기 ERASE VOLTAGE 는 약 15.5 volts로 세팅된다.

비선형 스테이지(1130)는 V_DD에 연결된 입력, 전압 기준 신호를 수신하기 위한 "V_Z"로 라벨링된 입력, 및 상기 입력에서 수신된 전압의 두 배인 출력 전압을 공급하기 위한 출력을 가진 전압 더블 스테이지(1132)와, 스테이지(1132)의 출력에 연결된 입력과, 전압 기준 신호를 수신하기 위해 "V_Z"로 라벨링된 입력, 및 상기 입력에서 수신된 전압의 두 배인 출력 전압을 발생시키기 위한 출력을 가진 전압 더블 스테이지(1134)와, 스테이지 (1134)의 출력에 연결된 입력과, 전압 기준 신호를 수신하기 위해 "V_Z"로 라벨링된 입력, 및 신호 PROGRAM VOLTAGE 1 및 위상 신호Φ A, Φ B, Φ C, 및 Φ D를 발생시키기 위한 출력을 가진 전압 더블 스테이지를 포함한다.

양호하게는, 상기 전압 V_Z은 임의의 스테이지가 상기 PROGRAM VOLTAGE 1에 의해 요구된 바와 같이 5volt 이상의 출력을 발생시키는 것을 제한하도록 선택된다. 본원 발명의 당해 실시예에 있어서, 각각의 스테이지는 그들이 모두 동일한 전압 V_Z을 수신하는 것과 같이 동일한 기준 전압을 수신한다. 상이한 실시예에 있어서, 상이한 기준 전압들이 각각의 스테이지에 대해 사용될 수 있다. 상기 조절된 전압 더블 스테이지(1136)는 PROGRAM VOLTAGE 1에 거의 일치하는 전압 진폭을 가진 일련의 구동 신호들을 발생시킨다. 이들 구동 신호들은 선형 스테이지들(1150 및 1160)에 대해 타이밍과 파워를 공급하기 위해 사용된다.

상기 전압 기준 발생 회로(1140)는 상기 조절된 전압 더블 스테이지(1144)에 연결된 조절된 전압 더블 스테이지(1142)를 포함한다. 상기 스테이지(1144)는 상기 선형 스테이지(1146)에 연결된다. 스테이지(1146)는 전류 션팅 조절 다이오드(current shunting regulation diode:1148)에 연결되며, 이 다이오드는 "V_SS"로 라벨링된 전원 전압 단자에 연결된다. V_SS는 일반적으로 V_DD보다 낮은 포텐셜인 0volt의 공칭값을 갖는다. 상기 조절된 전압 더블 스테이지(1142 및 1144)는 비조절 방식으로 사용된다. 그 자체로서, 상기 스테이지(1142)는, 스테이지(1144)와 마찬가지로, 자체 입력에 제공된 전압을 더블한다. 마찬가지로, 선형 스테이지(1146)는 또한 비조절된다. 그러나, 본 기술에 숙련된 자들은 상기 스테이지들(1142, 1144, 및 1146)중 어느 스테이지가 고유의 트랜지스터들의 항복을 막기 위해 이차 조절을 실행할 필요가 있음을 인지해야한다. 상기 스테이지들은 주어진 응용의 전류 및 면적 제한 요인에 의거하여 선형 및 전압 더블 스테이지들의 여러 결합일 수도 있음을 인지해야 한다. 전하 펌프(1120)의 목적을 위해, 스테이지들(1142, 1144, 및 1146)이 다이오드(1148)가 파열하도록 다이오드를 바이어싱하기에 충분한 전압 V_Z을 발생시키는 것이 필요하며, 그에 따라 기준 전압 V_Z을 발생시키게 된다.

선형 스테이지들(1150 및 1160)은 각각 ERASE VOLTAGE 및 PROGRAM VOLTAGE 2를 발생시키는 데 사용된다. 스테이지들(1150 및 1160)은 기술적으로 널리 공지된 Dickson 타입의 선형 전하 펌프이다.

도 12 는 전압 더블 스테이지(1132)를 부분 블록도 및 부분 개략도 형태로 도시한 도면이다. 전압 더블 스테이지(1132)가 도 11 의 다른 전압 더블 스테이지들 중 하나로서 사용될 수 있음을 주목하여라. 전압 더블 스테이지(1132)는 캐패시터(1282(C1), 1292(C2), 및 1204(C3))와, P-형 트랜지스터들(1283, 1284, 1285, 1286, 1293, 1294, 1295, 1296, 및 1202)과, N-형 트랜지스터들(1287, 1297, 및 1206) 및 레벨 시프터(1270)를 포함한다. 캐패시터 C1은 제 1 및 제 2 전극을 갖는다. P-형 트랜지스터(1283)는 "CK3"로 라벨링된 신호를 수신하기 위한 제어 전극, 제 1 전류 전극, 캐패시터 C1의 제 1 전극에 연결된 제 2 전류 전극, 및 자체 제 1 전류 전극에 연결된 N-형 벌크 단자를 갖는다. 트랜지스터(1284)는 CK7로 라벨링된 신호를 수신하도록 연결된 제어 전극, 제 1 전류 전극, 캐패시터 C1의 제 1 전극에 연결된 제 2 전류 전극, 및 트랜지스터(1283)의 벌크 단자에 연결된 N-형 벌크 단자를 갖는다. P-형 트랜지스터(1285)는 CK6 로 라벨링된 신호를 수신하도록 연결된 제어 전극, 트랜지스터(1284)의 제 2 전류 전극에 연결된 제 1 전류 전극, "V_IN"으로 라벨링된 입력 전압을 수신하도록 연결된 제 2 전류 전극, 및 P-형 트랜지스터(1283)의 N-벌크 단자에 연결된 N-형 벌크 단자를 갖는다. P-형 트랜지스터(1286)는 CK5로 라벨링된 신호를 수신하도록 연결된 제어 전극과, 트랜지스터(1285)의 제 2 전류 전극에 연결된 제 1 전류 전극, C1의 제 2 전극에 연결된 제 2 전류 전극, 및 입력 전압 V_IN을 수신하도록 연결된 N-벌크 단자를 갖는다. 트랜지스터(1287)는 CK1으로 라벨링된 신호를 수신하도록 연결된 제어 전극, 트랜지스터(1286)의 제 2 전류 전극에 연결된 제 1 전류 전극, 및 제 1 전압 기준 단자에 연결된 제 2 전류 전극을 갖는다. 트랜지스터(1294)는 CK8로 라벨링된 신호를 수신하도록 연결된 제어 전극, 트랜지스터(1284)의 제 1 전류 전극에 연결된 제 1 전류 전극, 제 2 전류 전극, 및 P-형 트랜지스터(1283)의 N-벌크 단자에 연결된 N-벌크 단자를 갖는다. P-형 트랜지스터(1295)는 트랜지스터(1286)의 제어 전극에 연결된 제어 전극, 트랜지스터(1294)의 제2 전류 전극, V_IN을 수신하도록 연결된 제2 전류 전극, 및 트랜지스터(1283)의 N-형 벌크 단자에 연결된 N-벌크 단자를 갖는다. P-형 트랜지스터(1296)는 트랜지스터(1285)의 제어 전극에 연결된 제어 전극, 트랜지스터(1295)의 제 2 전류 전극에 연결된 제 1 전류 전극, 제 2 전류 전극, 및 V_IN을 수신하도록 연결된 N-벌크 단자를 갖는다. 트랜지스터(1297)는 CK2로 라벨링된 신호를 수신하도록 연결된 제어 전극, 트랜지스터(1296)의 제 2 전류 전극에 연결된 제 1 전류 전극, 및 제 1 전압 기준 단자에 연결된 제 2 전류 전극을 갖는다. C2는 트랜지스터(1294)의 제 2 전류 전극에 연결된 제 1 전극, 및 트랜지스터91296)의 제 2 전류 전극에 연결된 제 2 전극을 갖는다. 트랜지스터(1293)는 CK4로 라벨링된 클럭 신호를 수신하도록 연결된 제어 노드, 트랜지스터(1283)의 제 1 전류 전극에 연결된 제 1 전류 전극, C2의 제 1 전극에 연결된 제 2 전류 전극, 및 트랜지스터(1283)의 N-벌크 단자에 연결된 N-벌크 단자를 갖는다.

트랜지스터(1202)는 제 1 전압 기준 단자에 연결된 제어 전극, 트랜지스터(1283)의 제 1 전류 전극에 연결된 제 1 전류 전극, 트랜지스터(1294)의 제 1 전류 전극에 연결된 제 2 전류 전극, 및 트랜지스터 (1283)의 N-벌크 단자에 연결된 N-벌크 단자를 갖는다. 캐패시터 C3는 트랜지스터(1202)의 제 2 전류 전극에 연결되고 그 위에 "UNREGULATED OUTPUT VOLTAGE"로 라벨링된 신호를 공급하기 위한 제 1 전극, 및 제 1 전압 기준 단자에 연결된 제어 단자, C3의 제 1 전극, 및 "REGULATED OUTPUT VOLTAGE"로 라벨링된 출력을 공급하기 위한 제 2 전류 전극을갖는다. 레벨 시프터(1270)는 트랜지스터(1206)의 제 1 전류 전극에 연결되며 , V_IN, Φ 1-Φ 4를 수신하고, 상기 신호들 CK3, CK4, CK5, CK6, CK7, 및 CK8을 공급한다.

동작시, 상기 전압 기준 회로(1140)는 비선형 스테이지(1130)의 각각의 전압 더블 스테이지(1132, 1134, 및 1136)에 기준 전압 V_Z을 공급한다. V_Z이 단지 전압 기준을 제공하므로, 단지 최소량의 전하가 본 회로(1140)에 의해 제공될 필요가 있다. 상기 비선형 스테이지(1130)는 PROGRAM VOLTAGE 1을 공급하며, 그러므로 외부 부하(도시되지 않음)에 의해 요구된 전하를 공급한다. 비선형 스테이지들을 사용하므로써, 비교적 얇은 유전체 층들을 가진 제 1 스테이지 캐패시터들이 이들 제 1 스테이지들에서의 상당히 낮은 전압들로 인해 반도체 장치들 상에 형성될 수 있다. 비교적 얇은 유전체가 도 14를 참조하여 이하에서 기술되는 바와 같이 비교적 높은 캐패시턴스를 가진 캐패시터를 허용한다. 이것은 비교적 작은 면적을 사용하는 전하 펌프를 허용한다.

도 13은 도 12의 전압 더블 스테이지(1132)의 동작을 이해하는데 유용한 신호들의 타이밍도이다. 도 12 는 당해 도 12 의 조절된 전압 더블 스테이지(1132)의 동작을 제어하는 신호들 Φ 1-Φ 4 및 CK1-CK8의 타이밍 관계를 도시한다. 이제 도 13을 도 12와 관련하여 설명하건대, 각각의 클럭 신호는 클럭 사이클의 특정 시간 또는 부분동안 활성 또는 비활성이 된다. 클럭 사이클 부분들은 t1, t2, t3, 및 t4가 되고, CK1은 t1 및 t2동안 하이(high)로 활성이다. CK4는 시간 t1 동안 로우 활성이다. CK6은 시간 t1동안 로우로 활성이다. CK8은 t1동안 로우로 활성이다. CK2는 주기 t3 및 t4동안 하이로 활성이다. CK3는 t3동안 로우로 활성이다. CK5는 t3동안 로우로 활성이다. CK7은 주기 t3동안 로우로 활성이다. 도 13에서의 화살표는 에지가 t2 또는 t4 동안의 유사한 시간에서 발생하나, 거의 동일한 시간에 발생하는 다른 에지를 뒤따르는 것을 나타낸다. 예컨대, 시간 t2 에서 CK4의 상승 에지는 시간 t2동안 CK6의 상승 에지 후 발생한다. 이것은 요컨대, CK6에 의해 제어되는 트랜지스터가 CK4 신호가 비활성으로 정의되기 앞서 변이되는 것을 보장해준다. CK1 및 CK2는 각각 시간 t2 및 t4의 끝에서 활성 로우로 변이한다. 도 13의 타이밍은 캐패시터들(1282 및 1292)이 입력 신호에 의해 교대로 충전되게 허용해주는 반면 트랜지스터(1206)를 통해 REGULATED OUTPUT VOLTAGE를 제공한다.

t1동안, 일단 정지 상태가 얻어지면, 상기 캐패시터 C1이 충전되는 반면, 캐패시터 C2가 방전된다. 캐패시터 C1 의 충전은 트랜지스터들(1285 및 1287)이 활성으로 구동되는 반면, 트랜지스터들(1284, 1286, 및 1283)이 비활성으로 구동된다. 이것은 캐패시터 C1을 V_IN과 제 1 전압 기준사이에 연결하는 반면, 상기 캐패시터 C1을 상기 회로(1132)의 나머지 부분으로부터 분리시킨다. 결과적으로, 전하는 캐패시터 C1이 전압 V_IN으로 충전될 때까지 또는 당해 사이클이 종료될 때까지 당해 캐패시터 C1로 흐른다. t3동안, 상기 캐패시터 C2는 유사한 방식으로 V_IN으로 충전된다.

t1동안, C2는 UNREGULATED OUTPUT VOLTAGE를 공급하기 위해 필요한 더블된전압을 발생시킨다. 이것은 활성으로 구동되는 트랜지스터들(1293, 1296 및 1294)에 의해 용이하게 실시되는 반면, 트랜지스터들(1297, 1295, 1284, 1286)은 비활성으로 구동된다. 이것은 C2를 상기 UNREGULATED OUTPUT VOLTAGE 단자를 V_IN사이에 연결시키는 반면, 상기 캐패시터C2를 본 회로(1132)의 나머지 부분으로부터 분리시킨다. 트랜지스터(1294)의 제 1 단자에 발생된 전압은 비조절된 출력 전압으로서, C2와 V_IN양단에 대한 전압의 인가와 같다. 앞서 논의된 바와 같이, C2 양단의 전압은 대략 V_IN이며, 그러므로 두배의 전압, 또는 더블된 전압V_IN을 발생시킨다. 비조절된 출력 전압은 상기 REGULATED OUTPUT VOLTAGE를 공급하기 위해 사실상 일정한 신호 V_Z에 의해 바이어싱되는 트랜지스터(1206)에 의해 조절된다. t3 동안, 상기 캐패시터 C1은 유사한 방식으로 V_IN과 출력 단자사이에 연결된다.

시간 t2동안, 전하가 트랜지스터들(1286 및 1287)에 공통인 전극에 주입되는 것을 막기 위해 트랜지스터(1287)를 활성 상태로 홀딩하는 것이 필요하다. 이것은 상기 전극이 접지에 홀딩되게 해주며, 그에 따라 상기 전극에 의해 제공된 드레인-대-기판 접합부가 순방향으로 바이어싱되지 않게 해준다. 예컨대, 트랜지스터(1287)를 비활성으로 터닝하기 전에 트랜지스터들(1284, 1285, 및 1286)을 완전하게 변이시키므로써, 기판 접합부의 순방향 바이어스에 대한 가능성이 회피된다. 마찬가지로, 트랜지스터들(1294, 1295, 및 1296)이 시간 t4동안 변이하고 있는 동안, 트랜지스터(1297)가 트랜지스터(1296 및 1297)에 공통인 노드 상에 동일한 영향을 피하기 위해 활성으로 유지되는 것을 보장해준다.

트랜지스터들(1283, 1284, 1285, 1293, 1294, 1295, 및 1202)은 하나의 공통인 N-벌크 단자를 갖는다. 본원 발명의 실시예에 따른 상기 N-벌크 단자는 사실상 N-웰 이다. 이 N-웰은 트랜지스터들(1283 및 1293)을 통해 상기 UNREGULATED OUTPUT VOLTAGE로 충전되며, 이것은 각각 t3 및 t1동안 활성이 된다. 상기 트랜지스터(1202)는 상기 N-웰 전압이 상기 REGULATED OUTPUT VOLTAGE를 넘어 상당히 크게 상승하지 않고 거기에 오랜 시간 동안 머물러 있게 되는 약한 트랜지스터이다. 예컨대, 시작시, 또는 출력 부하가 충전 펌프의 출력에 인가될 때, 상기 N-웰이 상기 UNREGULATED OUTPUT VOLTAGE를 상당히 초과하는 전압으로 충전되는 상황이 존재할 수 있다. 이러한 전압차는 MOS 트랜지스터로 하여금 다른 상태에서 보다 덜 도통상태가 되게 한다. 지속될 경우, 이러한 상황은 당해 펌프의 전체 출력을 감소시킬 것이다. 그 대신 트랜지스터(1202)는 임의의 전압차가 단지 특성상 과도기적인 것으로 해준다. 상기 N-벌크를 UNREGULATED OUTPUT VOLTAGE로 구동시키고, 매 사이클마다 그것을 충전 및 방전시키지 않으므로써, 어떠한 전하도 상기 웰과 관련된 용량성 기생으로 인해 손실되지 않으므로 효과가 얻어진다.

시간 t2 및 t4동안, CK4가 변이되고 CK1이 변이되지 않는 시간 주기가 존재하는 것이 가능하다. 이 시간 동안, REGULATED OUTPUT VOLTAGE가 트랜지스터들 C1 또는 C2로부터 자체 전압을 수신하는 것이 가능하며, 그러므로, 상기 캐패시터 C3가 이 시간 주기동안 상기 갭을 브릿지(bridge)하도록 요구되고, 시간 t2 및 t4 동안 레벨 시프터(1270)에 의해 요구된 임의의 전하를 공급한다. 일반적으로, 상기캐패시터 C3는 t2에 의해 표현된 시간이 t1보다 훨씬 작기 때문에 상기 캐패시터 C1 및 C2보다 훨씬 작아질 것이다. 마찬가지로, C3는 시간 t4 동안 필요한 전압을 제공한다.

레벨 시프터(1270)는 도 13에 표현된 바와 같이 신호들 Φ 1 내지 Φ 4를 수신한다. Φ 1은 시간 t1동안 활성 신호를 나타낸다. 신호 Φ 2는 시간 주기 t2 동안 활성 신호를 나타낸다. 신호 Φ 2는 시간 주기 t2 동안 활성 신호를 나타낸다. 신호 Φ 3 는 시간 t3동안 활성 주기를 나타낸다. 신호 Φ 4는 시간 t4 동안 활성 신호를 나타낸다. 이들 신호는 CK1 내지 CK8에 대한 적합한 활성 신호 및 비활성 신호를 발생시키도록 결합된다. CK1 및 CK2는 제로 또는 접지의 비활성 저 전압 및 V_DD의 활성 고 전압 기준을 갖는다. CK3 내지 CK8은 활성이든 비활성이든지 간에 제로 또는 접지에 일치하는 로우 신호들을 갖는 반면, 활성이든 비활성이든지 간에 캐패시터 C3의 제 1 전극에 나타나는 UNREGULATED OUTPUT VOLTAGE 에 일치하는 하이 상태를 갖는다. 게다가, 상기 CK1 및 CK2는 각각 신호들 Φ 1과 Φ 2 및 Φ 3과 Φ 4를 결합하므로써 발생된다. 이와 같이 함으로써, 상기 레벨 시프터는 도 11에서의 전하 펌프(1120)내의 스테이지들을 구동하는데 필요한 적절한 전압 레벨들을 인가한다.

도 11을 참조하면, 스테이지들(1142 및 1144)은 도 12의 조절된 전압 더블 스테이지 회로(1132)를 사용하여 실시된다. 그러나, Dickson 타입의 스테이지(1146)를 구동하기 위한 두 개의 신호 Φ 5 및 Φ 6 을 구동하기 위해, 블록(1146)이 도시된다. 상기 Dickson 스테이지(1146)의 요구조건으로 인해, 상기 신호 Φ 5 및 Φ 6이 스테이지(1144)의 바이어스 또는 출력 전압에 사실상 일치해야한다. 이 조건이 만족됨에 따라, 세 개의 내부 스테이지들을 가진 Dickson 스테이지들(1146)이 자체 입력 전압의 4배인 출력 전압을 제공할 수 있으나, 어떤 경우, 상기 다이오드(1148)의 항복 전압으로 제한된다.

비선형 스테이지(1130)의 스테이지들(1132, 1134, 및 1136)은 도 12의 조절된 전압 더블 스테이지 회로(1132)를 사용한다. 이들 각각의 경우에 있어서, 상기 조절 전압 V_Z은 임의의 스테이지에 의해 발생된 전압을 5 volt로 제한한다. 상기 비선형 스테이지(1130)의 최종 스테이지는 추가 위상 신호들 Φ A, Φ B, Φ C, 및 Φ D를 공급한다. 이들 신호는 상기 REGULATED OUTPUT VOLTAGE 노드와 접지사이에 연결된 두 개의 N 및 P트랜지스터 쌍(도시되지 않음)을 사용하여 상기 회로(1132)로부터 발생된다. 상기 타이밍은 도 13 의 타이밍 신호들에 의해 제어된다. 상기 N 및 P 트랜지스터들 쌍 중 어느 트랜지스터가 선택되는 지는 사실상 PROGRAM/ERASE CONTROL 신호에 의해 제어된다. 상기 선택된 N 및 P 트랜지스터 쌍은 상기 Dickson 타입의 전하 펌프(1150 및 1160)가 동작하게 하는데 필요한 상보적 출력 신호를 발생시킬 것이다. 스테이지(1150) 및 (1160)의 동작은 단지 하나의 스테이지가 임의의 주어진 시간에 구동된다는 면에서 서로 배타적임을 주목해야한다.

상기 각각의 조절된 전압 더블 스테이지(1132, 1134, 1136, 1142, 및 1148)동안, C1 및 C2에 대한 캐패시터 값들을 추정하기 위해, 다음의 식이 사용될 수 있다.

[수학식 1]

[수학식 2]

[수학식 3]

[수학식 4]

[수학식 5]

이때, V_DD는 공급 전압이고,

N은 전하 펌프내의 스테이지들 수이며,

Iout는 원하는 출력 전류이고,

Vout는 원하는 출력 전압이며,

eff는 본 회로의 효율이고,

Freq는 전하 펌프가 스위칭하는 주파수이다.

식 1 은 전하 펌프 출력에서 유용한 전하의 량을 나타낸다. 식 2 은 스테이지들이 균일한 스테이지 대 스테이지 전압 이득을 발생시킬 정도의 크기일 경우,소정의 스테이지 n의 출력에서의 전압을 나타낸다. 식 3 은 주어진 스테이지 및 펌프 사이클동안 캐패시터 양단의 전압에 있어서의 변화로, C1 또는 C2와 같은 캐패시터의 충전 및 방전을 포함한다. 식 4 은 피코패럿으로 표현된 전하 펌프와 소정 스테이지의 전체 캐패시턴스이다. 일반적으로, C1 또는 C2는 사실상 유사하다. 예컨대, 1.8 volt의 V_DD및 세 개 스테이지의 전하 펌프에 대해, 1μA의 출력 전류와, 4.5 volts의 출력 전압과, 1 MHz의 클럭 신호와, 98% 의 회로 효율과, 출력 전류의 μA당 3.7pF의 제 1 스테이지에 대한 캐패시터 값을 요구한다. 제 2 스테이지는 출력 전류의 μA당 1.3pF의 캐패시터 요구조건을 갖게되는 반면, 스테이지 3 는 출력 전류의 μA당 .5pF의 캐패시터 요구 조건을 가질 것이다. 이것은 결합 캐패시턴스 C1 및 C2에 필요한 캐패시터 값이 될 것이다.

앞서 기술된 바와 같은 상기 선택된 캐패시턴스 값은 본원 발명의 비선형 전하 펌프를 사용하는 이점을 보여준다. 스테이지 1 의 캐패시터는 결합된 스테이지 2 또는 스테이지 3에서 요구된 캐패시터들보다 상당히 크다. 이 관계는 도 14에서 나타내어지며, 이 도면은 도 11에서의 전하 펌프의 각 스테이지와 관련된 캐패시턴스를 그래프 형태로 도시한 도면이다. 그 이점은 상기 제 1 스테이지의 동작 전압이 제 2 및 제 3 스테이지들의 동작 전압보다 상당히 작다는 것이며, 그에 따라 캐패시터 C1의 형성에 있어서 보다 얇은 유전체 층이 사용되게 해준다. 예컨대, 본원 발명의 실시예에 있어서, 캐패시터 C1의 유전체 층은 비트 셀에 사용된 터널 산화물 유전체와 동일한 두께가 될 수 있다. 이것은 해당 스테이지들과 관련된 비교적큰 전압들로 인해 스테이지들 C2 및 C3에서 요구된 바와 같이 두꺼운 박의 유전체를 사용하는 것보다 훨씬 작은 표면적을 사용하는 캐패시터의 형성을 허용한다.

부하 장치(548)가 전류원을 포함하는 것은 본원 발명의 양상이다.

본원 발명의 다른 양상은 다수의 전류-전압 변환기들(512,513) 각각은 대응하는 비트 라인에 연결된 제 1 전류 전극과, 기준 전압을 수신하기 위한 게이트, 및 상기 선택 회로(515)의 대응하는 입력 단자에 연결된 제 2 전류 전극을 가진 금속-산화물 반도체(MOS)트랜지스터를 구비한다.

본원 발명의 또 다른 양상은 상기 선택 회로(515)가 각각 당해 선택 회로(515)의 대응하는 트랜지스터의 제 2 전류 전극에 연결된 제 1 단자, 열 디코더(410)가 출력 단자에 연결된 제 1 및 제 2 제어 전극들, 및 당해 선택회로(515)의 출력 단자에 연결된 제 2 단자를 가진 다수의 상보적 MOS(CMOS) 전송 게이트들을 구비한다.

본원 발명의 다른 양상은 메모리 셀들의 어레이(440)가, 전기적으로 소거가능 프로그래밍 가능 (EEPROM)메모리 셀에 의한 것과 같이, 각각 부동 게이트 상에 저장된 전하에 의해 결정된 논리 상태를 가진 불휘발성 메모리 셀들의 어레이를 구비하며, 상기 어레이(440)가 또한 플래시 EEPROM 어레이가 될 수 있다는 것이다.

본원 발명이 양호한 실시예와 관련하여 기술되는 반면, 본원 발명이 여러 방식으로 변경될 수도 있고 특별히 제안되고 기술된 바와 같이 본 기술에 숙련된 자들에게 명백해질 것이다. 예컨대, 다른 전압 레벨들이 상기 메모리 셀을 프로그램밍하는데 사용될 수 있거나 또는 상이한 수의 제어 게이트들이 상기 회로에 의해제어될 수 있다. 따라서, 본원 발명의 진정한 사상 및 범위에 내에서 본원 발명의 모든 변형들을 커버하도록 첨부된 특허청구 범위에 의해 의도된다.

도 1 는 메모리 어레이를 도시한 개략도.

도 2 는 본원 발명과 관련하여 사용될 수 있는 메모리 셀의 횡단면도.

도 3 는 본원 발명에 따른 메모리 어레이를 동작시키기 위한 방법을 설명하기 위한 표.

도 4 는 본원 발명에 따른 메모리 모듈에 대한 부분 블록도 및 부분 평면도.

도 5 는 도 4 메모리 모듈의 판독과 관련된 디코드 및 감지 증폭기 부분을 부분 블록도, 부분 논리도, 및 부분 개략도 형태로 도시한 도면.

도 6 는 도전 및 비도전 메모리 셀의 판독 사이클과 관련된 여러 신호들의 타이밍도.

도 7 는 도 4 메모리 모듈에 사용하기 위한 프로그래밍 구동기를 블록도 형태로 도시한 도면.

도 8a 및 도 8b 는 도 5 내지 도 7을 참조하여 설명된 회로 부분들을 실행하는데 사용될 수 있는 특정 회로를 부분 논리도 및 부분 개략도 형태로 도시한 도면.

도 9 는 본원 발명에 따른 제어 게이트 구동기 회로를 부분 블록도, 부분 논리도, 및 부분 개략도 형태로 도시한 도면.

도 10 는 도 9 펄스 회로의 일부분을 실행하기 위해 사용될 수 있는 특정 회로를 개략도 형태로 도시한 도면.

도 11 는 본원 발명에 따른 도 9 의 제어 게이트 구동기 회로를 위한 전원 전압을 공급하기 위해 사용된 충전 펌프를 부분 블록도, 및 부분 개략도 형태로 도시한 도면.

도 12 는 배전압 스테이지들(voltage doubling stages) 중 한 스테이지를 부분 블록도 및 부분 개략도 형태로 도시한 도면.

도 13 는 도 12 배전압 스테이지의 동작을 이해하는데 유용한 신호들의 타이밍도.

도 14 는 도 11 는 충전 펌프의 각 스테이지와 관련된 캐패시턴스를 그래프 형태로 도시한 도면.

※ 도면의 주요 부분에 대한 부호의 간단한 설명 ※

400: 메모리 500: 감지 증폭기

512 및 513: 전류-전압 변환기 515: 열 디코드 선택 회로

530: 공통 래치 비교기 548: 공통 전류원

본원 발명은 불휘발성 메모리 어레이의 드레인 교란 문제점 및 대역간의 누설을 개선하기 위한 방법을 제공한다.

Claims

메모리(400)용으로 조합된 열 선택 회로(combined column select circuit) 및 감지 증폭기(sense amplifier:500)에 있어서,

각각이 다수의 비트 라인들(bit lines) 중 대응하는 라인에 연결된 입력 단자와 출력 단자를 가진 다수의 전류-전압 변환기들(current-to-voltage converters: 512, 513)과;

각각이 상기 다수의 전류-전압 변환기들(512 및 513)중 대응하는 변환기의 상기 출력 단자에 연결된 입력 단자, 다수의 열 선택 신호들 중 대응하는 신호를 수신하기 위한 제어 단자, 및 노드(node:531)에 연결된 출력 단자를 가진 다수의 선택 소자들(selection elements: 517, 518)과;

전원 전압 단자에 연결된 제 1 단자, 및 상기 노드(531)에 연결된 제 2 단자를 가진 부하 소자(load element:548)와;

기준 전압을 제공하기 위한 출력 단자를 가진 기준 전압 발생기(562, 564, 570)와;

상기 노드(531)에 연결된 제 1 입력 단자, 상기 기준 전압 발생기(562, 564, 570)의 출력 단자에 연결된 제 2 입력 단자, 및 상기 다수의 열 선택 신호들 중 상기 대응하는 신호에 의해 선택되는 비트 라인(bit line)과 선택된 워드 라인(word line)의 교차부(intersection)에 위치한 선택된 메모리 셀 내에 저장된 전압을 나타내는 데이터 출력 신호를 제공하기 위한 출력 단자를 가진 전압 비교기(530)를구비하는, 조합된 열 선택 회로 및 감지 증폭기.
다수의 선택 라인들 및 다수의 비트 라인들의 교차부들에 위치한 메모리 셀들의 어레이, 행 어드레스(column address)를 수신하기 위한 입력과 다수의 선택 라인들 중 하나를 활성화시키기 위한 출력을 가진 행 디코더(row decoder: 410, 420), 열 어드레스를 수신하기 위한 입력과 다수의 선택 신호들 중 적어도 하나를 활성화시키기 위한 출력을 가진 열 디코더(410)를 포함하는 메모리(400)에 있어서,

다수의 비트 라인들 각각이 상기 다수의 전류-전압 변환기들 중 하나에 연결되도록, 상기 다수의 비트 라인들 중 대응하는 비트 라인에 연결된 입력 단자와 출력 단자를 각각 가진 다수의 전류-전압 변환기들(512,513)과;

상기 다수의 전류-전압 변환기들(512 및 513)의 대응하는 출력 단자들에 연결된 다수의 입력 단자들, 상기 열 디코더(410)의 상기 출력 단자에 연결된 다수의 제어 입력 단자들, 및 출력 단자를 가진 선택 회로(515)와;

전원 전압 단자에 연결된 제 1 단자, 및 상기 선택 회로(515)의 상기 출력 단자에 연결된 제 2 단자를 가진 부하 장치(548)와;

상기 선택 회로(515)의 상기 출력 단자에 연결된 제 1 입력 단자, 기준 신호를 수신하기 위한 제 2 입력 단자, 및 선택된 메모리 셀의 논리 상태를 나타내는 데이터 출력 신호를 제공하기 위한 출력 단자를 가진 전압 비교기(530)를 더 구비하는, 메모리.
감지 증폭기(500)에 있어서,

제 1 입력(531)과 제 2 입력(532)에 연결되고, 상기 제 1 입력 및 상기 제 2 입력의 값에 기초하여 감지 증폭기의 데이터 출력을 발생시키는 전압 비교기(530)와;

상기 제 1 입력에 연결되는 제 1 입력 클램프(first input clamp: 542,544)로서, 상기 제 1 입력 클램프는 상기 제 1 입력(531)이 최소 전압에 또는 최소 전압 위에 있도록 보장하는, 상기 제 1 입력 클램프(542, 544)와;

제 1 기준 단자와 상기 제 1 입력(531)에 연결되는 제 1 부하 장치(548)로서, 상기 제 1 부하 장치(548)는 제 1 입력(531)이 제 1 방전율(first rate of discharge)을 갖도록 허용하는, 상기 제 1 부하 장치(548)와;

제 2 전압 기준 단자와 제 2 입력(532)에 연결된 제 2 부하 장치(570)로서, 상기 부하 장치(570)는 상기 제 2 입력(532)으로 하여금 상기 제 2 입력(532)이 도전 소스(30)에 연결될 때 제 2 방전율을 갖도록 허용하는, 상기 제 2 부하 장치를 구비하는, 감지 증폭기.
메모리(400)에 있어서,

다수의 워드 라인들과 다수의 비트 라인들의 교차부들에 위치한 메모리 셀들의 어레이(440)와;

행 어드레스를 수신하기 위한 입력 단자와 상기 다수의 워드 라인들에 연결된 출력 단자를 가지는 행 디코더(420)로서, 상기 행 디코더(420)는 상기 행 어드레스에 응답하여 상기 다수의 워드 라인들 중 하나를 선택하여 선택된 워드 라인 상에 위치한 각각의 메모리 셀로 하여금 상기 다수의 비트 라인들 중 대응하는 라인에 연결되도록 하는, 상기 행 디코더(420)와;

각각이 상기 다수의 비트 라인들 중 대응하는 라인에 연결된 입력 단자와 출력 단자를 가진 다수의 전류-전압 소자들(512, 513)과;

열 어드레스를 수신하기 위한 입력 단자를 가지며, 제 1 데이터 라인에 상기 다수의 전류-전압 소자들(512, 513)중 하나의 전류-전압 소자의 출력 단자를 연결하고, 제 2 데이터 라인을 절연시키는 선택 회로(515)와;

상기 제 1 데이터 라인으로부터 데이터를 검출하기 위한 감지 증폭기로서, 상기 감지 증폭기는,

상기 제 1 데이터 라인과 상기 제 2 데이터 라인에 연결되며, 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인의 값에 기초하여 데이터 출력을 발생시키는 전압 비교기(530)와;

상기 제 2 데이터 라인에 연결된 제 2 입력 클램프(568)로서, 상기 제 2 데이터 라인 클램프는 최소 전압에 또는 최소 전압 위에 있도록 보장하는, 상기 제 2 데이터 라인 클램프(568)와;

상기 제 1 데이터 라인에 연결된 제 1 부하 장치(548)로서, 상기 제 1 부하 장치는 상기 제 1 데이터 라인이 제 1 방전율을 갖도록 허용하는, 상기 제 1 부하 장치(548)와;

상기 제 2 데이터 라인에 연결된 제 2 부하 장치(570)로서, 상기 제 2 부하장치는 상기 제 2 데이터 라인이 제 2 방전율을 갖도록 허용하는, 상기 제 2 부하 장치(570)를 포함하는, 상기 감지 증폭기를 구비하는, 메모리.
메모리(400)의 선택 회로(720, 740)와 함께 사용하기 위한 래치 회로(530)로서, 상기 메모리(400)는 판독 모드(read mode)와 프로그램 모드(program mode)를 갖는, 상기 래치 회로에 있어서,

제 1 단자, 제 2 단자, 제 1 타이밍 제어 신호를 수신하기 위한 제 1 인에이블 입력 단자(first enable input terminal)와 프로그램 신호를 수신하기 위한 제 2 인에이블 단자를 가진 균형 회로(balanced latch: 750)로서, 상기 제 1 및 제 2 단자들 중 선택된 한 단자가 상기 판독 모드동안 상기 래치 회로의 출력 단자를 제공하는, 상기 균형 래치와;

데이터 신호를 수신하기 위한 입력 단자와 상기 균형 래치(750)의 상기 제 1 및 제 2 단자들 중 적어도 하나에 연결된 출력 단자를 가지고, 상기 균형 래치(750)를 상기 프로그램 모드동안 상기 데이터 신호에 대응하는 미리정해진 상태로 되게 하기 위해 상기 균형 래치(750)의 상기 제 1 및 제 2 단자들 중 상기 적어도 하나의 단자 상에서 전압을 구동하기 위한, 강제 회로(forcing circuit)와;

상기 균형 래치(750)의 상기 제 1 단자에 연결된 입력 단자와 상기 열 선택 회로(720,740)에 연결된 출력 단자를 가지는 프로그램 구동기 회로(710)로서, 상기 프로그램 구동기 회로(710)는 상기 프로그램 모드 동안 활성화되는, 상기 프로그램 구동기 회로(710)를 포함하고,

이에 의해, 래치 회로(530)는 상기 판독 모드와 상기 프로그램 모드 모두에서 상기 균형 래치(750)를 사용하는, 래칭 회로.